KR100230158B1 - 누설 전류가 감소된 앤티퓨즈 구조 및 제조 방법 - Google Patents

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Abstract

앤티퓨즈는 하부 전도성 전극과 상부 전도성 전극 사이에 배치된 앤티퓨즈 물질을 포함한다. 앤티퓨즈 물질은 2개의 실리콘 질화막들 사이에 배치된 비정질 실리콘층을 포함한다. 이산화박막 실리콘이 비정질 실리콘층과 실리콘 질화막들중 하나 사이에 배치된다.

Description

누설 전류가 감소된 앤티퓨즈 구조 및 제조 방법
비정질 실리콘 앤티퓨즈들의 공통적인 문제는 프로그램되지 않은 앤티퓨즈들에 의해 나타나는 높은 수준의 누설 전류이다. 이러한 누설 전류는 대개 5V의 인가 전압에서 수 나노암페어(nA) 수준이다. 단일 앤티퓨즈에 의해 나타나는 그와 같은 누설 전류는 절연상 심각하지 않은 것으로 간주될 수 있다. 그러나, 앤티퓨즈에 기초한 실제 제품들이 고려되는 경우에는 분명히 문제가 된다. 필드 프로그래머블 게이트 어레이(FPGA) 고집적 회로는 총 수 밀리암페어의 누설 전류를 가진 1백만개보다 많은 앤티퓨즈들을 사용할 수 있다. 이러한 누설 전류는 온도와 함께, 특히 FPGA 어레이들의 정상 동작 상태에서 나타날 수 있는 70 내지 125℃의 고온에서 급속도로 악화된다.
앤티퓨즈층(대개 실리콘 질화물-비정질 실리콘-실리콘 질화물 구조의 앤티퓨즈 물질)에 하나 이상의 실리콘 질화막을 추가하여도 그러한 누설 전류를 크게 감소시키지는 못한다. 따라서, 상기 문제를 해결할 수 있는 앤티퓨즈 구조가 요구된다.
더욱이, 앤티퓨즈 어레이에 있어서의 문제는 예정된 앤티퓨즈들의 프로그래밍 과정 동안에 예정되지 않은 앤티퓨즈들의 프로그래밍이 진행된다는 것이다. 프로그램되지 않은 앤티퓨즈들의 누설 전류를 크게 감소시키면서 예정되지 않은 앤티퓨즈들의 프로그래밍을 방지할 수 있는 앤티퓨즈 구조가 또한 바람직할 것이다.
본 발명은 앤티퓨즈(antifuse)에 관한 것이다. 보다 상세하게는, 본 발명은 개량된 금속대 금속 비정질 실리콘 앤티퓨즈 구조 및 제조 방법에 관한 것이다.
제1도는 본 발명의 제1실시예에 따른 앤티퓨즈의 단면도이다.
제2도는 본 발명의 제2실시예에 따른 앤티퓨즈의 단면도이다.
제3(a)-3(e)도는 제조 공정에서 선택된 단계들을 완료한 후에 제1도에 동일한 앤티퓨즈 물질 구조를 갖는 앤티퓨즈의 단면도이다.
제4(a)-4(d)도는 제조 공정에서 선택된 단계들을 완료한 후에 제2도에 동일한 앤티퓨즈 물질 구조를 갖는 앤티퓨즈의 단면도이다.
따라서, 본 발명의 목적은 프로그램되지 않은 상태에서 감소된 누설 전류를 갖는 앤티퓨즈를 제공하는 것이다.
본 발명의 다른 목적은, 앤티퓨즈 어레이 내에 배치될 수 있으며 의도되지 않은 프로그래밍이 종래의 앤티퓨즈들보다 적게 이루어지는 앤티퓨즈를 제공하는데 있다.
본 발명에 따른 앤티퓨즈는 하부 전도성 전극과 상부 전도성 전극 사이에 배치된 앤티퓨즈 물질을 포함한다. 앤티퓨즈 물질은 두 실리콘 질화막들 사이에 배치된 하나의 비정질 실리콘층을 포함한다. 이산화 박막 실리콘(즉, 약 1 내지 300Å, 바람직하게는 약 30Å)이 비정질 실리콘층과 어느 하나의 실리콘 질화막 사이에 배치된다.
본 발명의 제1실시예에서, 상기 실리콘 이산화박막은 비정질 실리콘층과 하부 실리콘 질화막 사이에 배치된다. 본 발명의 제2실시예에서, 상기 실리콘 이산화박막은 비정질 실리콘층과 상부 실리콘 질화막 사이에 배치된다. 본 발명의 제1실시예의 앤티퓨즈는 하부 전극에 양의 Vpp 전위가 인가되는 방향으로 더 높은 파괴 전압(BVG)을 나타낸다. 본 발명의 제2실시예의 앤티퓨즈는 상부 전극에 양의 Vpp 전위가 인가되는 방향으로 더 높은 파괴 전압을 나타낸다. 두 예의 BVG 차이는 약 0.5 내지 3V이며, 대개는 약 2V이다.
본 발명의 앤티퓨즈는 프로그램되지 않은 상태에서 5V의 조건하에 약 수 내지 수십 피코암페어(pA)의 누설 전류를 나타낸다. 이것은 종래 앤티퓨즈들의 누설 전류에 비해 약 100배 정도 작다.
통상의 전문가들은 본 발명에 대한 아래의 설명이 단지 예시적인 것이며 결코 제한적인 것이 아니라는 것을 알 것이다. 그러한 통상의 전문가들은 본 발명의 다른 실시예들을 쉽게 구상할 수 있을 것이다.
먼저, 제1도 및 제2도를 참조하면, 본 발명에 따른 앤티퓨즈의 두 실시예가 단면도로 도시되어 있다. 제1도 및 제2도는 단지, 앤티퓨즈를 포함하는 여러 막들의 상대적인 위치를 나타내며, 여러 앤티퓨즈 구조들, 즉 하부 전극과 앤티퓨즈 물질이 개구를 포함하는 중간 절연체 하부에 배치되는 구조, 앤티퓨즈 물질을 포함하는 막들이 층간 절연체 내의 앤티퓨즈 개구 내에 배치되는 구조, 앤티퓨즈 물질을 포함하는 막들이 앤티퓨즈 개구내 플러그 상부에 배치되는 구조, 및 이러한 개념들의 조합을 사용하는 구조 등이 본 발명을 실시하는데 사용될 수 있다는 것을 통상의 전문가들은 이해할 것이다.
먼저, 제1도를 참조하면, 본 발명의 제1실시예에 따른 앤티퓨즈(10)가 단면도로 도시되어 있다. 앤티퓨즈(10)는 기판(12) 상부에 제조된다. 기판(12)은 능동 소자들을 포함하는 반도체 기판 상부 혹은 전도성 기판 상부에 배치된 절연막을 포함할 수 있으며, 혹은 기판 자체가 절연 물질로 형성된 기판일 수 있다는 것을 이해할 것이다.
앤티퓨즈용 하부 전도성 전극(14)이 기판(12)의 상부 표면상에 배치되며, 티타늄 질화물/알루미늄과 같은 물질들로 형성될 수 있다. 필연적인 것은 아니지만 대개는, 하부 전도성 전극(14)은 집적 회로에서 금속 배선층의 일부로부터 정의되며, 통상의 전문가들은 하부 전도성 전극(14)이 그러한 목적을 위해 사용되는 공지된 물질들 중 어느 하나로부터 형성될 수 있다는 것을 알 것이다. 이러한 막들은 대개 약 5,000Å 내지 12,000Å 두께의 범위 내에서 주로 약 9,000Å의 두께를 가진다.
제1실리콘 질화막(16)이 하부 전도성 전극(14)의 상부 표면상에 배치된다. 제1실리콘 질화막(16)은 대개 약 1Å 내지 300Å 두께 범위를 가지며, 바람직하게는 약 65Å의 두께를 갖는다. 이산화 박막 실리콘(18)(즉, 약 1 내지 300Å, 바람직하게는 약 30Å)이 제1실리콘 질화막(16)의 상부 표면상에 배치된다. 약 100Å 내지 약 1,500Å의 두께를 가진, 바람직하게는 약 450Å의 두께를 가진 비정질 실리콘층(20)이 실리콘 이산화박막(18)의 상부 표면상에 배치된다. 비정질 실리콘층(20)은 도핑(doping)되지 않을 수 있으며, 혹은 인, 비소, 질소 혹은 산소를 도펀트(dopant) 물질로 사용하여 le18보다 낮은 농도로 도핑될 수 있다. 제2실리콘 질화막(22)이 비정질 실리콘층(20)의 상부 표면상에 배치된다. 제2실리콘 질화막(22)은 대개 약 1Å 내지 약 300Å의 두께를 가지며, 바람직하게는 약 65Å의 두께를 갖는다. 상기 막들(16, 18, 20, 22)은 함께 복합 앤티퓨즈 물질(24)을 구성한다. 제1도의 앤티퓨즈(10)의 최종 요소는 제2실리콘 질화막(22)의 상부 표면상에 배치된 상부 전도성 전극(26)이다. 하부 전도성 전극(14)과 같이, 상부 전도성 전극(26)은 금속 배선층의 일부를 포함할 수 있으며, 이러한 목적을 위해 사용되는 공지된 물질로 형성될 수 있다. 통상의 전문가들에 의해 인식될 수 있는 바와 같이, 하부 전도성 전극(14)과 상부 전도성 전극(26)은 차단막(제1도에 도시되지 않음)을 포함할 수 있다. 통상의 전문가들은 보호막과 같은 다른 막들이 본 발명의 앤티퓨즈를 포함하는 실제 소자들의 제조에 사용될 것이라는 것을 알 것이다. 그러한 막들, 이들의 목적 및 형성 공정들은 공지 기술이므로, 본 발명의 명세서를 너무 복잡하게 하여 모호하게 만드는 것을 피하기 위하여 여기서는 설명되지 않을 것이다.
본 발명에 따른 앤티퓨즈의 제2실시예가 제2도에 횡단면도로 도시되어 있다. 제2도의 앤티퓨즈(30)는 얇은 산화막(18)의 위치를 제외하고는 제1도의 앤티퓨즈(10)와 유사하다. 명세서의 이해를 쉽게 하기 위하여, 앤티퓨즈(10)에 나타나는 앤티퓨즈(30)의 요소들은 제1도의 대응부들과 동일한 참조 부호에 의해 표시될 것이다. 통상의 전문가들은 제2도의 앤티퓨즈(30)내의 여러 막들이 제1도의 앤티퓨즈(10) 내의 대응 막들과 동일한 물질들을 포함할 수 있으며, 동일한 혹은 유사한 두께들을 가질 수 있다는 것을 이해할 것이다.
따라서, 제2도를 검토하면, 앤티퓨즈(30)는 또한 기판(12) 상부에 제조된다는 것을 알 수 있다. 앤티퓨즈(30)용 하부 전도성 전극(14)은 기판(12)의 상부 표면상에 형성된다. 제1도의 실시예에서와 같이, 하부 전도성 전극(14)은 집적 회로에서 대개 금속 배선층의 일부로부터 정의된다.
제1실리콘 질화막(16)이 하부 전도성 전극(14)의 상부 표면상에 배치된다. 지금까지 제2도의 앤티퓨즈(30)는 제1도의 앤티퓨즈(10)와 동일하다.
이 시점에서 제1도 및 제2도의 앤티퓨즈들의 구조가 달라진다. 제1도의 앤티퓨즈(10)와 달리, 비정질 실리콘층(20)이 제2도의 앤티퓨즈(30)의 제1실리콘 질화막(16)의 상부 표면상에 배치된다. 비정질 실리콘층(20)은 도핑(doping)되지 않을 수 있으며, 혹은 인, 비소, 질소 혹은 산소를 도펀트(dopant) 물질로 사용하여 le18보다 낮은 농도로 도핑될 수 있다.
이산화 박막 실리콘(18)(즉, 약 1 내지 300Å, 바람직하게는 약 30Å)이 비정질 실리콘층(20)의 상부 표면상에 배치된다. 제2실리콘 질화막(22)이 실리콘 이산화박막(18)의 상부 표면상에 배치된다.
제2도의 앤티퓨즈(30)의 최종 요소는 제2실리콘 질화막(22)의 상부 표면상에 배치된 상부 전도성 전극(26)이다. 하부 전도성 전극(14)과 같이, 상부 전도성 전극(26)은 금속 배선층의 일부를 포함할 수 있으며, 이러한 목적을 위해 사용되는 공지된 물질로 형성될 수 있다. 제1도의 앤티퓨즈에서와 같이, 제2도의 앤티퓨즈(30)내의 하부 전도성 전극(14)과 상부 전도성 전극(26)은 차단막(제2도에 도시되지 않음)을 포함할 수 있다.
제1도의 앤티퓨즈(10)에서와 같이, 통상의 전문가들은 보호막과 같은 다른 막들이 제2도에 도시된 본 발명의 앤티퓨즈(30)를 포함하는 실제 소자들의 제조에 사용될 것이라는 것을 알 것이다. 그러한 막들, 이들의 목적 및 형성 공정들은 공지 기술이므로, 본 발명의 명세서를 너무 복잡하게 하여 모호하게 만드는 것을 피하기 위하여 여기서는 설명되지 않을 것이다.
막들(16, 18, 20, 22)은 함께, 각각 제1도 및 제2도의 앤티퓨즈들(10, 30)의 앤티퓨즈 물질(24)을 형성한다. 그 구성 막들의 총 두께는 앤티퓨즈들(10, 30)이 프로그램되는 전압, 즉 고임피던스 상태로부터 저임피던스 상태로 변하는 전압을 결정하게된다. 예컨대, 약 65Å의 두께를 가진 제1실리콘 질화막(16), 약 30Å의 두께를 가진 실리콘 이산화박막(18), 약 450Å의 두께를 가진 비정질 실리콘층(20), 및 약 65Å의 두께를 가진 제2실리콘 질화막(22)을 포함하는 본 발명에 따른 제1도의 앤티퓨즈(10)는 하부 전도성 전극(14)에 양의 전위가 인가되는 경우 약 12V의 프로그래밍 전압을, 상부 전도성 전극(26)에 양의 전위가 인가되는 경우 약 10.5V의 프로그래밍 전압을 나타낸다. 제2도의 앤티퓨즈가 상기 막 두께들을 사용하여 제조되는 경우, 상부 전도성 전극(26)에 양의 전위가 인가될 때 약 12V의 프로그래밍 전압을, 하부 전도성 전극(14)에 양의 전위가 인가될 때 약 10.5V의 프로그래밍 전압을 나타낸다.
제1도의 앤티퓨즈(10)와 제2도의 앤티퓨즈(30)에서 실리콘 질화막들(16, 22)중 하나와 비정질 실리콘층(20) 사이에 이산화박막 실리콘(18)을 추가하면 앤티퓨즈들(10, 30)의 누설 전류는 약 100배 정도로 크게 감소한다. 이러한 누설 전류의 현저한 감소는 질화막이 정공(hole) 도체이고 산화막이 전자 도체라는 사실에 기인한 것으로 믿어진다. 이로 인해, 전도가 전자들로 제한되기 때문에, 질화막은 감소된 누설 전류에서 훨씬 큰 전압을 견디게 된다.
본 발명에 따라 구성된 앤티퓨즈들(10, 30)에 있어서, 누설 전류의 감소는 양방향으로 영향을 받는 반면, BVG는 한 방향으로만 영향을 받는다. 따라서, 어는 전류 방향이 더 낮은 파괴 전압을 나타내는가를 결정하는 것이 가능하다. 여기에 제1도의 앤티퓨즈(10)와 제2도의 앤티퓨즈(30) 사이의 차이에 대한 실제적인 이유가 존재한다. 제1실리콘 질화막(16)과 비정질 실리콘층(20) 사이에, 혹은 비정질 실리콘층(20)과 제2실리콘 질화막(22) 사이에 산화막(18)을 배치하도록 선택함으로써, 프로그래밍되어서는 안 되며 프로그래밍 동안 높은 전압에서 스트레스를 받지 않는 앤티퓨즈들이 프로그래밍될 기회를 감소시켜 프로그래밍 수율을 개선할 수 있다.
이러한 본 발명의 비대칭 프로그래밍 전압 특성에 의해 제공되는 장점은 어레이 내의 앤티퓨즈들을 가로질러 반대 극성의 프로그래밍 전압을 인가하는 가상 프로그래밍 경로들에 의해 어레이 내의 앤티퓨즈들의 의도되지 않은 프로그래밍을 방지하는 능력이다.
전술한 바와 같이, 상기 복합 앤티퓨즈 물질(24)은 층간 유전층 내에 형성된 앤티퓨즈 개구 내에 배치될 수 있으며, 혹은 도체 플러그 기술 혹은 유사한 기술이 사용되는 경우, 개구의 상부 혹은 하부에 전체적으로 혹은 부분적으로 형성될 수 있다. 따라서, 본 발명에 따른 앤티퓨즈들을 사용하는 모든 특정 앤티퓨즈 구조는 본 발명의 영역 안에 있게 된다.
본 발명의 앤티퓨즈들을 형성하기 위하여 다양한 공정들이 사용될 수 있다. 공정 단계들의 정확한 순서는 원하는 특정 앤티퓨즈 구조에 의존하게 된다. 예컨대, 본 발명에 따라 플러그형 앤티퓨즈들이 제조되는 경우, 층간 절연체를 형성하는 단계, 그 안에 개구를 형성하는 단계, 및 플러그 형성 단계는 다층 복합 앤티퓨즈 물질(24)을 형성하기 위하여 사용된 단계들에 선행할 것이다. 다른 평면 앤티퓨즈 구조들에 있어서, 다층 복합 앤티퓨즈 물질(24)을 형성하기 위하여 사용된 단계들은 층간 절연체를 형성하는 단계, 그 안에 개구를 형성하는 단계 및 상부 앤티퓨즈 전극을 형성하는 단계에 앞서 수행될 것이다.
본 발명의 앤티퓨즈들을 제조하기 위한 모든 공정에 있어서, 다층 복합 앤티퓨즈 물질(24)내 얇은 산화막(18)은 플라즈마 산화들, 플라즈마 침적들, 다른 CVD 방법들, 및 산소 분위기에서의 열 산화 공정을 포함하여 여러 방법들을 사용하여 형성될 수 있다. 본 발명의 현재 바람직한 실시예에 따르면, 산화막(18)은 산소 플라즈마 산화에 의해 형성된다. 이 공정은 포토레지스트를 제거하기 위하여 통상적으로 사용되는 장비에서 수행될 수 있다. 통상의 전문가들에 의해 인식될 수 있는 바와 같이, 이 공정은 질화막 및 실리콘막 침적시 동일 장비 내에서 인사이투(in situ)로 수행될 수 있기 때문에 앤티퓨즈 제조 공정을 단순화하는 것이 가능하다.
이제 제3(a)-3(e)도를 참조하면, 본 발명의 제1실시예에 따른 앤티퓨즈의 두 대체 변형례의 단면도들이 선택된 제조 공정 단계들을 수행한 후에 얻어지는 구조를 나타내고 있다. 제3(a)-3(e)도에 도시된 특정 앤티퓨즈 구조는 플러그 앤티퓨즈의 구조이지만, 통상의 전문가들은 본 발명의 개념들이 도면들에 도시된 특정 앤티퓨즈 구조에 제한되지 않는다는 것을 이해할 것이다. 사실상, 통상의 전문가들은 본 발명이 복합 앤티퓨즈 물질이 층간 유전 물질 내에 형성된 비아(via) 안에 형성되거나, 혹은 비아의 상부 혹은 하부에 전체적으로 혹은 부분적으로 형성되는 앤티퓨즈들과 같은, 실제적으로 모든 형태의 앤티퓨즈에 사용될 수 있다는 것을 이해할 것이다.
먼저, 제3(a)도를 참조하면, 하부 전도성 전극(14)이 기판(12)의 상부 표면상에 형성되어 있는데, 기판(12)은 반드시는 아니지만 대개는 마이크로 회로 내의 여러 막들 상부에 침적된 절연막을 포함할 것이다. 하부 전도성 전극(14)은 대부분, 집적회로에서 금속 배선층이 일부이며, 따라서 표준 공정 기술들을 사용하는 막들에 사용되는 물질들로부터 형성될 것이지만, 통상의 전문가들은 많은 다른 전도성 물질들이 대신 사용될 수 있다는 것을 인식할 것이다.
층간 유전층(32)이 하부 전도성 전극(14)의 상부 표면상에 형성된다. 층간 유전층(32)은 대개 약 5,000 내지 약 15,000Å의 범위에서 보통 약 9,000Å의 두께를 갖는 CVD 실리콘 산화물과 같은 물질로 형성된다. 그 다음, 종래의 마스킹 및 에칭 공정이 실시되어 층간 유전층(32)을 통해 하부 전극(14)의 상부 표면과 통하는 앤티퓨즈 개구(34)를 형성한다.
텅스텐과 같은 물질을 포함하는 전도성 플러그(36)가 전면(blanket) 침적과 같은 기술을 사용하여 앤티퓨즈 개구(34) 안에 형성되며 전도성 플러그(36)의 상부와 층간 유전층(32)의 상부 표면을 평탄화하기 위하여 에칭 단계가 이어진다. 텅스텐 플러그 기술은 당해 분야에서 잘 알려진 기술이다. 제3(a)도는 상기 단계들을 수행한 후에 얻어지는 구조를 나타낸다.
이제 제3(b)도를 참조하면, 복합 앤티퓨즈 물질막(24)이 형성된다. 본 발명의 바람직한 실시예에 따르면, 제1실리콘 질화막(16)이 CVD 기술을 사용하여 약 1내지 약 300Å 사이의 두께로, 대개 약 65Å의 두께로 형성된다. 그 다음, 약 1내지 약 300Å 사이의 두께, 바람직하게는 약 30Å의 두께를 가진 이산화박막 실리콘(18)이 바람직하게는 CVD 기술을 사용하여 실리콘 질화막(16)의 상부 표면상에 형성된다. 그 다음, 비정질 실리콘층(20)이 CVD 기술을 사용하여 약 100 내지 약 1,500Å 사이의 두께, 대개는 약 450Å의 두께로 실리콘 이산화박막(18)의 상부에 형성된다. 비정질 실리콘층(20)는 도핑되지 않거나, 인, 비소, 질소 혹은 산소를 사용하여 바람직하게는 약 le18보다 적은 수준으로 도핑될 수 있다. 그 다음, 약 1 내지 약 300Å의 두께, 대개는 약 65Å의 두께를 가진 제2실리콘 질화막(22)이 CVD 기술을 사용하여 비정질 실리콘층(20)의 표면 상부에 형성된다. 그 다음, 약 500 내지 약 3,000Å의 두께, 대개는 약 2,000Å의 두께를 가진 티타늄 질화물로 이루어진 차단막(28)이 제2실리콘 질화막(22)의 상부에 형성된다. 당해 분야의 통상의 전문가들에 의해 이해되는 바와 같이, 차단막(28)은 금속 전극 물질이 앤티퓨즈 물질 안으로 상호 확산하는 것을 방지할 뿐만 아니라, 다음 공정 단계에서 수행될 앤티퓨즈 스택(stack)의 에칭을 위한 에치 스톱(etch stop)으로 작용한다.
적층된 앤티퓨즈 물질 구조(24)와 차단막(28)을 완성한 후, 마스킹층(38)이 차단막(28)의 상부 표면상에 배치되며, 스택 에칭 단계를 사용하여 스택이 정의된다. RIE 혹은 플라즈마와 같은 몇 가지 에칭 방법들이 상기 에칭 단계를 수행하기 위하여 사용될 수 있다. 제3(b)도는 스택 에칭 단계를 수행한 후, 그러나 마스킹층(38)을 제거하기 전에 형성된 구조를 나타낸다.
이제 제3(c)도를 참조하면, 이어서 마스킹층(38)이 제거되며, 산화막 스페이서(40)가 적층 구조의 변부 둘레에 형성된다. 당해 분야에서 잘 알려진 바와 같이, 스페이서(40)는 실리콘 이산화박막(즉, 약 3,000Å)을 전면 침적하고 플라즈마 에칭 단계를 수행함으로써 형성될 수 있다. 당해 분야의 통상의 전문가들에 의해 인식되는 바와 같이, 스페이서(40)는 완성된 앤티퓨즈 스택 상부에 배치된 막들의 스텝 커버리지(step coverage)를 개선시키며, 또한 상부 전극으로부터 복합 앤티퓨즈 물질(24) 안으로 원자들이 확산되는 것을 방지한다. 제3(c)도는 스페이서 에칭 단계를 수행한 후의 구조를 나타낸다.
그 다음, 제3(d)도를 참조하면, 상부 전도성 전극(26)이 적층 구조, 산화막 스페이서들(40), 및 층간 유전층(32)의 상부에 형성된다. 당해 분야의 통상의 전문가들에 의해 인식되는 바와 같이, 상부 전도성 전극(26)은 집적 회로에서 금속 배선층의 일부로부터 형성될 수 있으며, 이러한 막의 형성은 통상의 전문가들에게 잘 알려져 있다. 그 다음, 추가적인 종래의 백엔드(back-end) 단계들(도시되지 않음)이 집적회로 구조를 보호하기 위해, 또는 그 구조를 완성하기 위해 사용된다.
산화막 스페이서(40)의 사용의 대안으로서, 통상의 전문가들은 차단막(28)이 스택 에칭 단계의 수행 및 포토레지스트막(38)의 제거 후에 형성될 수 있으며, 따라서 적층 앤티퓨즈 구조(24)를 덮을 것이라는 것을 이해할 것이다. 그 다음, 상부 전도성 전극(26)이 차단막(28) 상부에 형성되며, 이들은 종래의 마스킹 및 에칭 단계들을 사용하여 정의될 것이다. 이와 같은 본 발명의 앤티퓨즈 구조의 변형이 제3(e)도에 단면도 형태로 나타나 있는데, 이 단면도는 전면(blanket) 차단막(28)과 그 상부의 상부 전도성 전극(26)을 형성하기 위한 단계들을 완료한 후의 구조를 나타내고 있다.
제3(e)도에 도시된 실시예의 차단막(28)은 스페이서들(40)을 배제하기에 적절한 스텝 커버리지를 가지며, 또한 금속 원자들이 복합 앤티퓨즈 물질(24) 안으로 확산하는 것을 방지하는 역할을 한다. 스페이서들 혹은 전면 차단막을 사용할 것인가의 설계 선택은 집적 회로가 제조되는 웨이퍼 가공 설비의 성능에 크게 의존할 것이다.
이제 제3(a)도 및 제4(a)-4(d)도를 참조하면, 본 발명의 제2실시예(제2도)에 따른 앤티퓨즈의 두 가지 변형들의 단면도가 도시되어, 선택된 제조 공정 단계들을 수행한 후에 얻어진 구조를 나타내고 있다. 제3(a)-3(d)도에서 점진적으로 제조되어 도시된 앤티퓨즈와 같이, 제3(a)도 및 제4(a)-4(d)도에 도시된 앤티퓨즈 구조는 플러그 앤티퓨즈이지만, 통상의 전문가들은 본 발명이 이러한 특정 앤티퓨즈 구조에 제한되지 않는다는 것을 이해할 것이다. 더욱이, 물질들, 형성 및 에칭 공정들, 두께들 등에 관련한 제조 단계들의 세부 사항은 제1도에 도시된 앤티퓨즈의 제조를 위해 상술된 것들과 동일하며, 따라서 불필요하게 반복되지 않을 것이다.
다시 제3(a)도를 참조하면, 제2도에 도시된 것과 같은 복합 앤티퓨즈 물질 구조를 가진 플러그형 앤티퓨즈의 제조는 제1도에 도시된 복합 앤티퓨즈 물질 구조를 가진 플러그형 앤티퓨즈를 제조하기 위해 사용되는 동일한 단계들을 사용하여 시작한다. 하부 전도성 전극(14)은 기판(12)의 상부 표면상에 형성되어 있다. 층간 유전층(32)은 하부 전도성 전극(14)의 상부 표면상에 형성되며, 그 다음 층간 유전층(32)을 통해 하부 전극(14)의 상부 표면과 통하는 앤티퓨즈 개구(34)를 형성하기 위해 종래의 마스킹 및 에칭 공정이 사용된다.
텅스텐과 같은 물질을 포함하는 전도성 플러그(36)가 전면 침적과 같은 기술을 사용하여 개구(34) 내에 형성되며, 이어서 플러그(36)의 상부와 층간 유전층(32)의 상부 표면을 평탄화하기 위하여 에칭 단계로 진행된다. 텅스텐 플러그 기술은 당해 분야에 공지되어 있다. 제3(a)도는 상기 단계들을 수행한 후의 결과 구조를 나타낸다.
이제 제4(a)도를 참조하면, 제1도에 도시된 복합 앤티퓨즈 구조를 가진 앤티퓨즈의 제조와 제2도에 도시된 복합 앤티퓨즈 구조를 가진 앤티퓨즈의 제조 사이의 차이점이 쉽게 파악될 수 있다. 제1실리콘 질화막(16)이 형성된다. 그 다음, 비정질 실리콘층(20)이 제1실리콘 질화막(16) 상부에 형성된다. 그 다음, 이산화 박막 실리콘(18)이 비정질 실리콘층(20)의 상부 표면상에 형성된다. 그 다음, 제2실리콘 질화막(22)이 실리콘 이산화박막(18)의 표면상에 형성된다. 마지막으로, 티타늄 질화물과 같은 물질로 형성된 차단막(28)이 제2실리콘 질화막(22)의 표면상에 형성된다.
적층 앤티퓨즈 물질 구조(24)를 완성한 후, 마스킹층(38)이 차단막(28)의 상부 표면상에 형성되며, 스택은 에칭 단계를 사용하여 정의된다. 제4(a)도는 마스킹층(38)의 제거에 앞서, 스택 에칭 단계를 수행한 후의 결과 구조를 나타낸다.
이제 제4(b)도를 참조하면, 마스킹층(38)이 제거되며, 상부 막들의 스텝 커버리지를 향상 시키기 위하여, 그리고 금속 전극들로부터 앤티퓨즈 물질 안으로 금속 원자들이 확산하는 것을 방지하기 위하여 산화막 스페이서(40)가 적층 구조의 변부 둘레에 형성된다. 제4(b)도는 스페이서 에칭 단계를 완료한 후의 결과 구조를 나타낸다.
그 다음, 제4(c)도를 참조하면, 상부 전도성 전극(26)이 적층 구조, 산화막 스페이서들(40), 및 층간 유전층(32)의 상부에 형성된다. 그 다음, 전술한 실시예의 경우와 같이, 집적 회로 구조를 보호하거나 그 구조를 완성하기 위하여 추가적인 백엔드 단계들(도시되지 않음)이 사용된다. 더우기, 당해 분야의 전문가들은, 제1도의 실시예의 경우와 같이, 마스킹층(38)의 제거 후 전면 차단막 침적 단계의 도움으로 스페이서들이 배제될 수 있다는 것을 이해할 것이다.
제4(d)도는 본 발명의 변형례에 따른 앤티퓨즈의 단면도인데, 이 변형례에서는 티타늄 질화물과 같은 물질로 형성된 전면 차단막(28)이 마스킹층(38)의 제거 후 형성된다. 그 다음, 상부 전도성 전극(26)이 차단막(28)의 상부 표면상에 형성된다. 제4(d)도는 집적 회로를 완성하기 위해 사용되는 종래의 백엔드 공정 단계들에 앞서 상기 단계들을 완료한 후의 결과 구조를 나타낸다.
본 발명의 실시예들 및 응용례들이 도시되고 기술되었지만, 전술된 것보다 훨씬 더 많은 변형이 본 발명의 개념을 벗어나지 않고도 가능하다는 것이 당해 분야의 전문가들에게 명백할 것이다. 따라서, 본 발명은 첨부된 특허 청구 범위의 사상 내에서만 제한된다.

Claims (14)

  1. 하부 전도성 전극; 상부 전도성 전극; 및 상기 하부 전도성 전극과 상기 상부 전도성 전극 사이에 배치된 앤티퓨즈(antifuse) 물질을 포함하며, 상기 앤티퓨즈 물질은 제1실리콘 질화막과 제2실리콘 질화막 사이에 배치된 비정질(amorphous) 실리콘막; 및 상기 비정질 실리콘층과 상기 제1 및 제2실리콘 질화막들 중 하나 사이에 배치된 실리콘 이산화박막을 포함하는 앤티퓨즈.
  2. 제1항에 있어서, 상기 실리콘 이산화박막은 상기 비정질 실리콘층과 상기 제1실리콘 질화막 사이에 배치된 앤티퓨즈.
  3. 제1항에 있어서, 상기 실리콘 이산화박막은 상기 비정질 실리콘층과 상기 제2실리콘 질화막 사이에 배치된 앤티퓨즈.
  4. 상부 표면을 가지며, 절연막 상부에 배치된 하부 전도성 전극; 상기 하부 전도성 전극의 상기 상부 표면상에 배치되며, 상부 표면 및 상기 하부 전도성 전극과 통하는 그 내부에 형성된 개구(aperture)를 가진 층간 유전층; 상기 개구 안에 배치되며, 상기 층간 유전층의 상기 상부 표면과 실질적으로 평탄한 상부 표면을 가진 전도성 플러그; 상부 표면을 갖추고, 상기 전도성 플러그의 상기 상부 표면 및 상기 층간 유전층의 상기 상부 표면의 적어도 일부의 상부에 배치되며, 실리콘 질화물로 형성된 제1층(layer), 약 1 내지 300Å의 두께를 가진 실리콘 산화물로 형성된 제2층, 비정질 실리콘으로 형성된 제3층, 및 실리콘 질화물로 형성된 제4층을 포함하는 앤티퓨즈층; 및 상기 앤티퓨즈층의 상기 상부 표면상에 배치된 상부 전극을 포함하는 앤티퓨즈.
  5. 제4항에 있어서, 상기 제1층, 상기 제2층 및 상기 제3층의 외측 변부(edge)들은 실질적인 수직 벽을 형성하며, 상기 수직 벽과 접촉된 산화막 스페이서를 더 포함하는 앤티퓨즈.
  6. 상부 표면을 가지며, 절연막 상부에 배치된 하부 전도성 전극; 상기 하부 전도성 전극의 상기 상부 표면상에 배치되며, 상부 표면 및 상기 하부 전도성 전극과 통하는 그 내부에 형성된 개구를 가진 층간 유전층; 상기 개구 안에 배치되며, 상기 층간 유전층의 상기 상부 표면과 실질적으로 평탄한 상부 표면을 가진 전도성 플러그; 상부 표면을 갖추고, 상기 전도성 플러그의 상기 상부 표면 및 상기 층간 유전층의 상기 상부 표면의 적어도 일부의 상부에 배치되며, 실리콘 질화물로 형성된 제1층, 비정질 실리콘으로 형성된 제2층, 약 1내지 300Å의 두께를 가진 실리콘 산화물로 형성된 제3층, 및 실리콘 질화물로 형성된 제4층을 포함하는 앤티퓨즈층; 및 상기 앤티퓨즈층의 상기 상부 표면상에 배치된 상부 전극을 포함하는 앤티퓨즈.
  7. 제6항에 있어서, 상기 제1층, 상기 제2층 및 상기 제3층의 외측 변부들은 실질적인 수직 벽을 형성하며, 상기 수직 벽과 접촉된 산화막 스페이서를 더 포함하는 앤티퓨즈.
  8. 앤티퓨즈 제조 방법에 있어서, 하부 전도성 전극을 형성하는 단계; 상기 하부 전도성 전극의 상부 표면상에 제1실리콘 질화막을 형성하는 단계; 상기 제1실리콘 질화막의 상부 표면상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층의 상부 표면상에 실리콘 이산화박막을 형성하는 단계; 상기 실리콘 이산화박막의 상부 표면상에 제2실리콘 질화막을 형성하는 단계; 및 상기 제2실리콘 질화막의 상부 표면상에 상부 전도성 전극을 형성하는 단계를 포함하는 앤티퓨즈 제조 방법.
  9. 제8항에 있어서, 상기 상부 전도성 전극을 형성하는 단계 전에, 상기 제1실리콘 질화막, 상기 비정질 실리콘층, 상기 실리콘 이산화박막, 및 상기 제2실리콘 질화막의 외측 변부들을 스택 에칭(stack etching)하여 수직 벽을 형성하는 단계; 및 상기 수직 벽과 접촉된 산화막 스페이서를 형성하는 단계를 더 포함하는 앤티퓨즈 제조 방법.
  10. 앤티퓨즈 제조 방법에 있어서, 하부 전도성 전극을 형성하는 단계; 상기 하부 전도성 전극의 상부 표면상에 제1실리콘 질화막을 형성하는 단계; 상기 제1실리콘 질화막의 상부 표면상에 실리콘 이산화박막을 형성하는 단계; 상기 실리콘 이산화박막의 상부 표면상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층의 상부 표면상에 제2실리콘 질화막을 형성하는 단계; 및 상기 제2실리콘 질화막의 상부 표면상에 상부 전도성 전극을 형성하는 단계를 포함하는 앤티퓨즈 제조 방법.
  11. 제10항에 있어서, 상기 상부 전도성 전극을 형성하는 단계 전에, 상기 제1실리콘 질화막, 상기 실리콘 이산화박막, 상기 비정질 실리콘층, 및 상기 제2실리콘 질화막의 외측 변부들을 스택 에칭하여 수직 벽을 형성하는 단계; 및 상기 수직 벽과 접촉된 산화막 스페이서를 형성하는 단계를 더 포함하는 앤티퓨즈 제조 방법.
  12. 제1전도성 전극과 제2전도성 전극을 포함하는 앤티퓨즈에 사용하기 위한 것으로서, 상기 제1전도성 전극과 상기 제2전도성 전극 사이에 배치되는 복합 앤티퓨즈 물질에 있어서, 제1실리콘 질화막과 제2실리콘 질화막 사이에 배치된 비정질 실리콘층; 및 상기 비정질 실리콘층과 상기 제1 및 제2실리콘 질화막들 중 하나 사이에 배치된 실리콘 이산화박막을 포함하는 복합 앤티퓨즈 물질.
  13. 제12항에 있어서, 상기 실리콘 이산화박막은 상기 비정질 실리콘층과 상기 제1실리콘 질화막 사이에 배치되는 복합 앤티퓨즈 물질.
  14. 제12항에 있어서, 상기 실리콘 이산화박막은 상기 비정질 실리콘층과 상기 제2실리콘 질화막 사이에 배치되는 복합 앤티퓨즈 물질.
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