KR20030006942A - 비휘발성 반도체 기억 장치 - Google Patents
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Abstract
본 발명은 신뢰성이 높은 비휘발성 반도체 기억 장치를 제공하는 것으로, 비휘발성 반도체 기억 장치는 커패시터(250)를 구비하고, 커패시터(250)는 하부 전극(203)과, 제 2 유전체층(204)과, 하부 전극(203) 상에 제 2 유전체층(204)을 개재시켜 형성된 부분을 갖는 상부 전극(205)을 포함하며, 상부 전극(205)은 실리콘 기판(1)으로부터 상대적으로 먼 부분에 위치하는 제 1 정상면(241t)과, 실리콘 기판(1)에 상대적으로 가까운 부분에 위치하는 제 2 정상면(242t)을 갖고, 제 2 유전체층(204)은 제 1 실리콘 산화막(104a)과, 실리콘 질화막(104b)과, 제 2 실리콘 산화막(104c)이 순서대로 적층된 구조를 갖는다.
Description
본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 특히, 커패시터를 갖는 비휘발성 반도체 기억 장치에 관한 것이다.
비휘발성 반도체 장치 중, 커패시터를 갖는 비휘발성 반도체 장치가 종래 알려져 있다. 도 61은 미국 특허 제 6,015,984호에 개시된, 종래의 비휘발성 반도체 기억 장치의 단면도이다. 도 61을 참조하면, 종래의 비휘발성 반도체 기억 장치는 기판(601)과, 기판(601) 상에 형성된 터널 산화막(603)과, 터널 산화막(603) 상에 형성된 플로팅 게이트(606)와, 플로팅 게이트(606) 상에 형성된 ONO(Oxide Nitride Oxide)층(620)과, ONO층(620) 상에 형성된 제어 게이트(613)를 구비한다.
기판(601) 상에는 필드 산화막(602)이 형성되어 있다. 필드 산화막(602) 상에 터널 산화막(603)이 형성되어 있다. 터널 산화막(603) 상에는 하부 전극(607)이 형성되어 있다. 하부 전극(607) 상에는 ONO층(620)이 형성되어 있다. ONO층(620) 상에는 상부 전극(615)이 형성되어 있다.
비휘발성 메모리 셀 트랜지스터는 터널 산화막(603)과, 플로팅 게이트(606)와, ONO층(620)과, 제어 게이트(613)를 갖는다. 커패시터는 하부 전극(607)과, ONO층(620)과, 상부 전극(615)으로 구성된다. 플로팅 게이트(606)와 하부 전극(607)은 동일한 도전층에 의해 구성된다. 제어 게이트(613)와 상부 전극(615)은 동일한 도전층에 의해 구성된다.
도 62는 문제점을 설명하기 위해 나타내는 비휘발성 반도체 기억 장치의 단면도이다. 도 62를 참조하면, 기판(601) 상에 층간 절연막(630)을 형성한다. 층간 절연막(630) 상에 레지스트 패턴(631)을 형성하고, 레지스트 패턴(631)을 마스크로 하여 층간 절연막(630)을 에칭하여 콘택트 홀(630a, 630b)을 형성한다. 이 때, 콘택트 홀(630a)과, 콘택트 홀(630b)의 깊이가 크게 다르다. 그 때문에, 콘택트 홀(630a)을 형성하기 위해서 층간 절연막(630)을 장시간 에칭하면, 본래는 에칭되지 않아야 할 상부 전극(615) 및 ONO층(620)까지 에칭되어, 콘택트 홀(630b)이 하부 전극(607)에까지 도달한다. 이에 따라, 커패시터가 기능하지 않게 되어, 비휘발성 반도체 장치의 신뢰성이 저하된다는 문제가 있었다.
그래서, 본 발명은 상술한 바와 같이 문제점을 해결하기 위해 이루어진 것이며, 신뢰성이 높은 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 평면도,
도 2는 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 메모리 셀 영역을 나타내는 평면도,
도 3은 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 주변 영역을 나타내는 평면도,
도 4는 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 주변 회로 영역을 나타내는 평면도,
도 5는 도 2 중의 V-V선 단면도,
도 6은 도 5 중의 Ⅵ에 의해 둘러싼 부분을 확대하여 나타내는 단면도,
도 7은 도 2 중의 Ⅶ-Ⅶ선 단면도,
도 8은 도 3 중의 Ⅷ-Ⅷ선 단면도,
도 9는 도 8 중의 Ⅸ에 의해 둘러싼 부분을 확대하여 나타내는 단면도,
도 10은 도 4 중의 X-X선 단면도,
도 11, 15, 19, 23, 27, 31, 35, 39, 43, 47은 도 5에서 나타내는 메모리 셀 영역의 제조 방법의 제 1 내지 제 10 공정을 나타내는 단면도,
도 12, 16, 20, 24, 28, 32, 36, 40, 44, 48은 도 7에서 나타내는 메모리 셀 영역의 제조 방법의 제 1 내지 제 10 공정을 나타내는 단면도,
도 13, 17, 21, 25, 29, 33, 37, 41, 45, 49는 도 8에서 나타내는 주변 영역의 제조 방법의 제 1 내지 제 10 공정을 나타내는 단면도,
도 14, 18, 22, 26, 30, 34, 38, 42, 46, 50은 도 10에서 나타내는 주변 회로 영역의 제조 방법의 제 1 내지 제 10 공정을 나타내는 단면도,
도 51은 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 주변 영역을 나타내는 평면도,
도 52는 도 51 중의 LⅡ-LⅡ 선 단면도,
도 53은 도 52에서 나타내는 주변 영역의 제조 방법의 제 1 공정을 나타내는 단면도,
도 54는 도 52에서 나타내는 주변 영역의 제조 방법의 제 2 공정을 나타내는 단면도,
도 55는 본 발명의 실시예 3에 따른 비휘발성 반도체 기억 장치의 주변 영역의 평면도,
도 56은 본 발명의 실시예 4에 따른 비휘발성 반도체 기억 장치의 주변 영역의 평면도,
도 57은 본 발명의 실시예 5에 따른 비휘발성 반도체 기억 장치의 주변 영역의 평면도,
도 58은 도 57 중의 LⅧ-LⅧ선 단면도,
도 59는 도 57 및 도 58에서 나타내는 주변 영역의 제조 방법을 나타내는 단면도,
도 60은 본 발명의 실시예 6에 따른 비휘발성 반도체 기억 장치의 주변 영역의 평면도,
도 61은 종래의 비휘발성 반도체 기억 장치의 단면도,
도 62는 문제점을 설명하기 위해 나타내는 비휘발성 반도체 기억 장치의 단면도,
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판1f : 주표면
102 : 터널 산화막103 : 플로팅 게이트 전극
104 : 제 1 유전체층104a : 제 1 실리콘 산화막
104b : 실리콘 질화막104c : 제 2 실리콘 산화막
105 : 제어 게이트 전극106 : 층간 절연막
106a, 106b, 106c, 106d : 콘택트 홀200 : 주변 영역
201 : 필드 산화막203 : 하부 전극
203s : 측면203t : 정상면
204 : 제 2 유전체층205 : 상부 전극
241t : 제 1 정상면242t : 제 2 정상면
250 : 커패시터260 : 다이오드
본 발명에 따른 비휘발성 반도체 기억 장치는 반도체 기판과, 반도체 기판 상에 형성된 비휘발성 메모리 셀 트랜지스터와, 반도체 기판 상에 형성된 커패시터를 구비한다. 비휘발성 메모리 셀 트랜지스터는 게이트 절연막을 개재시켜 반도체 기판 상에 형성된 플로팅 게이트 전극과, 플로팅 게이트 전극 상에 형성된 제 1 유전체층과, 제 1 유전체층 상에 형성된 제어 게이트 전극을 포함한다. 커패시터는 반도체 기판 상에 형성된 하부 전극과, 하부 전극 상에 형성된 제 2 유전체층과,하부 전극 상에 제 2 유전체층을 개재시켜 형성된 부분을 갖는 상부 전극을 포함한다. 플로팅 게이트 전극과 하부 전극은 동일 층에 배치된 도전층을 포함한다. 제 1 유전체층과 제 2 유전체층은 동일 층에 배치된 유전체층을 포함한다. 제어 게이트 전극과 상부 전극은 동일 층에 배치된 도전층을 포함한다. 상부 전극은 반도체 기판으로부터 상대적으로 먼 부분에 위치하는 제 1 정상면과, 제 1 정상면에 연속하도록 반도체 기판 상에 형성되어 반도체 기판에 상대적으로 가까운 부분에 위치하는 제 2 정상면을 갖는다.
이와 같이 구성된 비휘발성 반도체 기억 장치에서는, 상부 전극은 반도체 기판으로부터 상대적으로 먼 부분에 위치하는 제 1 정상면과, 제 1 정상면에 연속하도록 반도체 기판 상에 형성되어 반도체 기판에 상대적으로 가까운 부분을 갖는 제 2 정상면을 갖는다. 이에 따라, 반도체 기판에 상대적으로 가까운 부분에 제 2 정상면이 위치하기 때문에, 반도체 기판 상에 층간 절연막을 형성하고, 이 층간 절연막에 반도체 기판에 도달하는 구멍과, 제 2 정상면에 도달하는 구멍을 형성하면, 그들 구멍 깊이의 차는 작아진다. 그 때문에, 제 2 정상면에 도달하는 구멍이 상부 전극과 제 2 유전체층을 관통할 가능성이 적어지기 때문에, 비휘발성 반도체 기억 장치의 신뢰성이 향상된다.
또한, 플로팅 게이트 전극과 하부 전극은 동일한 도전층을 포함하고, 제 1 유전체층과 제 2 유전체층은 동일한 유전체층을 포함하며, 제어 게이트 전극과 상부 전극은 동일한 도전층을 포함하기 때문에, 이들을 동일한 공정으로 제조할 수 있다. 그 때문에, 적은 제조 공정으로 비휘발성 반도체 기억 장치를 제조할 수 있다.
또한 바람직하게는, 제 1 유전체층과 제 2 유전체층은 제 1 실리콘 산화막과, 실리콘 질화막과, 제 2 실리콘 산화막이 순서대로 적층된 구조를 갖는다. 이 경우, 제 1 유전체층 및 제 2 유전체층은 모두 실리콘 질화막을 갖기 때문에, 제 1 유전체층과 제 2 유전체층이 실리콘 산화막만으로 형성되는 경우에 비해 유전율을 향상시킬 수 있다.
또한 바람직하게는, 비휘발성 반도체 기억 장치는 반도체 기판 상에 형성된 층간 절연막을 더 구비한다. 층간 절연막에는 반도체 기판에 도달하는 제 1 구멍과, 상부 전극의 제 2 정상면에 도달하는 제 2 구멍이 형성되어 있다. 이 경우, 상부 전극의 제 2 정상면은 반도체 기판에 상대적으로 가까운 부분에 위치하기 때문에, 제 1 구멍의 깊이와 제 2 구멍의 깊이가 상대적으로 작아진다. 그 결과, 제 2 구멍을 형성할 때에 제 2 구멍이 상부 전극 및 그 아래에 형성되는 제 2 유전체층을 관통할 가능성이 작아져, 비휘발성 반도체 기억 장치의 신뢰성이 향상된다.
또한 바람직하게는, 반도체 기판은 주표면을 갖고, 주표면과 제 1 정상면과 제 2 정상면은 거의 평행하다.
또한 바람직하게는, 비휘발성 반도체 기억 장치는 반도체 기판 상에 형성된 분리 절연막을 더 구비한다. 분리 절연막 상에 하부 전극 및 상부 전극이 형성되어 있다. 이 경우, 하부 전극 및 상부 전극이 분리 절연막 상에 형성되기 때문에, 반도체 기판과 커패시터를 전기적으로 분리할 수 있다.
또한 바람직하게는, 비휘발성 반도체 기억 장치는 하부 전극에 접속된 다이오드를 더 구비한다. 이 경우, 커패시터와 다이오드가 접속되기 때문에, 커패시터와 다이오드를 이용하여 승압 회로를 구성할 수 있어, 비휘발성 메모리 셀 트랜지스터에 인가하는 고전압을 생성할 수 있다.
또한 바람직하게는, 다이오드와 하부 전극은 직접 접촉하도록 동일한 층에 의해 형성된다. 이 경우, 다이오드와 하부 전극이 동일한 층에서 형성되기 때문에, 이들이 별도의 층에서 형성되는 경우에 비해 다이오드와 하부 전극의 제조 공정을 적게 할 수 있다.
또한 바람직하게는, 비휘발성 반도체 기억 장치는 반도체 기판 상에 형성된 층간 절연막을 더 구비한다. 층간 절연막에는 반도체 기판에 도달하는 제 1 구멍과, 상부 전극의 제 2 정상면의 부분에 도달하는 제 2 구멍과, 다이오드에 도달하는 제 3 구멍이 형성되어 있다. 이 경우, 반도체 기판에 도달하는 제 1 구멍과, 반도체 기판에 상대적으로 가까운 부분에 위치하는 제 2 정상면에 도달하는 제 2 구멍과, 상부 전극보다도 반도체 기판에 가까운 부분에 위치하는 다이오드에 도달하는 제 3 구멍의 깊이의 차는 작아진다. 그 때문에, 이들 구멍을 형성할 때에 커패시터를 지나치게 에칭할 가능성이 적어지므로, 비휘발성 반도체 기억 장치의 신뢰성이 더 향상된다.
또한 바람직하게는, 하부 전극은 정상면과 측면을 갖는다. 상부 전극은 제 2 유전체층을 개재시켜 하부 전극의 정상면의 일부분과 측면의 일부분과 마주 본다. 이 경우, 상부 전극이 하부 전극의 정상면만 마주 보는 경우에 비해, 측면과 마주 보는 부분의 대향 면적을 크게 할 수 있어, 커패시터의 용량을 향상시킬 수있다.
또한 바람직하게는, 상부 전극은 제 2 유전체층을 개재시켜 측면의 전체와 마주 본다. 이 경우, 상부 전극과 하부 전극의 대향 면적을 더 증가시킬 수 있어, 커패시터의 용량이 더 향상된다.
또한 바람직하게는, 비휘발성 반도체 기억 장치는 상부 전극과 하부 전극을 둘러싸도록 반도체 기판 상에 형성된 외주층을 더 구비한다. 외주층의 정상면 높이와 상부 전극의 제 1 정상면의 높이는 거의 같다. 이 경우, 외주층이 상부 전극과 하부 전극을 둘러싸도록 형성되기 때문에 상부 전극 및 하부 전극을 가공할 때에 주변부와의 단차가 적어져 상부 전극 및 하부 전극을 확실하게 가공할 수 있다.
또한, 외주층의 정상면 높이와 상부 전극의 제 1 정상면 높이가 거의 같게 되기 때문에 상부 전극과 하부 전극을 형성할 때에 주위의 부분과의 단차를 감소시킬 수 있어, 상부 전극 및 하부 전극을 확실하게 가공할 수 있다.
또한 바람직하게는, 외주층은 하부 전극, 제 2 유전체층 및 상부 전극을 구성하는 층과 동일한 층에 의해 구성된다. 이 경우, 외주층을, 하부 전극, 제 2 유전체층 및 상부 전극을 형성하는 공정과 동일한 공정으로 제조할 수 있기 때문에, 제조 공정을 증가시키는 일없이 외주층을 형성할 수 있다.
또한 바람직하게는, 비휘발성 반도체 기억 장치는 비휘발성 메모리 셀 트랜지스터가 형성되는 메모리 셀 영역과, 커패시터가 형성되는 주변 영역을 더 구비한다.
(실시예 1)
도 1을 참조하면, 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치(10)는 반도체 기판으로서의 실리콘 기판(1)과, 실리콘 기판(1) 상에 형성된 메모리 셀 영역(100)과, 실리콘 기판(1) 상에 형성된 주변 영역(200)과, 실리콘 기판(1) 상에 형성된 주변 회로 영역(300)을 갖는다.
메모리 셀 영역(100)은 정보를 기억하는 영역이며, 소망의 데이터가 메모리 셀 영역(100)에 기억된다. 주변 영역(200) 및 주변 회로 영역(300)은 메모리 셀 영역(100)의 동작을 제어하는 영역이며, 트랜지스터, 커패시터, 다이오드 등이 마련되어 있다. 또, 메모리 셀 영역(100), 주변 영역(200) 및 주변 회로 영역(300)의 배치는 도 1에 나타내는 것에 한정되지 않고, 예컨대, 메모리 셀 영역(100)이 도 1에서 나타내는 면적보다도 더 큰 면적을 차지해도 무방하다. 또한, 이들 세 개 영역의 배치는 적절히 변경할 수 있다.
도 2를 참조하면, 메모리 셀 영역(100)에는 복수개의 비휘발성 메모리 셀 트랜지스터(150)가 형성되어 있다. 비휘발성 메모리 셀 트랜지스터(150)는 전기적으로 기록 및 소거가 가능한 EEPROM(Electrically Erasable Programmable Read-Only Memory)이며, 예컨대, 플래시 메모리이다. 실리콘 기판 상에 비휘발성 메모리 셀 트랜지스터(150)의 소스 영역(110)과 드레인 영역(111)이 복수개 형성되어 있다. 소스 영역(110) 및 드레인 영역(111)은 능동 영역(활성 영역이라고도 함)을 구성하고 있어, 한 방향으로 연장하도록 형성되어 있다.
소스 영역(110) 및 드레인 영역(111)은 분리 절연막으로서의 필드산화막(101)에 의해 서로 분리되어 있다.
소스 영역(110) 및 드레인 영역(111) 사이에는 플로팅 게이트 전극(103)이 형성되어 있다. 플로팅 게이트 전극(103)은 소스 영역(110) 및 드레인 영역(111)이 연장되는 방향과 대략 직교하여 연장되도록 섬 형상으로 형성되어 있다.
플로팅 게이트 전극(103) 상에는 제어 게이트 전극(105)이 띠 형상으로 형성되어 있다. 또, 도 2에서는, 제어 게이트 전극(105)의 폭을 플로팅 게이트 전극(103)의 폭보다도 크게 기재하고 있지만, 실제로는 제어 게이트 전극(105)의 폭과 플로팅 게이트 전극(103)의 폭은 거의 같다.
제어 게이트 전극(105)은 소스 영역(110) 및 드레인 영역(111)이 연장되는 방향과 대략 직교하도록 연장하고, 또한 섬 형상의 플로팅 게이트 전극(103)이 연장되는 방향과 대략 평행하게 연장하도록 형성되어 있다. 또, 제어 게이트 전극(105)은, 소위 워드선을 구성한다.
제어 게이트 전극(105) 상에는 배선층(107)이 형성되어 있다. 배선층(107)은 제어 게이트 전극(105)이 연장되는 방향과 대략 직교하도록 연장되어 있다. 배선층(107)은 콘택트 홀(106a)에 의해 드레인 영역(111)과 전기적으로 접속되어 있다. 즉, 드레인 영역(111)의 전위와 배선층(107)의 전위가 같게 되어 있다.
도 3을 참조하면, 주변 영역(200)은 커패시터(250)를 갖는다. 커패시터(250)는 실리콘 기판 상에 형성된 하부 전극(203)과, 하부 전극(203) 상에 제 2 유전체층(도 3에서는 나타내지 않음)을 개재시켜 형성된 상부 전극(205)을 갖는다. 하부 전극(203)은 다이오드(260)와 접속되어 있고, 다이오드(260)와 하부전극(203)은 동일한 층에 의해 구성된다. 다이오드(260)는 n형 불순물이 도핑된 n형 영역(221)과, p형 불순물이 도핑된 p형 영역(222)이 직렬로 접속된 구조로 되어 있다. n형 영역(221)에 콘택트 홀(106c)이 접속되어 있고, p형 영역(222)에 콘택트 홀(106d)이 접속되어 있다. 상부 전극(205)은 하부 전극(203)의 일부분을 덮고, 또한 다이오드(260)를 덮지 않도록 구성되어 있다.
도 4를 참조하면, 주변 회로 영역(300)에는 전계 효과형 트랜지스터(351, 352)가 형성되어 있다. 전계 효과형 트랜지스터(351)는 게이트 전극(303)과, 게이트 전극(303)의 양측에 구성된 n형 불순물 영역(310)에 의해 구성된다. 전계 효과형 트랜지스터(351)는, 소위 n형 트랜지스터이다. 전계 효과형 트랜지스터(352)는 게이트 전극(303)과, 게이트 전극(303)의 양측에 마련된 p형 불순물 영역(311)을 갖는다. 전계 효과형 트랜지스터(352)는, 소위 p형 트랜지스터이다. 전계 효과형 트랜지스터(351, 352) 상에 배선층(307)이 형성되어 있다. 배선층(307)은 게이트 전극(303)이 연장되는 방향과 대략 직교하도록 연장한다.
도 5를 참조하면, 실리콘 기판(1) 상에 형성된 비휘발성 메모리 셀 트랜지스터(150)는, 게이트 절연막으로서의 터널 산화막(102)을 개재시켜 반도체 기판으로서의 실리콘 기판(1) 상에 형성된 플로팅 게이트 전극(103)과, 플로팅 게이트 전극(103) 상에 형성된 제 1 유전체층(104)과, 제 1 유전체층(104) 상에 형성된 제어 게이트 전극(105)을 포함한다.
실리콘 기판(1)의 주표면(1f)에는 복수개의 필드 산화막(101)이 형성되어 있다. 실리콘 기판(1)의 주표면(1f) 상과, 필드 산화막(101) 상에는 터널산화막(102)이 형성되어 있다. 터널 산화막(102) 상에 섬 형상의 플로팅 게이트 전극(103)이 형성되어 있다. 플로팅 게이트 전극(103)은 불순물이 도핑되어 도전성을 갖는 폴리실리콘에 의해 구성되어 있다. 플로팅 게이트 전극(103)과 터널 산화막(102)을 덮도록, 제 1 유전체층(104)이 형성되어 있다.
도 6을 참조하면, 제 1 유전체층(104)은 제 1 실리콘 산화막(104a)과, 실리콘 질화막(104b)과, 제 2 실리콘 산화막(104c)을 갖는다. 제 1 유전체층(104) 상에 제어 게이트 전극(105)이 형성되어 있다. 제어 게이트 전극(105)은 제 2 실리콘 산화막(104c)과 접촉하고 있다.
다시 도 5를 참조하면, 제어 게이트 전극(105) 상에 실리콘 산화막으로 이루어지는 층간 절연막(106)이 형성되어 있다. 층간 절연막(106)에는 붕소 및 인 등의 불순물이 약간 첨가되어도 무방하다. 층간 절연막(106) 상에는 배선층(107)이 형성되어 있다. 배선층(107)은 동을 포함하는 알루미늄 합금에 의해 구성된다. 제어 게이트 전극(105)은 지면의 좌측으로부터 우측을 향해 연장되고, 배선층(107)은 제어 게이트 전극(105)과 직교하는 방향, 즉 지면의 바깥쪽에서 안쪽을 향해 연장된다.
도 7을 참조하면, 메모리 셀 영역(100)에서는, 복수개의 비휘발성 메모리 셀 트랜지스터(150)가 형성되어 있다. 비휘발성 메모리 셀 트랜지스터(150)의 구성 요소의 하나인 소스 영역(110) 및 드레인 영역(111)이 실리콘 기판(1)에 형성되어 있다. 소스 영역(110) 및 드레인 영역(111)은 실리콘 기판(1)의 주표면(1f)에 불순물을 주입함으로써 형성되어 있다. 실리콘 기판(1)의 주표면(1f)으로서, 소스영역(110) 및 드레인 영역(111) 사이에 위치하는 영역에 터널 산화막(102)이 형성되어 있다. 터널 산화막(102) 상에는, 직사각형 형상의 단면을 갖는 플로팅 게이트 전극(103), 제 1 유전체층(104) 및 제어 게이트 전극(105)이 형성되어 있다. 도 7에서 나타내는 단면에서는 플로팅 게이트 전극(103)의 폭과 제어 게이트 전극(105)의 폭이 같다.
층간 절연막(106)은 플로팅 게이트 전극(103)과, 제 1 유전체층(104)과, 제어 게이트 전극(105)을 덮도록 실리콘 기판(1)의 주표면(1f) 상에 형성되어 있다. 층간 절연막(106)에는 드레인 영역(111)에 도달하는 콘택트 홀(106a)이 형성되어 있다. 콘택트 홀(106a)을 충전하여 드레인 영역(111)에 접촉하도록 배선층(107)이 형성되어 있다.
도 8을 참조하면, 실리콘 기판(1)의 표면에 분리 절연막으로서의 필드 산화막(201)이 형성되어 있다. 필드 산화막(201) 상에는 커패시터(250)가 형성되어 있다. 커패시터(250)는 필드 산화막(201) 상에 터널 산화막(202)을 개재시켜 형성된 하부 전극(203)과, 하부 전극(203) 상에 형성된 제 2 유전체층(204)과, 제 2 유전체층(204) 상에 형성된 상부 전극(205)으로 구성된다.
하부 전극(203)은 정상면(203t)과 측면(203s)을 갖는다. 정상면(203t)은 주표면(1f)과 대략 평행하게 위치하고 측면(203s)은 주표면(1f)에 대하여 대략 수직으로 위치한다. 정상면(203t)과 측면(203s)에 접촉하도록 제 2 유전체층(204)이 마련되어 있다. 제 2 유전체층(204)은 하부 전극(203) 상에 형성된 제 1 실리콘 산화막(104a)과, 제 1 실리콘 산화막(104a) 상에 형성된 실리콘 질화막(104b)과,실리콘 질화막(104b) 상에 형성된 제 2 실리콘 산화막(104c)으로 구성된다. 제 2 유전체층(204)은, 소위 ONO 막이다.
제 2 유전체층(204) 상에 상부 전극(205)이 마련된다. 상부 전극(205)은 실리콘 기판(1)으로부터 상대적으로 먼 부분에 위치하는 제 1 정상면(241t)과, 실리콘 기판(1)에 상대적으로 가까운 부분에 위치하는 제 2 정상면(242t)을 갖는다.
하부 전극(203)을 구성하는 층과 동일한 층에 의해 다이오드(260)가 형성되어 있다. 다이오드(260)는 n형 불순물이 주입된 n형 영역(221)과, p형 불순물이 주입된 p형 영역(222)으로 구성된다. n형 영역(221)과 p형 영역(222)이 직접 접촉함으로써 pn 접합을 형성하고 있다. 커패시터(250) 및 다이오드(260)를 덮도록 층간 절연막(106)이 형성되어 있다. 층간 절연막(106)에는, 콘택트 홀(106b, 106c, 106d)이 형성되어 있고, 콘택트 홀(106b)은 상부 전극(205)의 제 2 정상면(242t)에 도달한다. 콘택트 홀(106c)은 다이오드(260)의 n형 영역(221)에 도달한다. 콘택트 홀(106d)은 다이오드(260)의 p형 영역(222)에 도달한다. 콘택트 홀(106b, 106c, 106d)을 충전하여 상부 전극(205), n형 영역(221) 및 p형 영역(222)에 접촉하도록 배선층(207)이 형성되어 있다.
도 10을 참조하면, 주변 회로 영역(300)에서는, 복수의 전계 효과형 트랜지스터(351, 352)가 형성되어 있다. 전계 효과형 트랜지스터(351, 352)는 실리콘 기판(1)에 형성된 필드 산화막(301)에 의해 분리되어 있다. 실리콘 기판(1)의 주표면(1f)에는, n형 불순물 영역(310)과, p형 불순물 영역(311)이 형성되어 있다. 한 쌍의 n형 불순물 영역(310) 사이에는, 실리콘 기판(1)의 주표면 lf 상에 게이트 산화막(302)을 개재시켜 게이트 전극(303)이 형성되어 있다. 한 쌍의 p형 불순물 영역(311) 사이에는, 실리콘 기판(1)의 주표면(1f) 상에 게이트 산화막(302)을 개재시켜 게이트 전극(303)이 형성되어 있다. 게이트 전극(303)을 덮도록 실리콘 기판(1)의 주표면(1f) 상에 층간 절연막(106)이 형성되어 있다. 층간 절연막(106) 상에는, 게이트 전극(303)이 연장되는 방향과 대략 직교하도록 연장되는 배선층(307)이 형성되어 있다.
도 5 내지 도 8을 참조하면, 비휘발성 반도체 기억 장치는 반도체 기판으로서의 실리콘 기판(1)과, 실리콘 기판(1) 상에 형성된 비휘발성 메모리 셀 트랜지스터(150)와, 실리콘 기판(1) 상에 형성된 커패시터(250)를 구비한다.
비휘발성 메모리 셀 트랜지스터(150)는, 게이트 절연막으로서의 터널 산화막(102)을 개재시켜 실리콘 기판(1) 상에 형성된 플로팅 게이트 전극(103)과, 플로팅 게이트 전극(103) 상에 형성된 제 1 유전체층(104)과, 제 1 유전체층(104) 상에 형성된 제어 게이트 전극(105)을 포함한다.
커패시터(250)는 실리콘 기판(1) 상에 형성된 하부 전극(203)과, 하부 전극(203) 상에 형성된 제 2 유전체층(204)과, 하부 전극(203) 상에 제 2 유전체층(204)을 개재시켜 형성된 부분을 갖는 상부 전극(205)을 포함한다.
플로팅 게이트 전극(103)과 하부 전극(203)은 동일 층에 배치된 도전층을 포함한다. 제 1 유전체층(104)과 제 2 유전체층(204)은 동일 층에 배치된 유전체층을 포함한다. 제어 게이트 전극(105)과 상부 전극(205)은 동일 층에 배치된 도전층을 포함한다. 상부 전극(205)은 실리콘 기판(1)으로부터 상대적으로 먼 부분에위치하는 제 1 정상면(241t)과, 제 1 정상면(241t)에 연속하도록 실리콘 기판(1) 상에 형성되어 실리콘 기판(1)에 상대적으로 가까운 부분에 위치하는 제 2 정상면(242t)을 갖는다.
제 1 유전체층(104)과 제 2 유전체층(204)은 제 1 실리콘 산화막(104a)과, 실리콘 질화막(104b)과, 제 2 실리콘 산화막(104c)이 순서대로 적층된 구조를 갖는다. 비휘발성 반도체 기억 장치는 실리콘 기판(1) 상에 형성된 층간 절연막(106)을 더 포함한다. 층간 절연막(106)에는, 실리콘 기판(1)에 도달하는 제 1 구멍으로서의 콘택트 홀(106a)과, 상부 전극(205)의 제 2 정상면(204t)에 도달하는 제 2 구멍으로서의 콘택트 홀(106b)이 형성되어 있다.
실리콘 기판(1)은 주표면(1f)을 갖고, 주표면(1f)과 제 1 정상면(241t)과 제 2 정상면(242t)은 대략 평행하다.
비휘발성 반도체 기억 장치는 실리콘 기판(1) 상에 형성된 분리 절연막으로서의 필드 산화막(201)을 더 구비한다. 필드 산화막(201) 상에 하부 전극(203) 및 상부 전극(205)이 형성되어 있다. 또, 하부 전극(203) 및 상부 전극(205)은 주표면(1f) 상에 형성되어 있어도 무방하다.
비휘발성 반도체 기억 장치는 하부 전극(203)에 접속된 다이오드(260)를 더 포함한다. 다이오드(260)와 하부 전극(203)은 직접 접촉하도록 동일한 층에 의해 구성된다.
비휘발성 반도체 기억 장치는 실리콘 기판(1) 상에 형성된 층간 절연막(106)을 더 구비한다. 층간 절연막(106)에는, 실리콘 기판(1)에 도달하는 제 1 구멍으로서의 콘택트 홀(106a)과, 상부 전극(205)의 제 2 정상면(242t)에 도달하는 제 2 구멍으로서의 콘택트 홀(106b)과, 다이오드(260)에 도달하는 제 3 구멍으로서의 콘택트 홀(106c, 106d)이 형성되어 있다.
하부 전극(203)은 정상면(203t)과 측면(203s)을 갖는다. 상부 전극(205)은 제 2 유전체층(204)을 개재시켜 하부 전극(203)의 정상면(203t) 일부분과 측면(203s) 일부분과 마주 본다.
비휘발성 반도체 기억 장치는 비휘발성 메모리 셀 트랜지스터(150)가 형성되는 메모리 셀 영역(100)과, 커패시터(250)가 형성되는 주변 영역(200)을 더 포함한다.
다음에, 도 5 내지 도 10에서 나타내는 비휘발성 반도체 기억 장치의 제조 방법에 대하여 이하에 설명한다. 도 11, 도 15, 도 19, 도 23, 도 27, 도 31, 도 35, 도 39, 도 43 및 도 47이 도 5에서 나타내는 단면에 대응한다. 도 12, 도 16, 도 20, 도 24, 도 28, 도 32, 도 36, 도 40, 도 44 및 도 48은 도 7에서 나타내는 단면에 대응한다. 도 13, 도 17, 도 21, 도 25, 도 29, 도 33, 도 37, 도 41, 도 45 및 도 49에서 나타내는 단면은 도 8에서 나타내는 단면에 대응한다. 도 14, 도 18, 도 22, 도 26, 도 30, 도 34, 도 38, 도 42, 도 46 및 도 50에서 나타내는 단면은 도 10에서 나타내는 단면에 대응한다.
도 11 내지 도 14를 참조하면, 실리콘 기판(1)의 표면에 분리 절연막으로서의 필드 산화막(101, 201, 301)을 형성한다. 필드 산화막(101)의 형성 방법으로서는, 부분 산화법(LOCOS 법)을 이용해도 무방하다. 또한, 실리콘 기판(1)의주표면(1f) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴에 따라 실리콘 기판(1)을 에칭하여 트렌치를 형성한다. 이 트렌치를 매립하도록 필드 산화막(101, 201, 301)을 형성해도 무방하다.
실리콘 기판(1) 상에 터널 산화막(102, 202)을 형성한다. 터널 산화막(102, 202) 상에 불순물이 도핑된 폴리실리콘막(3)을 퇴적한다. 또, 폴리실리콘막(3)은 불순물이 첨가된 비결정 실리콘막으로 구성되어 있어도 무방하다.
도 15 내지 도 18을 참조하면, 폴리실리콘막(3) 상에 레지스트를 도포한다. 이 레지스트를 포토리소그래피 공정에 의해 패터닝함으로써 레지스트 패턴(401)을 형성한다. 레지스트 패턴(401)은 메모리 셀 영역(100) 및 주변 영역(200)의 일부분을 피복한다. 레지스트 패턴(401)을 마스크로 하여 폴리실리콘막(3)을 에칭한다. 이에 따라, 도 15 및 도 16에서 나타내는 메모리 셀 영역(100)에서는 폴리실리콘막(3)이 패터닝된다. 도 17에서 나타내는 주변 영역(200)에서는, 폴리실리콘막(3)이 패터닝되어 하부 전극(203)이 형성된다. 주변 회로 영역(300)에서는, 폴리실리콘막이 전부 제거되어 터널 산화막(202)이 노출된다.
도 19 내지 도 22를 참조하면, 실리콘 기판(1) 상에 제 1 실리콘 산화막, 실리콘 질화막 및 제 2 실리콘 산화막을 형성한다. 제 2 실리콘 산화막 상에 레지스트를 도포하여, 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 따라 레지스트 패턴(402)을 형성한다. 레지스트 패턴(402)을 마스크로 하여 제 2 실리콘 산화막, 실리콘 질화막 및 제 1 실리콘 산화막을 패터닝함으로써, 제 1 유전체층(104)과, 제 2 유전체층(204)을 형성한다. 또, 주변 회로 영역(300)에서는, 제1 실리콘 산화막, 실리콘 질화막 및 제 2 실리콘 산화막은 전부 제거된다. 제 1 유전체층(104)과 제 2 유전체층(204)은, 소위 ONO 막이다.
도 23 내지 도 26을 참조하면, 주변 영역(200) 및 주변 회로 영역(300)에 게이트 산화막(302)을 형성한다. 제 1 및 제 2 유전체층(104, 204)과, 게이트 산화막(302)을 덮도록 폴리실리콘층을 형성한다. 폴리실리콘층 상에 레지스트를 도포한다. 이 레지스트를 포토리소그래피 공정에 따라 패터닝함으로써 레지스트 패턴(403)을 형성한다. 레지스트 패턴(403)에 따라 폴리실리콘막을 패터닝함으로써 제어 게이트 전극(105), 상부 전극(205) 및 게이트 전극(303)을 형성한다.
도 27 내지 도 30을 참조하면, 실리콘 기판(1) 상에 레지스트를 도포한다. 이 레지스트를 포토리소그래피 공정에 의해 패터닝함으로써, 주변 회로 영역(300)에 레지스트 패턴(404)을 형성한다. 제어 게이트 전극(105) 및 상부 전극(205)을 마스크로 하여 자기 정합적으로 제 1 유전체층(104) 및 제 2 유전체층(204)을 에칭한다.
도 31 내지 도 34를 참조하면, 실리콘 기판(1) 상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 따라 레지스트 패턴(405)을 주변 영역(200) 및 주변 회로 영역(300)에 형성한다. 메모리 셀 영역(100)에서, 제어 게이트 전극을 마스크로 하여 폴리실리콘막(3)을 자기 정합적으로 에칭한다. 이에 따라, 플로팅 게이트 전극(103)을 형성한다.
도 35 내지 도 38을 참조하면, 실리콘 기판(1)의 주표면(1f)에 화살표(451)로 나타내는 방향으로부터 제어 게이트 전극(105)을 마스크로 하여 실리콘 기판(1)에 불순물 이온을 주입한다. 이에 따라, 플로팅 게이트 전극(103)의 양측에 소스 영역(110) 및 드레인 영역(111)을 형성한다. 또, 소스 영역(110) 및 드레인 영역(111)은 불순물 영역에 의해 구성된다. 이에 따라, 플로팅 게이트 전극(103)과, 제어 게이트 전극(105)과, 소스 영역(110)과 드레인 영역(111)으로 구성되는 비휘발성 메모리 셀 트랜지스터(150)를 형성한다. 또, 도 37 및 도 38에서 도시하는 바와 같이, 주변 영역(ONO 커패시터 영역) (200) 및 주변 회로 영역(300)은 레지스트 패턴(405)으로 덮여 있기 때문에, 불순물 이온은 주입되지 않는다.
도 39 내지 도 42를 참조하면, 실리콘 기판(1) 상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 따라 레지스트 패턴(407)을 형성한다. 레지스트 패턴(407)과 게이트 전극(303)을 마스크로 하여 화살표(452)로 나타내는 방향으로부터 비소 등의 n형 불순물을 주입함으로써 n형 영역(221)과, n형 불순물 영역(310)을 형성한다. 이에 따라, 도 42에서 도시하는 바와 같이 실리콘 기판(1) 상에 게이트 산화막(302)을 개재시켜 형성된 게이트 전극(303)과, 게이트 전극(303)의 양측에 형성된 한 쌍의 n형 불순물 영역에 의해 구성되는 전계 효과형 트랜지스터(351)를 형성한다.
도 43 내지 도 46을 참조하면, 실리콘 기판(1) 상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 따라 레지스트 패턴(408)을 형성한다. 레지스트 패턴(408)과 게이트 전극(303)을 마스크로 하여 화살표(453)로 나타내는 방향으로부터 붕소 등의 p형 불순물을 주입한다. 이에 따라, p형 영역(222)과, p형 불순물 영역(311)을 형성한다. 실리콘 기판(1)의 주표면(1f) 상에 게이트 산화막(302)을 개재시켜 형성된 게이트 전극(303)과, 게이트 전극(303) 양측의 실리콘 기판(1)에 형성된 위치의 p형 불순물 영역(311)으로 구성되는 p형 전계 효과형 트랜지스터(352)가 완성된다. 또한, n형 영역(221)과 p형 영역(222)이 접속된 구조를 갖는 다이오드(260)가 완성된다.
도 47 내지 도 50을 참조하면, 실리콘 기판(1) 상에 실리콘 산화막으로 이루어지는 층간 절연막(106)을 퇴적한다. 층간 절연막(106) 상에 레지스트를 도포하여, 이 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 따라 레지스트 패턴(409)을 형성한다. 레지스트 패턴(409)을 마스크로 하여 층간 절연막(106)을 에칭한다. 이에 따라 드레인 영역(111)에 도달하는 콘택트 홀(106a)과, 상부 전극(205)의 제 2 정상면(242t)에 도달하는 콘택트 홀(106b)과, 다이오드(260)의 n형 영역(221)에 도달하는 콘택트 홀(106c)과, 다이오드(260)의 p형 영역(222)에 도달하는 콘택트 홀(106d)을 형성한다. 또, 여기서는, 도 50에서 도시하는 바와 같이, 주변 회로 영역(300)은 전면 레지스트 패턴(409)으로 덮여 있기 때문에 콘택트 홀은 형성되지 않지만, 필요에 따라 소스/드레인 영역(310) 또는 소스/드레인 영역(311) 상에 콘택트 홀을 형성해도 무방하다.
그 후, 콘택트 홀(106a)로부터 콘택트 홀(106d)을 충전하도록 층간 절연막(106) 상에 알루미늄층을 형성한다. 알루미늄층 상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피 공정에 따라 패터닝함으로써 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로 하여 알루미늄층을 에칭함으로써 배선층(107, 207, 307)을 형성한다. 이렇게 하여, 도 5 내지 도 10에서 나타내는 반도체 장치가 완성된다.
이와 같이 구성된, 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치에서는, 도 8에서 도시하는 바와 같이, 상부 전극(205)은 필드 산화막(201) 근방에 형성되어 상대적으로 낮은 위치에 마련된 제 2 정상면(242t)과, 하부 전극(203) 상에 형성되어 상대적으로 높은 부분에 마련된 제 1 정상면(241t)으로 구성된다. 제 2 정상면(242t)의 높이가 제 1 정상면(241t)의 높이보다도 낮기 때문에, 제 2 정상면(242t)은 제 1 정상면(241t)에 비해 실리콘 기판(1)의 주표면(1f)에 가까워진다. 그 때문에, 제 2 정상면(242t)에 도달하는 콘택트 홀(106b)의 깊이와, 주표면(1f)에 도달하는 콘택트 홀(106a)의 깊이의 차가 작게 되므로, 콘택트 홀(106a, 106b)을 형성할 때의 에칭에 의해 상부 전극(205)을 지나치게 에칭하는 경우는 없다. 그 때문에 콘택트 홀(106b)을 충전하는 배선층(207)이 하부 전극(203)과 접촉하는 경우가 없어, 비휘발성 반도체 기억 장치의 신뢰성을 높일 수 있다.
또한, 콘택트 홀(106b)의 바로 아래에는 상부 전극(205)과, 제 2 유전체층(104)과 터널 산화막(202)과 필드 산화막(201)이 형성되어 있고, 하부 전극(203)은 형성되어 있지 않다. 이 때문에, 가령 콘택트 홀(106b)을 에칭에 의해 형성할 때에 상부 전극(205) 및 제 2 유전체층(204)을 지나치게 에칭했다고 해도, 콘택트 홀(106b)이 하부 전극(203)에 도달하는 경우는 없다. 그 결과, 또한 비휘발성 반도체 기억 장치의 신뢰성을 높일 수 있다.
또한, 플로팅 게이트 전극(103)과 하부 전극(203)과 다이오드(260)는 동일한 폴리실리콘막에 의해 구성된다. 제 1 유전체층(104)과 제 2 유전체층(204)은 동일한 유전체층에 의해 구성된다. 제어 게이트 전극(105)과 상부 전극(205)과 게이트 전극(303)은 동일한 폴리실리콘막에 의해 형성된다. 이 때문에, 제조 공정을 감소시킬 수 있다. 또한, 제 1 및 제 2 유전체층(104, 204)은 제 1 실리콘 산화막(104a)과, 실리콘 질화막(104b)과, 제 2 실리콘 산화막(104c)이 적층된, 소위 ONO 막이기 때문에, 실리콘 산화막만으로 형성되어 있는 경우에 비해 용량을 향상시킬 수 있다.
또한, 절연체인 필드 산화막(201) 상에 커패시터(250) 및 다이오드(260)가 형성되어 있기 때문에, 커패시터(250) 및 다이오드(260)가 직접 실리콘 기판(1)에 접촉하는 경우가 없다. 그 결과, 이들 소자로서의 커패시터(250) 및 다이오드(260)가 다른 소자와 단락되지 않기 때문에, 비휘발성 반도체 기억 장치의 신뢰성이 향상된다. 또, 커패시터(250) 및 다이오드(260)는 제어 게이트 전극(105)에 인가하기 위한 고전압을 발생시키는 차지 업 회로(charge up circuit)의 구성 요소로서 이용된다.
또한, 다이오드(260)의 n형 영역(221) 및 p형 영역(222)에 도달하는 콘택트 홀(106c, 106d)이 층간 절연막(106)에 형성된다. 이 콘택트 홀(106c, 106d)은 하부 전극(203)의 정상면(203t)과 같은 높이의 부분에 도달하기 때문에, 콘택트 홀(106c, 106d)의 깊이와, 콘택트 홀(106a)의 깊이의 차가 작아진다. 그 결과, 콘택트 홀(106c, 106d)을 형성할 때에, n형 영역(221) 및 p형 영역(222)을 지나치게 에칭하는 경우가 없기 때문에, 비휘발성 반도체 기억 장치의 신뢰성이 더 향상된다.
(실시예 2)
도 51을 참조하면, 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치에서는, 주변 영역(200)에 커패시터(250)를 둘러싸는 외주층(230)이 형성되어 있는 점에서, 실시예 1에 따른 주변 영역(200)과 다르다. 외주층(230)은 고리 형상으로 구성되어, 하부 전극(231)과, 상부 전극(232)을 포함한다.
외주층(230)은 커패시터(250)를 둘러싸도록 대략 사각형 형상으로 형성되어 있지만, 외주층(230)의 형상은 이것에 한정되는 것이 아니라, 예컨대, 원형 형상, 삼각형 형상 또는 오각형 형상 등 여러가지 형상으로 할 수 있다.
도 52를 참조하면, 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치에서는, 주변 영역(200)에 외주층(230)이 형성되어 있는 점에서, 실시예 1에 따른 주변 영역(200)과 다르다. 외주층(230)은 필드 산화막(201) 상에 형성된다. 외주층(230)은 하부 전극(231)과, 하부 전극(23l) 상에 형성된 제 2 유전체층(204)과, 제 2 유전체층(204) 상에 형성된 상부 전극(232)을 갖는다. 상부 전극(232)은 외주층(230)의 정상면(230t)을 갖는다. 정상면(230t)의 높이는 제 1 정상면(241t)의 높이와 거의 같다. 하부 전극(231)과 하부 전극(203)은 동일한 층에 의해 구성된다. 상부 전극(232)과 상부 전극(205)은 동일한 층에 의해 구성된다.
다음에, 도 51 및 도 52에서 나타내는 주변 영역(200)을 갖는 비휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 도 53을 참조하면, 실시예 1과 마찬가지의 공정에 따라 실리콘 기판(1) 상에 필드 산화막(201), 터널 산화막(202)을 형성하고, 터널 산화막(202) 상에 폴리실리콘막을 형성한다. 폴리실리콘막 상에레지스트를 도포하고, 이 레지스트를 소정 형상으로 패터닝함으로써 레지스트 패턴(401)을 형성한다. 레지스트 패턴(401)을 마스크로 하여 폴리실리콘막을 에칭함으로써 커패시터의 하부 전극(203)과, 외주층의 하부 전극(231)을 형성한다.
그 후, 실시예 1과 마찬가지의 공정에 따라 제 2 유전체층(204)을 형성하고, 제 2 유전체층(204) 상에 폴리실리콘막을 형성한다. 폴리실리콘막 상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피 공정에 따라 패터닝함으로써 레지스트 패턴(403)을 형성한다. 레지스트 패턴(403)을 마스크로 하여 폴리실리콘막을 에칭함으로써, 상부 전극(205, 232)을 형성한다. 이에 따라, 커패시터(250)와 외주층(230)을 형성한다. 그 후, 실시예 1의 공정과 마찬가지의 공정에 따라, 도 51 및 도 52에서 나타내는 비휘발성 반도체 기억 장치가 완성된다.
이와 같이 구성된 비휘발성 반도체 기억 장치에서는, 우선, 실시예 1에 따른 비휘발성 반도체 기억 장치와 마찬가지의 효과가 있다. 또한, 커패시터(250)를 덮도록 외주층(230)이 형성된다. 외주층(230)의 정상면(230t) 높이는 커패시터(250)의 상부 전극(205)의 제 1 정상면(241t)의 높이와 거의 같기 때문에, 도 54에서 나타내는 공정에서, 레지스트를 도포하는 경우에도, 이 레지스트가 상부 전극(205)으로부터 주위에 흐르는 경우는 없다. 또한, 다음 공정에서 상부 전극 상에 층간 절연막을 형성하는 경우에도, 층간 절연막을 구성하는 실리콘 산화막이 커패시터(250)의 외주부로 흐르는 경우는 없다. 즉, 커패시터(250)와 외주층(230)의 높이를 거의 같게 할 수 있기 때문에, 필드 산화막(201) 상에서의 소자의 평탄성을 향상시킬 수 있다. 그 결과, 다음 공정에서의 평탄화 처리를 행할 필요가 없어진다. 이에 따라, 비휘발성 반도체 기억 장치의 신뢰성이 향상된다.
또한, 다음 공정에서 제 2 유전체층(204)을 습식 에칭에 의해 제거할 때에, 커패시터(250)가 외주층(230)으로 둘러싸여 있기 때문에, 에칭액이 과도하게 커패시터(250)에 접촉하는 경우가 없다. 그 결과, 커패시터(250)를 구성하는 제 2 유전체층(204)이 지나치게 에칭되는 일 없이 커패시터의 용량의 저하를 방지할 수 있다.
(실시예 3)
도 55를 참조하면, 본 발명의 실시예 3에 따른 비휘발성 반도체 기억 장치의 주변 영역(200)에서는, 상부 전극(205)이 실시예 1 및 2의 상부 전극(205)에 비해 커져, 상부 전극(205)이 하부 전극(203)의 대부분을 덮고 있는 점에서, 실시예 1에 따른 커패시터(250)와 다르다. 상부 전극(205)은 판 형상으로 형성되어 있고, 그 평면적은 실시예 1의 상부 전극(205)에 비해 크다.
이와 같이 구성된, 본 발명의 실시예 3에 따른 비휘발성 반도체 기억 장치에서는, 우선, 실시예 1에 따른 비휘발성 반도체 기억 장치와 마찬가지의 효과가 있다. 또한, 주변 영역(200)에서, 상부 전극(205)의 면적이 커지기 때문에, 상부 전극(205)과 하부 전극(203)의 대향 면적이 커진다. 그 결과, 커패시터(250)의 용량을 더 증가시킬 수 있다.
(실시예 4)
도 56을 참조하면, 본 발명의 실시예 4에 따른 비휘발성 반도체 기억 장치의 주변 영역(200)에서는, 커패시터(250)를 덮도록 외주층(230)이 마련되어 있는 점에서, 실시예 3에 따른 주변 영역(200)과 다르다. 외주층(230)은 실시예 2에서 나타낸 외주층(230)과 마찬가지로 구성되어 있다.
이와 같이 구성된 비휘발성 반도체 기억 장치에서는, 실시예 1 내지 3에서 나타낸 모든 효과가 있다.
(실시예 5)
도 57을 참조하면, 본 발명의 실시예 5에 따른 비휘발성 반도체 기억 장치의 주변 영역(200)에서는, 상부 전극(205)에 띠 형상 게이트(girdling gate)(271)가 마련되어 있고, 하부 전극(203)의 전(全)외주부가 상부 전극(205)으로 덮여 있는 점에서, 실시예 1에서 나타낸 주변 영역(200)과 다르다. 상부 전극(205)은 하부 전극(203)의 거의 전부를 덮고, 상부 전극(205)에 의해 덮여 있지 않은 부분에 다이오드(260)가 구성되어 있다.
도 58을 참조하면, 주변 영역(200)에서 상부 전극(205)에 의해 구성되는 띠 형상 게이트(271)가 마련되어 있는 점에서, 실시예 1에 따른 주변 영역(200)과 다르다. 이에 따라, 상부 전극(205)은 제 2 유전체층(204)을 개재시켜 하부 전극(203)의 측면(203s) 전면(全面)과 마주본다. 상부 전극(205)에 의해 덮여 있지 않은 영역에 다이오드(260)가 형성되어 있다.
이와 같이 구성된, 본 발명의 실시예 5에 따른 비휘발성 반도체 기억 장치에서는, 우선, 실시예 1에 따른 비휘발성 반도체 기억 장치와 마찬가지의 효과가 있다. 또한, 하부 전극(203)의 측면(203s) 전체가 상부 전극(205)에 의해 덮이기 때문에, 하부 전극(203)과 상부 전극(205)의 대향 면적을 크게 할 수 있어, 커패시터(250)의 용량을 더 증가시킬 수 있다.
우선, 실시예 1과 마찬가지로, 실리콘 기판(1) 상에 필드 산화막(201), 터널 산화막(202), 하부 전극(203), 제 2 유전체층(204)을 형성한다. 제 2 유전체층(204) 상에 폴리실리콘막을 형성한다. 폴리실리콘막 상에 레지스트를 도포하고, 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 따라 레지스트 패턴(403)을 형성한다. 레지스트 패턴(403)에 따라 폴리실리콘막을 에칭함으로써 상부 전극(205)을 형성한다. 상부 전극(205)은 하부 전극(203)의 측면(203s) 전체를 덮는다. 상부 전극(205)은 띠 형상 게이트(271)를 갖는다. 그 후, 실시예 1의 공정과 마찬가지의 공정에 따라 도 57 및 도 58에서 나타내는 주변 영역을 갖는 비휘발성 반도체 기억 장치가 완성된다.
(실시예 6)
도 60을 참조하면, 본 발명의 실시예 6에 따른 비휘발성 반도체 기억 장치의 주변 영역(200)에서는, 커패시터(250)를 둘러싸는 외주층(230)이 형성되어 있는 점에서, 실시예 5에 따른 비휘발성 반도체 기억 장치의 주변 영역(200)과 다르다.
이와 같이 구성된 실시예 6에 따른 비휘발성 반도체 기억 장치에서는, 실시예 5에 따른 비휘발성 반도체 기억 장치와 실시예 2에 따른 비휘발성 반도체 기억 장치의 효과가 있다.
이상, 본 발명의 실시예에 대하여 설명했지만, 여기서 나타낸 실시예는 여러가지로 변형할 수 있다. 우선, 도전층으로는, 예컨대, 상술한 폴리실리콘뿐만 아니라 폴리실리콘층 상에 티타늄 실리사이드(titanium silicide)나 텅스텐 실리사이드(tungsten silicide) 등의 금속층을 마련해도 무방하다. 또한, 배선층으로는 알루미늄 합금뿐만 아니라 텅스텐 등을 이용해도 무방하다. 또한, 주변 영역에 복수의 커패시터와 다이오드를 형성하고, 이들을 접속함으로써 차지 업 회로를 구성해도 무방하다.
이번에 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각된다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 나타내고, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따르면, 신뢰성이 높은 비휘발성 반도체 기억 장치를 제공할 수 있다.
Claims (3)
- 반도체 기판과,상기 반도체 기판 상에 형성된 비휘발성 메모리 셀 트랜지스터와,상기 반도체 기판 상에 형성된 커패시터를 구비하되,상기 비휘발성 메모리 셀 트랜지스터는,게이트 절연막을 개재시켜 상기 반도체 기판 상에 형성된 플로팅 게이트 전극과,상기 플로팅 게이트 전극 상에 형성된 제 1 유전체층과,상기 제 1 유전체층 상에 형성된 제어 게이트 전극을 포함하고,상기 커패시터는,상기 반도체 기판 상에 형성된 하부 전극과,상기 하부 전극 상에 형성된 제 2 유전체층과,상기 하부 전극 상에 상기 제 2 유전체층을 개재시켜 형성된 부분을 갖는 상부 전극을 포함하며,상기 플로팅 게이트 전극과 상기 하부 전극은 동일 층에 배치된 도전층을 포함하고,상기 제 1 유전체층과 상기 제 2 유전체층은 동일 층에 배치된 유전체층을 포함하며,상기 제어 게이트 전극과 상기 상부 전극은 동일 층에 배치된 도전층을 포함하고,상기 상부 전극은 상기 반도체 기판으로부터 상대적으로 먼 부분에 위치하는 제 1 정상면과, 상기 제 1 정상면에 연속하도록 상기 반도체 기판 상에 형성되어 상기 반도체 기판에 상대적으로 가까운 부분에 위치하는 제 2 정상면을 갖는비휘발성 반도체 기억 장치.
- 제 1 항에 있어서,상기 하부 전극에 접속된 다이오드를 더 구비한 비휘발성 반도체 기억 장치.
- 제 1 항에 있어서,상기 상부 전극과 상기 하부 전극을 둘러싸도록 상기 반도체 기판 상에 형성된 외주층을 더 구비하고, 상기 외주층의 정상면 높이와 상기 상부 전극의 제 1 정상면의 높이가 거의 같은비휘발성 반도체 기억 장치.
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