JPH06268174A - 半導体装置 - Google Patents
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- JPH06268174A JPH06268174A JP5080116A JP8011693A JPH06268174A JP H06268174 A JPH06268174 A JP H06268174A JP 5080116 A JP5080116 A JP 5080116A JP 8011693 A JP8011693 A JP 8011693A JP H06268174 A JPH06268174 A JP H06268174A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高集積化においても充分なゲート長を確保す
ることができ、且つソース・ドレインへのコンタクトを
セルファライン的に形成でき、且つゲート電極による段
差が生じないＭＯＳトランジスタを用いた半導体装置を
提供すること。 【構成】 トレンチ分離とトレンチ内にＭＯＳ素子を形
成した半導体装置において、シリコン基板１に設けられ
たトレンチ型素子分離領域３と、この素子分離領域３よ
り浅く該素子分離領域３及び素子領域を貫くように形成
されたゲート電極形成用トレンチ５と、このゲート電極
形成用トレンチ５の底部に埋め込まれたゲート電極７
と、ゲート電極形成用トレンチ５の側部のゲート電極７
よりも浅い位置に設けられたソース・ドレイン拡散層４
とを具備してなることを特徴とする半導体装置。
ることができ、且つソース・ドレインへのコンタクトを
セルファライン的に形成でき、且つゲート電極による段
差が生じないＭＯＳトランジスタを用いた半導体装置を
提供すること。 【構成】 トレンチ分離とトレンチ内にＭＯＳ素子を形
成した半導体装置において、シリコン基板１に設けられ
たトレンチ型素子分離領域３と、この素子分離領域３よ
り浅く該素子分離領域３及び素子領域を貫くように形成
されたゲート電極形成用トレンチ５と、このゲート電極
形成用トレンチ５の底部に埋め込まれたゲート電極７
と、ゲート電極形成用トレンチ５の側部のゲート電極７
よりも浅い位置に設けられたソース・ドレイン拡散層４
とを具備してなることを特徴とする半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
にトランジスタ構造を改良したダイナミックＲＡＭなど
の半導体装置に関する。
にトランジスタ構造を改良したダイナミックＲＡＭなど
の半導体装置に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタを用いた集積
回路は高集積化の一途を辿っている。この高集積化に伴
って、その中で用いられているＭＯＳトランジスタは、
サブミクロン領域まで微細化が進んでいる。しかし、さ
らに高集積化を行うには、従来のＭＯＳトランジスタで
は次のような問題点があった。
回路は高集積化の一途を辿っている。この高集積化に伴
って、その中で用いられているＭＯＳトランジスタは、
サブミクロン領域まで微細化が進んでいる。しかし、さ
らに高集積化を行うには、従来のＭＯＳトランジスタで
は次のような問題点があった。
【０００３】従来のＭＯＳトランジスタではまず、ＭＯ
Ｓトランジスタのゲート長が小さくなると、いわゆる短
チャネル効果によってしきい値が低下し、パンチ・スル
ーを生じ、リーク電流の抑制が困難となること。次に、
ゲート電極とソース・ドレインへのコンタクト或いは素
子分離領域とソース・ドレインへのコンタクトに余裕が
必要で、これが微細化にとって障害であること。さら
に、ゲート電極の段差がその上の層の形成にとって障害
であったことである。このため、集積化向上をはかるに
も限度があった。
Ｓトランジスタのゲート長が小さくなると、いわゆる短
チャネル効果によってしきい値が低下し、パンチ・スル
ーを生じ、リーク電流の抑制が困難となること。次に、
ゲート電極とソース・ドレインへのコンタクト或いは素
子分離領域とソース・ドレインへのコンタクトに余裕が
必要で、これが微細化にとって障害であること。さら
に、ゲート電極の段差がその上の層の形成にとって障害
であったことである。このため、集積化向上をはかるに
も限度があった。
【０００４】また、ＭＯＳトランジスタを複数個直列に
接続し、これらのＭＯＳトランジスタの各ソース（或い
はドレイン）にそれぞれ情報記憶用キャパシタを接続し
たＮＡＮＤ型ＤＲＡＭのメモリセル構造が知られてい
る。このようなアレイ方式は、複数個直列に接続しない
場合に比べて、ビット線とのコンタクトが少ないため、
セル面積が小さくなると言う利点がある。
接続し、これらのＭＯＳトランジスタの各ソース（或い
はドレイン）にそれぞれ情報記憶用キャパシタを接続し
たＮＡＮＤ型ＤＲＡＭのメモリセル構造が知られてい
る。このようなアレイ方式は、複数個直列に接続しない
場合に比べて、ビット線とのコンタクトが少ないため、
セル面積が小さくなると言う利点がある。
【０００５】しかしながら、この種のセル構造にあって
は次のような問題があった。即ち、用いるセルがスタッ
ク型セルであり、またセル面積が小さいため、必要な蓄
積容量（Ｃｓ）を得るにはキャパシタを極めて高く形成
せざるを得ない。このため、ビット線等の上層配線を形
成する時における下地段差は１μｍ以上と極めて大きな
段差となり、上層配線の加工が極めて困難であった。
は次のような問題があった。即ち、用いるセルがスタッ
ク型セルであり、またセル面積が小さいため、必要な蓄
積容量（Ｃｓ）を得るにはキャパシタを極めて高く形成
せざるを得ない。このため、ビット線等の上層配線を形
成する時における下地段差は１μｍ以上と極めて大きな
段差となり、上層配線の加工が極めて困難であった。
【０００６】また、チャネル部に溝を掘って実効チャネ
ル長を増大させた、いわゆるコンケイブＭＯＳトランジ
スタが微細化用のトランジスタとして有望視されてい
る。このコンケイブトランジスタは、従来用いられてい
るＬＯＣＯＳ法による素子分離を用いた場合、微細化が
困難となることから、トレンチ分離による素子分離を形
成する必要がある。
ル長を増大させた、いわゆるコンケイブＭＯＳトランジ
スタが微細化用のトランジスタとして有望視されてい
る。このコンケイブトランジスタは、従来用いられてい
るＬＯＣＯＳ法による素子分離を用いた場合、微細化が
困難となることから、トレンチ分離による素子分離を形
成する必要がある。
【０００７】しかしながら、この種のコンケイブトラン
ジスタにおいては、次のような問題があった。即ち、コ
ンケイブトランジスタのチャネルはトレンチに沿って形
成される。このとき、トレンチの底の角部において、そ
の形状から、チャネルを制御するゲート電極からの電界
が発散してしまい、この部分のチャネルが十分に形成さ
れないため、チャネル抵抗が増大し、十分な駆動能力が
得られない。
ジスタにおいては、次のような問題があった。即ち、コ
ンケイブトランジスタのチャネルはトレンチに沿って形
成される。このとき、トレンチの底の角部において、そ
の形状から、チャネルを制御するゲート電極からの電界
が発散してしまい、この部分のチャネルが十分に形成さ
れないため、チャネル抵抗が増大し、十分な駆動能力が
得られない。
【０００８】
【発明が解決しようとする課題】このように、従来の半
導体装置においては、集積化に伴いゲート長が短くなる
と、短チャネル効果が現れしきい値の低下やリーク電流
の増大を招く。また、ソース・ドレインへのコンタクト
に合わせ余裕が必要で、これが微細化にとって障害とな
る。さらに、ゲート電極の段差がその上の層の形成にと
って障害となる。このような点から、集積化向上をはか
るにも限度があった。
導体装置においては、集積化に伴いゲート長が短くなる
と、短チャネル効果が現れしきい値の低下やリーク電流
の増大を招く。また、ソース・ドレインへのコンタクト
に合わせ余裕が必要で、これが微細化にとって障害とな
る。さらに、ゲート電極の段差がその上の層の形成にと
って障害となる。このような点から、集積化向上をはか
るにも限度があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、高集積化においても、
充分なゲート長を確保することができ、且つソース・ド
レインへのコンタクトをゲート電極や素子分離領域に対
し、セルファライン的に形成でき、且つゲート電極によ
る段差が生じないＭＯＳトランジスタを用いた半導体装
置を提供することにある。
ので、その目的とするところは、高集積化においても、
充分なゲート長を確保することができ、且つソース・ド
レインへのコンタクトをゲート電極や素子分離領域に対
し、セルファライン的に形成でき、且つゲート電極によ
る段差が生じないＭＯＳトランジスタを用いた半導体装
置を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
に本発明は、次のような構成を採用している。
【００１１】即ち本発明は、半導体基板に形成されたゲ
ート電極形成用トレンチと、このゲート電極形成用トレ
ンチに埋め込まれたゲート電極と、このゲート電極の両
側に設けられたソース・ドレイン拡散層とを具備した半
導体装置において、ゲート電極の上面が、基板表面とソ
ース・ドレイン拡散層の少なくとも一方の底面との間に
位置するように形成したことを特徴とする。
ート電極形成用トレンチと、このゲート電極形成用トレ
ンチに埋め込まれたゲート電極と、このゲート電極の両
側に設けられたソース・ドレイン拡散層とを具備した半
導体装置において、ゲート電極の上面が、基板表面とソ
ース・ドレイン拡散層の少なくとも一方の底面との間に
位置するように形成したことを特徴とする。
【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 素子分離領域が絶縁膜を埋め込んだトレンチ分離で
あること。 (2) ソース・ドレイン拡散層の底部はゲート電極の上部
と同じ位置若しくは下方にあり、ソース・ドレイン拡散
層の上部はゲート電極の上部よりも上方にあること。 (3) ゲート電極形成用トレンチの少なくとも一部を用い
てキャパシタを形成し、全体として半導体記憶装置を構
成すること。 (4) キャパシタはゲート電極より上部に形成されている
こと。 (5) コンタクトをする下地に隣接する配線を下地よりも
下に埋め込んだのち、その配線の上に下地と同じかそれ
よりも下までストッパ膜を埋め込み、次いで層間絶縁膜
を形成し、次いで下地へコンタクトを形成することによ
って、コンタクト及びその隣接配線を形成すること。
は、次のものがあげられる。 (1) 素子分離領域が絶縁膜を埋め込んだトレンチ分離で
あること。 (2) ソース・ドレイン拡散層の底部はゲート電極の上部
と同じ位置若しくは下方にあり、ソース・ドレイン拡散
層の上部はゲート電極の上部よりも上方にあること。 (3) ゲート電極形成用トレンチの少なくとも一部を用い
てキャパシタを形成し、全体として半導体記憶装置を構
成すること。 (4) キャパシタはゲート電極より上部に形成されている
こと。 (5) コンタクトをする下地に隣接する配線を下地よりも
下に埋め込んだのち、その配線の上に下地と同じかそれ
よりも下までストッパ膜を埋め込み、次いで層間絶縁膜
を形成し、次いで下地へコンタクトを形成することによ
って、コンタクト及びその隣接配線を形成すること。
【００１３】
【作用】本発明によれば、チャネル長は深さ方向にかせ
げるため、微細化しても充分なチャネル長を確保でき
る。また、ゲート電極はソース・ドレインのコンタクト
を形成する表面よりも深くに埋め込まれているため、ゲ
ート電極とソース・ドレインのコンタクトがパターン的
に近づいても、上下方向で距離があるためショートの心
配がない。従って、ゲート電極に対しセルファライン的
にコンタクトを形成できる。また、ゲート電極が深くに
形成されることから、ソース・ドレインの拡散層の深さ
も充分深く形成できるため、コンタクトが素子分離領域
へと落ちても、ジャンクションまで上下方向に離れてい
るためジァンクション特性を悪化させる心配がない。従
って、素子分離領域へもセルファライン的にコンタクト
を形成できる。また、ゲート電極は素子領域，素子分離
領域共において、完全埋め込みされているため、ゲート
電極による段差は生じない。従って、その後のコンタク
ト，配線の形成が容易となる。
げるため、微細化しても充分なチャネル長を確保でき
る。また、ゲート電極はソース・ドレインのコンタクト
を形成する表面よりも深くに埋め込まれているため、ゲ
ート電極とソース・ドレインのコンタクトがパターン的
に近づいても、上下方向で距離があるためショートの心
配がない。従って、ゲート電極に対しセルファライン的
にコンタクトを形成できる。また、ゲート電極が深くに
形成されることから、ソース・ドレインの拡散層の深さ
も充分深く形成できるため、コンタクトが素子分離領域
へと落ちても、ジャンクションまで上下方向に離れてい
るためジァンクション特性を悪化させる心配がない。従
って、素子分離領域へもセルファライン的にコンタクト
を形成できる。また、ゲート電極は素子領域，素子分離
領域共において、完全埋め込みされているため、ゲート
電極による段差は生じない。従って、その後のコンタク
ト，配線の形成が容易となる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は本発明の第１の実施例に係わるのＣ
ＭＯＳインバータ回路の平面図と等価回路図、図２はそ
の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図である。
する。 （実施例１）図１は本発明の第１の実施例に係わるのＣ
ＭＯＳインバータ回路の平面図と等価回路図、図２はそ
の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図である。
【００１５】シリコン基板１にｎ型ウェル２及びｐ型ウ
ェル２′が形成され、それぞれのウェル領域内にトレン
チ分離３によって囲まれた素子領域に、それぞれｐチャ
ネルＭＯＳトランジスタＱｐ及びｎチャネルＭＯＳトラ
ンジスタＱｎが形成されている。ＭＯＳトランジスタＱ
ｐ，Ｑｎはトレンチ内に完全に埋め込まれるように形成
されており、図２（ｂ）中に矢印Ａで示したように、コ
ンケイブＭＯＳトランジスタと同様のチャネルを有して
いる。
ェル２′が形成され、それぞれのウェル領域内にトレン
チ分離３によって囲まれた素子領域に、それぞれｐチャ
ネルＭＯＳトランジスタＱｐ及びｎチャネルＭＯＳトラ
ンジスタＱｎが形成されている。ＭＯＳトランジスタＱ
ｐ，Ｑｎはトレンチ内に完全に埋め込まれるように形成
されており、図２（ｂ）中に矢印Ａで示したように、コ
ンケイブＭＯＳトランジスタと同様のチャネルを有して
いる。
【００１６】次に、この素子の製造方法について説明す
る。まず、ウェル２，２′を形成した後、絶縁膜を埋め
こんだ深いトレンチにより素子分離領域３を形成する。
続いて、ソース・ドレイン拡散層４，４′をそれぞれボ
ロン，リンやＡｓをイオン注入などでドーピングして形
成する。このソース・ドレイン拡散層４，４′は、後述
するゲート電極７に届くようにかなり深く形成するが、
素子分離は深いトレンチで行われているので問題ない。
る。まず、ウェル２，２′を形成した後、絶縁膜を埋め
こんだ深いトレンチにより素子分離領域３を形成する。
続いて、ソース・ドレイン拡散層４，４′をそれぞれボ
ロン，リンやＡｓをイオン注入などでドーピングして形
成する。このソース・ドレイン拡散層４，４′は、後述
するゲート電極７に届くようにかなり深く形成するが、
素子分離は深いトレンチで行われているので問題ない。
【００１７】次いで、素子領域のシリコンと素子分離領
域の絶縁膜をエッチングしてゲート電極形成用トレンチ
５を形成する。このときのエッチングは両者のエッチン
グレートがほぼ等しい条件で同時エッチングしてもよい
し、同一のマスクパターンによりそれぞれ別々にエッチ
ングしてもかまわない。重要なのは少なくとも、素子領
域，素子分離領域共にゲート電極を埋め込むに充分な深
さで、かつ素子分離よりも浅いトレンチを形成すること
にある。
域の絶縁膜をエッチングしてゲート電極形成用トレンチ
５を形成する。このときのエッチングは両者のエッチン
グレートがほぼ等しい条件で同時エッチングしてもよい
し、同一のマスクパターンによりそれぞれ別々にエッチ
ングしてもかまわない。重要なのは少なくとも、素子領
域，素子分離領域共にゲート電極を埋め込むに充分な深
さで、かつ素子分離よりも浅いトレンチを形成すること
にある。
【００１８】次いで、シリコン酸化膜などのゲート絶縁
膜６を介して、ゲート電極７を多結晶シリコンなどで埋
め込み形成する。ゲート電極７はトレンチ５内に完全に
埋め込んでもよいが、ここではゲート上のコンタクトを
形成する所のみ、ゲート電極７をトレンチの外へ引き出
すため、パターン７′で形成している。先に述べたよう
にトレンチ５の幅が狭くなっても、深さによって実効チ
ャネル長Ａを充分確保できるので、ショート・チャネル
効果の影響のないＭＯＳトランジスタを実現できる。
膜６を介して、ゲート電極７を多結晶シリコンなどで埋
め込み形成する。ゲート電極７はトレンチ５内に完全に
埋め込んでもよいが、ここではゲート上のコンタクトを
形成する所のみ、ゲート電極７をトレンチの外へ引き出
すため、パターン７′で形成している。先に述べたよう
にトレンチ５の幅が狭くなっても、深さによって実効チ
ャネル長Ａを充分確保できるので、ショート・チャネル
効果の影響のないＭＯＳトランジスタを実現できる。
【００１９】ここで、必要であればゲート電極７をマス
クに、ソース・ドレイン拡散層４，４′を形成してもよ
い。これは、初めに形成したものと合わせてもよいし、
これのみで形成するようにしてもよい。但し、望ましく
はゲート電極７上にストッパ（イオン注入時のつき抜け
防止）膜を埋め込んでから行うとよい。
クに、ソース・ドレイン拡散層４，４′を形成してもよ
い。これは、初めに形成したものと合わせてもよいし、
これのみで形成するようにしてもよい。但し、望ましく
はゲート電極７上にストッパ（イオン注入時のつき抜け
防止）膜を埋め込んでから行うとよい。
【００２０】次いで、層間絶縁膜８を形成し、コンタク
ト９，配線１０を形成する。ここで、ソース・ドレイン
拡散層４，４′上のコンタクトのパターンがソース・ド
レイン拡散層４，４′と同一パターンであることに注意
したい。ゲート電極７が深く埋めこまれているため、ま
たジャンクションが深いため、コンタクトがずれて開い
ても、ゲート電極７にショートしたり、ジャンクション
を破壊したりする心配がない。このように、コンタクト
まわりの余裕が不必要となるため、微細化が可能であ
る。
ト９，配線１０を形成する。ここで、ソース・ドレイン
拡散層４，４′上のコンタクトのパターンがソース・ド
レイン拡散層４，４′と同一パターンであることに注意
したい。ゲート電極７が深く埋めこまれているため、ま
たジャンクションが深いため、コンタクトがずれて開い
ても、ゲート電極７にショートしたり、ジャンクション
を破壊したりする心配がない。このように、コンタクト
まわりの余裕が不必要となるため、微細化が可能であ
る。
【００２１】図３〜図５は、ゲート電極７の取り出し方
について説明したものであり、それぞれ（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′断面図である。ゲート電極７への
コンタクトは、トレンチ５の外で取った方が容易である
ことから、例えば図３，図４に示したような、ゲート電
極引き出しパターンを用いた方法や、図５に示すように
そのまま形成する方法が考えられる。
について説明したものであり、それぞれ（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′断面図である。ゲート電極７への
コンタクトは、トレンチ５の外で取った方が容易である
ことから、例えば図３，図４に示したような、ゲート電
極引き出しパターンを用いた方法や、図５に示すように
そのまま形成する方法が考えられる。
【００２２】図３では、図１の実施例で用いたようにゲ
ート電極形成時に、パターン付でエッチバックすること
により、トレンチ５の外へ引き出している。図４では、
前記パターンがトレンチ５上にあり、コンタクト９もト
レンチ５上で形成している。図５では、パターンを用い
ていない。従って、ゲート電極７はトレンチ５下に埋め
込まれたままの状態であり、コンタクト９は埋め込まれ
たゲート電極７までエッチングしていって形成する。こ
の場合、コンタクト９の幅が、トレンチ５の幅よりも広
いと図５（ｂ）に示すＡ−Ａ′断面で分かるようにゲー
ト電極上部のみならず、側壁でもコンタクトを取るよう
になり、コンタクト面積を増大させコンタクト抵抗を低
減できる。 （実施例２）図６は、本発明をＤＲＡＭのメモリセルに
適用した第２の実施例を説明するためのもので、（ａ）
は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。１個のＭＯＳトランジスタと１個のキャパシタから
なるＤＲＡＭのメモリセルにおいて、まず本発明の完全
埋め込みＭＯＳトランジスタを形成し、そのトレンチの
上部及び平面部を用いてキャパシタを形成したもので、
微細化が可能でかつ段差のないＤＲＡＭメモリセルが実
現できている。
ート電極形成時に、パターン付でエッチバックすること
により、トレンチ５の外へ引き出している。図４では、
前記パターンがトレンチ５上にあり、コンタクト９もト
レンチ５上で形成している。図５では、パターンを用い
ていない。従って、ゲート電極７はトレンチ５下に埋め
込まれたままの状態であり、コンタクト９は埋め込まれ
たゲート電極７までエッチングしていって形成する。こ
の場合、コンタクト９の幅が、トレンチ５の幅よりも広
いと図５（ｂ）に示すＡ−Ａ′断面で分かるようにゲー
ト電極上部のみならず、側壁でもコンタクトを取るよう
になり、コンタクト面積を増大させコンタクト抵抗を低
減できる。 （実施例２）図６は、本発明をＤＲＡＭのメモリセルに
適用した第２の実施例を説明するためのもので、（ａ）
は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。１個のＭＯＳトランジスタと１個のキャパシタから
なるＤＲＡＭのメモリセルにおいて、まず本発明の完全
埋め込みＭＯＳトランジスタを形成し、そのトレンチの
上部及び平面部を用いてキャパシタを形成したもので、
微細化が可能でかつ段差のないＤＲＡＭメモリセルが実
現できている。
【００２３】この素子を製造するには、まずシリコン基
板１にワード線方向の素子分離を行うためライン状のト
レンチ（素子分離用トレンチ）３を形成し、これを酸化
シリコンなどで埋め込む。そして、ワード線７を形成す
るためのライン状のトレンチ（ゲート電極形成用トレン
チ）５を形成する。トレンチ５の深さは、分離能力を維
持するため、トレンチ３よりも浅く形成するのが好まし
い。そして、酸化シリコン膜などによるゲート絶縁膜
６、リンをドープした多結晶シリコン膜などによるワー
ド線７を次々に形成する。
板１にワード線方向の素子分離を行うためライン状のト
レンチ（素子分離用トレンチ）３を形成し、これを酸化
シリコンなどで埋め込む。そして、ワード線７を形成す
るためのライン状のトレンチ（ゲート電極形成用トレン
チ）５を形成する。トレンチ５の深さは、分離能力を維
持するため、トレンチ３よりも浅く形成するのが好まし
い。そして、酸化シリコン膜などによるゲート絶縁膜
６、リンをドープした多結晶シリコン膜などによるワー
ド線７を次々に形成する。
【００２４】ここで、７″はワード線としてではなく、
両側にあるキャパシタ間のビット線方向の素子分離をす
るための電極として働く。よってこの電極は、常にＯＦ
Ｆ状態のＭＯＳトランジスタのゲート電極として動作す
ることになり、電位も常にＯＦＦ状態を実現するレベル
とする。
両側にあるキャパシタ間のビット線方向の素子分離をす
るための電極として働く。よってこの電極は、常にＯＦ
Ｆ状態のＭＯＳトランジスタのゲート電極として動作す
ることになり、電位も常にＯＦＦ状態を実現するレベル
とする。
【００２５】ワード線７はエッチバックで形成するが、
ワード線７の配線抵抗を下げるため通常行う、Ａｌなど
の抵抗配線による複数セル毎のシャントのための領域に
は、図３〜５で示したいずれかの方法で、後にコンタク
トを形成することが可能である。
ワード線７の配線抵抗を下げるため通常行う、Ａｌなど
の抵抗配線による複数セル毎のシャントのための領域に
は、図３〜５で示したいずれかの方法で、後にコンタク
トを形成することが可能である。
【００２６】次いで、ワード線７の多結晶シリコンの上
部を酸化させたり、或いは他の絶縁膜を埋め込むなどし
て、ワード線７の上部を保護して、ＡｓやＰ（リン）な
どをイオン注入し、アニールしてソース・ドレイン拡散
層４を形成する。このソース・ドレイン拡散層４の形成
方法は、第１の実施例で説明したように種々考えられ
る。この場合、ソース・ドレイン拡散層４はそのままキ
ャパシタの蓄積電極として働く。
部を酸化させたり、或いは他の絶縁膜を埋め込むなどし
て、ワード線７の上部を保護して、ＡｓやＰ（リン）な
どをイオン注入し、アニールしてソース・ドレイン拡散
層４を形成する。このソース・ドレイン拡散層４の形成
方法は、第１の実施例で説明したように種々考えられ
る。この場合、ソース・ドレイン拡散層４はそのままキ
ャパシタの蓄積電極として働く。
【００２７】次いで、ＯＮＯ膜などによるキャパシタ絶
縁膜１１を形成し、リンをドープした多結晶シリコン膜
などによるプレート電極１２を形成する。この場合、プ
レート電極は、トレンチ５を埋めつくさないような薄い
膜とし、加工は等方性エッチングで行った例を示した。
これによりプレート電極１２は、ビット線コンタクト１
３を形成するシリコン基板１の表面から、深さ方向に遠
ざけることが可能となり、ビット線１４とプレート電極
１２とのショートを防ぎやすくなる。
縁膜１１を形成し、リンをドープした多結晶シリコン膜
などによるプレート電極１２を形成する。この場合、プ
レート電極は、トレンチ５を埋めつくさないような薄い
膜とし、加工は等方性エッチングで行った例を示した。
これによりプレート電極１２は、ビット線コンタクト１
３を形成するシリコン基板１の表面から、深さ方向に遠
ざけることが可能となり、ビット線１４とプレート電極
１２とのショートを防ぎやすくなる。
【００２８】次いで、層間絶縁膜８を形成し、ビット線
コンタクト１３、ビット線１４を形成して完成する。 （実施例３）図７は、本発明をＤＲＡＭのメモリセルに
適用した第３の実施例を説明するためのもので、（ａ）
は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。
コンタクト１３、ビット線１４を形成して完成する。 （実施例３）図７は、本発明をＤＲＡＭのメモリセルに
適用した第３の実施例を説明するためのもので、（ａ）
は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図であ
る。
【００２９】図６ではいわゆるオープンビット線方式用
のセルアレイ構成用のメモリセルを示したが、図７では
フォールデッド・ビット線方式用のセルアレイ構成用の
メモリセルを示している。メモリセルとしては、図６と
同様コンケイブ型完全埋め込みＭＯＳトランジスタと、
その上にキャパシタを用いたものである。但し、初めに
形成する素子分離３は、ライン状ではなく、素子領域を
島状に残すように形成している。
のセルアレイ構成用のメモリセルを示したが、図７では
フォールデッド・ビット線方式用のセルアレイ構成用の
メモリセルを示している。メモリセルとしては、図６と
同様コンケイブ型完全埋め込みＭＯＳトランジスタと、
その上にキャパシタを用いたものである。但し、初めに
形成する素子分離３は、ライン状ではなく、素子領域を
島状に残すように形成している。
【００３０】また、本実施例ではプレート電極１２は、
ビット線コンタクト領域にも残すように形成し、ビット
線コンタクト１３は、まずプレート電極１２でエッチン
グをストップさせ、その後にプレート電極１２をエッチ
ング除去し、さらにその下のキャパシタ絶縁膜１１をエ
ッチングして形成する。そして、ビット線１４とプレー
ト電極１２とのショートを防ぐために、をコンタクト１
３の側壁に絶縁膜８′形成している。 （実施例４）図８，９は、本発明をＤＲＡＭのメモリセ
ルに適用した第４の実施例を説明するためのもので、図
８は平面図、図９（ａ）は図８の矢視Ａ−Ａ′断面図、
図９（ｂ）は図８の矢視Ｂ−Ｂ′断面図、図９（ｃ）は
図８の矢視Ｃ−Ｃ′断面図である。
ビット線コンタクト領域にも残すように形成し、ビット
線コンタクト１３は、まずプレート電極１２でエッチン
グをストップさせ、その後にプレート電極１２をエッチ
ング除去し、さらにその下のキャパシタ絶縁膜１１をエ
ッチングして形成する。そして、ビット線１４とプレー
ト電極１２とのショートを防ぐために、をコンタクト１
３の側壁に絶縁膜８′形成している。 （実施例４）図８，９は、本発明をＤＲＡＭのメモリセ
ルに適用した第４の実施例を説明するためのもので、図
８は平面図、図９（ａ）は図８の矢視Ａ−Ａ′断面図、
図９（ｂ）は図８の矢視Ｂ−Ｂ′断面図、図９（ｃ）は
図８の矢視Ｃ−Ｃ′断面図である。
【００３１】図６，７ではキャパシタを埋め込みゲート
電極よりも上側に形成しているが、これに限ったもので
はない。図８，９はキャパシタを下側に形成した場合の
例を示している。この実施例では、ワード線と上ビット
線とが交わった領域に１ビットのメモリセルが形成され
た、いわゆるクロスポイント型のセル構成となってい
る。
電極よりも上側に形成しているが、これに限ったもので
はない。図８，９はキャパシタを下側に形成した場合の
例を示している。この実施例では、ワード線と上ビット
線とが交わった領域に１ビットのメモリセルが形成され
た、いわゆるクロスポイント型のセル構成となってい
る。
【００３２】この場合、ＭＯＳトランジスタは１つのゲ
ート電極に対して、トレンチ５内の２側面をそれぞれチ
ャネル領域とするような、２つのＭＯＳトランジスタの
並列構造となっている。それぞれが同じキャパシタの蓄
積電極（拡散層）４へと接続されるようになっている。
また、この場合プレート電極１２も、ワード線７の下層
配線として、トレンチ５内をワード線方向へと走ってい
る。
ート電極に対して、トレンチ５内の２側面をそれぞれチ
ャネル領域とするような、２つのＭＯＳトランジスタの
並列構造となっている。それぞれが同じキャパシタの蓄
積電極（拡散層）４へと接続されるようになっている。
また、この場合プレート電極１２も、ワード線７の下層
配線として、トレンチ５内をワード線方向へと走ってい
る。
【００３３】まず、ワード線７方向の分離のための素子
分離３をライン状パターンで形成する。そして、トレン
チ５を形成し蓄積電極となる拡散層４を形成する。この
拡散層４は通常の斜めイオン注入などで行うと、トレン
チの側壁全体に形成されチャネル部にも形成されるが、
それでもプレート電極形成後に、ＭＯＳトランジスタの
しきい値制御用のイオン注入をすればよい。或いは、何
らかの方法で蓄積電極部に選択的に形成してもよい。
分離３をライン状パターンで形成する。そして、トレン
チ５を形成し蓄積電極となる拡散層４を形成する。この
拡散層４は通常の斜めイオン注入などで行うと、トレン
チの側壁全体に形成されチャネル部にも形成されるが、
それでもプレート電極形成後に、ＭＯＳトランジスタの
しきい値制御用のイオン注入をすればよい。或いは、何
らかの方法で蓄積電極部に選択的に形成してもよい。
【００３４】トレンチ５内には、まずキャパシタ絶縁膜
１１を介してプレート電極１２が埋め込まれ、次いでゲ
ート絶縁膜６を介してゲート電極（ワード線）７が埋め
こまれる。この後、ワード線７の上にストッパ膜１５を
形成する。そして、ソース・ドレイン拡散層４′をここ
で形成してもよい。そして、層間絶縁膜８を形成し、ビ
ット線コンタクト１３，ビット線１４を形成する。
１１を介してプレート電極１２が埋め込まれ、次いでゲ
ート絶縁膜６を介してゲート電極（ワード線）７が埋め
こまれる。この後、ワード線７の上にストッパ膜１５を
形成する。そして、ソース・ドレイン拡散層４′をここ
で形成してもよい。そして、層間絶縁膜８を形成し、ビ
ット線コンタクト１３，ビット線１４を形成する。
【００３５】ここで、ビット線コンタクトの形成の方法
が、従来と異なり特徴がある。ビット線コンタクトパタ
ーンは、ワード線をオーバーラップするように形成され
ている。コンタクト面積は、トレンチ内の側壁を用いる
ことによって、増大されコンタクト抵抗の低減を可能に
している。
が、従来と異なり特徴がある。ビット線コンタクトパタ
ーンは、ワード線をオーバーラップするように形成され
ている。コンタクト面積は、トレンチ内の側壁を用いる
ことによって、増大されコンタクト抵抗の低減を可能に
している。
【００３６】また、ストッパ膜１５によって、ワード線
７とビット線１４とのショートは防がれている。ソース
・ドレインの拡散層４′はビット線コンタクトを開口後
に、イオン注入などで形成してもかまわない。
７とビット線１４とのショートは防がれている。ソース
・ドレインの拡散層４′はビット線コンタクトを開口後
に、イオン注入などで形成してもかまわない。
【００３７】ここで、ストッパ膜１５は絶縁物か、或い
は導電膜であってもかまわない。但し、導電膜の場合は
ワード線方向を分離するため、素子分離用トレンチ３の
パターンのようなパターンで一部除去することが必要と
なる。
は導電膜であってもかまわない。但し、導電膜の場合は
ワード線方向を分離するため、素子分離用トレンチ３の
パターンのようなパターンで一部除去することが必要と
なる。
【００３８】絶縁膜としては、例えばシリコン窒化膜が
有望である。このとき、層間絶縁膜としてはシリコン酸
化膜を用いる。ＲＩＥによってシリコン酸化膜をエッチ
ングする場合、基板シリコンが露出するとそこにポリマ
ーが形成され、エッチングがストップする。これは、シ
リコン窒化膜上にも形成されるため、シリコン窒化膜に
よってもエッチングを止めることが可能となる。
有望である。このとき、層間絶縁膜としてはシリコン酸
化膜を用いる。ＲＩＥによってシリコン酸化膜をエッチ
ングする場合、基板シリコンが露出するとそこにポリマ
ーが形成され、エッチングがストップする。これは、シ
リコン窒化膜上にも形成されるため、シリコン窒化膜に
よってもエッチングを止めることが可能となる。
【００３９】ここで重要なのは、ストッパであるシリコ
ン窒化膜がシリコン酸化膜よりも下にあり、シリコン窒
化膜までエッチングが進んだときは最早シリコン酸化膜
をエッチングしていないことである。何故ならシリコン
酸化膜を同時にエッチングしていると、その時反応生成
物として酸素が出てくる。この酸素がポリマーと反応
し、ポリマーを除去してしまい、ストッパ能力を低下さ
せてしまうのである。
ン窒化膜がシリコン酸化膜よりも下にあり、シリコン窒
化膜までエッチングが進んだときは最早シリコン酸化膜
をエッチングしていないことである。何故ならシリコン
酸化膜を同時にエッチングしていると、その時反応生成
物として酸素が出てくる。この酸素がポリマーと反応
し、ポリマーを除去してしまい、ストッパ能力を低下さ
せてしまうのである。
【００４０】従来のようにゲート電極がシリコン基板表
面（コンタクトを形成する領域）よりも上方向に突出し
ている構造だと、その上にストッパとしてシリコン窒化
膜を形成しても、エッチングがシリコン窒化膜表面に届
いてからも、ゲート電極とシリコン窒化膜の膜厚と、オ
ーバーエッチング分のエッチング間は、層間絶縁膜のシ
リコン酸化膜をエッチングしているため、シリコン窒化
膜のエッチングストッパ能力が充分ではなかった。
面（コンタクトを形成する領域）よりも上方向に突出し
ている構造だと、その上にストッパとしてシリコン窒化
膜を形成しても、エッチングがシリコン窒化膜表面に届
いてからも、ゲート電極とシリコン窒化膜の膜厚と、オ
ーバーエッチング分のエッチング間は、層間絶縁膜のシ
リコン酸化膜をエッチングしているため、シリコン窒化
膜のエッチングストッパ能力が充分ではなかった。
【００４１】従ってこのようなゲート電極を埋め込んだ
構造は、セルファラインコンタクトを形成する上で、非
常に好ましい構造といえるのである。これは、層間膜と
ストッパ膜とコンタクト形成領域の上下関係でほぼ決ま
ることで、その他の構造などは種々考えられる。 （実施例５）図１０，１１は、本発明をＤＲＡＭのメモ
リセルに適用した第５の実施例を説明するためのもの
で、図１０は平面図、図１１（ａ）は図１０の矢視Ａ−
Ａ′断面図、図１１（ｂ）は図１０の矢視Ｂ−Ｂ′断面
図、図１１（ｃ）は図１０の矢視Ｃ−Ｃ′断面図であ
る。
構造は、セルファラインコンタクトを形成する上で、非
常に好ましい構造といえるのである。これは、層間膜と
ストッパ膜とコンタクト形成領域の上下関係でほぼ決ま
ることで、その他の構造などは種々考えられる。 （実施例５）図１０，１１は、本発明をＤＲＡＭのメモ
リセルに適用した第５の実施例を説明するためのもの
で、図１０は平面図、図１１（ａ）は図１０の矢視Ａ−
Ａ′断面図、図１１（ｂ）は図１０の矢視Ｂ−Ｂ′断面
図、図１１（ｃ）は図１０の矢視Ｃ−Ｃ′断面図であ
る。
【００４２】図８，９に示したものは、各セルの蓄積電
極間の距離を近付けるとデータが干渉し合うので、微細
化に限界がある。この実施例では、キャパシタは柱の２
面を用い、トランジスタは柱の２面を用いた縦型トラン
ジスタとなっている。
極間の距離を近付けるとデータが干渉し合うので、微細
化に限界がある。この実施例では、キャパシタは柱の２
面を用い、トランジスタは柱の２面を用いた縦型トラン
ジスタとなっている。
【００４３】底分離は、絶縁膜を埋め込むことにより形
成できる。より分離能力を高めるために、図中破線に示
すように底にｐ型拡散層１６を形成してもよい。或いは
導電体を薄い絶縁膜を介して埋め込み、導電体を固定電
位にしたトランジスタ分離としてもよい。 （実施例６）図１２は本発明の第６の実施例に係わるＮ
ＡＮＤ型ＤＲＡＭのメモリセル構成を示す平面図、図１
３（ａ）は図１２の矢視Ａ−Ａ′断面図、図１３（ｂ）
は図１２の矢視Ｂ−Ｂ′断面図、図１４（ａ）は図１２
の矢視Ｃ−Ｃ′断面図、図１４（ｂ）は図１２の矢視Ｄ
−Ｄ′断面図である。
成できる。より分離能力を高めるために、図中破線に示
すように底にｐ型拡散層１６を形成してもよい。或いは
導電体を薄い絶縁膜を介して埋め込み、導電体を固定電
位にしたトランジスタ分離としてもよい。 （実施例６）図１２は本発明の第６の実施例に係わるＮ
ＡＮＤ型ＤＲＡＭのメモリセル構成を示す平面図、図１
３（ａ）は図１２の矢視Ａ−Ａ′断面図、図１３（ｂ）
は図１２の矢視Ｂ−Ｂ′断面図、図１４（ａ）は図１２
の矢視Ｃ−Ｃ′断面図、図１４（ｂ）は図１２の矢視Ｄ
−Ｄ′断面図である。
【００４４】ｐ型シリコン基板１０１上においてワード
線と直交する方向に素子分離領域１０３がライン状に形
成されており、ｐ型シリコン基板１及び素子分離領域１
０３を同時エッチングしてライン状のトレンチ１０４を
形成し、その底にワード線１０６がゲート絶縁膜１０５
を介して埋めこみ形成されている。また、分離用の絶縁
膜を介してキャパシタ絶縁膜、プレート電極が形成さ
れ、トレンチ１０４内のゲート１０６より上を用いたキ
ャパシタが形成されている。この場合の蓄積電極はｐ型
シリコン基板１０１上のｎ型拡散層１０２で、プレート
を形成した形状が平らでビット線形成の段差が全くない
セル構造となっている。また、蓄積電極用コンタクトが
不要なのも大きな特徴である。
線と直交する方向に素子分離領域１０３がライン状に形
成されており、ｐ型シリコン基板１及び素子分離領域１
０３を同時エッチングしてライン状のトレンチ１０４を
形成し、その底にワード線１０６がゲート絶縁膜１０５
を介して埋めこみ形成されている。また、分離用の絶縁
膜を介してキャパシタ絶縁膜、プレート電極が形成さ
れ、トレンチ１０４内のゲート１０６より上を用いたキ
ャパシタが形成されている。この場合の蓄積電極はｐ型
シリコン基板１０１上のｎ型拡散層１０２で、プレート
を形成した形状が平らでビット線形成の段差が全くない
セル構造となっている。また、蓄積電極用コンタクトが
不要なのも大きな特徴である。
【００４５】図１５〜図１９は本実施例の製造工程を示
す断面図であり、図１５は図１２の平面図に相当し、図
１６は図１３（ａ）の断面に、図１７は図１３（ｂ）の
断面に、図１８は図１４（ａ）の断面に、図１９は図１
４（ｂ）の断面に相当している。図１５〜図１９の各
（ａ）は同じ工程を示し、各（ｂ）〜各（ｄ）もそれぞ
れ同様である。
す断面図であり、図１５は図１２の平面図に相当し、図
１６は図１３（ａ）の断面に、図１７は図１３（ｂ）の
断面に、図１８は図１４（ａ）の断面に、図１９は図１
４（ｂ）の断面に相当している。図１５〜図１９の各
（ａ）は同じ工程を示し、各（ｂ）〜各（ｄ）もそれぞ
れ同様である。
【００４６】まず、各図の（ａ）に示すように、ｐ型シ
リコン基板１０１上にｎ型拡散層１０２を形成し、ワー
ド線方向と直交する方向に素子分離１０３を形成する。
ｎ型拡散層１０２は、イオン注入とアニールによって形
成してもよいし、ｐ型シリコン基板１０１上のｎ型エピ
層として形成しても、他の方法でもよい。さらに、周辺
回路のｎウェル形成と同時に形成してもよい。
リコン基板１０１上にｎ型拡散層１０２を形成し、ワー
ド線方向と直交する方向に素子分離１０３を形成する。
ｎ型拡散層１０２は、イオン注入とアニールによって形
成してもよいし、ｐ型シリコン基板１０１上のｎ型エピ
層として形成しても、他の方法でもよい。さらに、周辺
回路のｎウェル形成と同時に形成してもよい。
【００４７】次いで、各図の（ｂ）に示すように、ワー
ド線を埋め込むためのトレンチ１０４を形成する。ここ
で重要なのは、トレンチ１０４の深さがｎ型拡散層１０
２よりも深いことと、シリコン基板１０１以外にワード
線方向の素子分離１０３の絶縁膜も同時にエッチングし
ていくことである。本実施例では、基板１０１と素子分
離１０３の絶縁膜とのエッチンググレートが同一である
ようにしているが、必ずしも同一でなくてもよい。但
し、削る深さはどちらも、ワード線方向の素子分離１０
３の絶縁膜よりも浅いことが望ましい。そうしないとワ
ード線方向の素子分離が破綻してしまう恐れがある。
ド線を埋め込むためのトレンチ１０４を形成する。ここ
で重要なのは、トレンチ１０４の深さがｎ型拡散層１０
２よりも深いことと、シリコン基板１０１以外にワード
線方向の素子分離１０３の絶縁膜も同時にエッチングし
ていくことである。本実施例では、基板１０１と素子分
離１０３の絶縁膜とのエッチンググレートが同一である
ようにしているが、必ずしも同一でなくてもよい。但
し、削る深さはどちらも、ワード線方向の素子分離１０
３の絶縁膜よりも浅いことが望ましい。そうしないとワ
ード線方向の素子分離が破綻してしまう恐れがある。
【００４８】次いで、各図の（ｃ）に示すように、ゲー
ト絶縁膜１０５を形成した後、ゲート電極１０６（ワー
ド線）としてのリンをドーピングした多結晶シリコンを
堆積し、エッチバックによりトレンチ１０４底に残すよ
うに形成する。そして、同様にしてＣＶＤ法のシリコン
酸化膜などの絶縁膜１０７をエッチバックによりゲート
電極１０６上に埋込み形成する。これにより、後に形成
するプレート電極との容量分を減少させるとともに、プ
レート電極との短絡を防止する。
ト絶縁膜１０５を形成した後、ゲート電極１０６（ワー
ド線）としてのリンをドーピングした多結晶シリコンを
堆積し、エッチバックによりトレンチ１０４底に残すよ
うに形成する。そして、同様にしてＣＶＤ法のシリコン
酸化膜などの絶縁膜１０７をエッチバックによりゲート
電極１０６上に埋込み形成する。これにより、後に形成
するプレート電極との容量分を減少させるとともに、プ
レート電極との短絡を防止する。
【００４９】次いで、各図の（ｄ）に示すように、ＮＯ
膜などのキャパシタ絶縁膜１０８を形成し、続いてリン
をドープした多結晶シリコンなどによるプレート電極１
０９を形成する。最後に層間絶縁膜１１０を形成し、ビ
ット線コンタクト１１１、ビット線１１２を形成して図
１２〜１４のＤＲＡＭのメモリセル構造の基本が完成す
る。
膜などのキャパシタ絶縁膜１０８を形成し、続いてリン
をドープした多結晶シリコンなどによるプレート電極１
０９を形成する。最後に層間絶縁膜１１０を形成し、ビ
ット線コンタクト１１１、ビット線１１２を形成して図
１２〜１４のＤＲＡＭのメモリセル構造の基本が完成す
る。
【００５０】なお、ゲート電極形成の後に、キャパシタ
形成のためにＰＺＴやチタン酸ストロンチウム，バリウ
ムなどの強誘電体膜を形成してもよい。この場合、強誘
電体膜や強誘電体膜に用いる金属プレート電極などのス
トレス緩和のために、シリコンの表面にａ−Ｓｉを被着
して、蓄積電極とするのが望ましい。ワード線を下に埋
め込んでその上にキャパシタを形成するタイプでは、そ
の逆の構成と違って熱工程を要するトランジスタ形成を
先に行っているため、このように熱に弱い強誘電体膜の
適用が容易となる。 （実施例７）第６の実施例ではワード線下に埋め込んで
その上にキャパシタを形成するタイプにおいて、キャパ
シタは各シリコン柱の２面にしか用いていないが、本実
施例ではキャパシタとして４面を用いた。基本的には図
１５〜１９と同様であるが、図１２の矢視Ｃ−Ｃ′断
面，Ｄ−Ｄ′断面が図１４（ａ）（ｂ）の代わりに図２
０（ａ）（ｂ）のようになっている。これは、例えば、
各図の（ａ）の工程で、図１８及び図１９の代わりに図
２０（ｃ）に示すように、素子分離領域の埋込み物をオ
ーバエッチングにより上部の一部をエッチング除去する
ことによって容易に実現できる。或いは、ゲートポリＳ
ｉや、その上に絶縁膜の埋込み工程時のオーバエッチン
グと兼ねてもよい。 （実施例８）図２１〜２３は第８の実施例に係わるＤＲ
ＡＭのメモリセル構成を示す図であり、図２１は平面
図、図２２（ａ）は図２１の矢視Ａ−Ａ′断面図、図２
２（ｂ）は図２１の矢視Ｂ−Ｂ′断面図、図２３（ａ）
は図２１の矢視Ｃ−Ｃ′断面図、図２３（ｂ）は図２１
の矢視Ｄ−Ｄ′断面図である。
形成のためにＰＺＴやチタン酸ストロンチウム，バリウ
ムなどの強誘電体膜を形成してもよい。この場合、強誘
電体膜や強誘電体膜に用いる金属プレート電極などのス
トレス緩和のために、シリコンの表面にａ−Ｓｉを被着
して、蓄積電極とするのが望ましい。ワード線を下に埋
め込んでその上にキャパシタを形成するタイプでは、そ
の逆の構成と違って熱工程を要するトランジスタ形成を
先に行っているため、このように熱に弱い強誘電体膜の
適用が容易となる。 （実施例７）第６の実施例ではワード線下に埋め込んで
その上にキャパシタを形成するタイプにおいて、キャパ
シタは各シリコン柱の２面にしか用いていないが、本実
施例ではキャパシタとして４面を用いた。基本的には図
１５〜１９と同様であるが、図１２の矢視Ｃ−Ｃ′断
面，Ｄ−Ｄ′断面が図１４（ａ）（ｂ）の代わりに図２
０（ａ）（ｂ）のようになっている。これは、例えば、
各図の（ａ）の工程で、図１８及び図１９の代わりに図
２０（ｃ）に示すように、素子分離領域の埋込み物をオ
ーバエッチングにより上部の一部をエッチング除去する
ことによって容易に実現できる。或いは、ゲートポリＳ
ｉや、その上に絶縁膜の埋込み工程時のオーバエッチン
グと兼ねてもよい。 （実施例８）図２１〜２３は第８の実施例に係わるＤＲ
ＡＭのメモリセル構成を示す図であり、図２１は平面
図、図２２（ａ）は図２１の矢視Ａ−Ａ′断面図、図２
２（ｂ）は図２１の矢視Ｂ−Ｂ′断面図、図２３（ａ）
は図２１の矢視Ｃ−Ｃ′断面図、図２３（ｂ）は図２１
の矢視Ｄ−Ｄ′断面図である。
【００５１】この実施例では、第６の実施例と同様にワ
ード線を形成したのち、蓄積電極となるシリコン基板を
選択的にエッチングして第２のトレンチ１１３を掘るこ
とによってＣS の増大をはかったものである。本実施例
ではライン状に形成したが、穴状などパターンは自由に
変形できる。 （実施例９）図２４〜２６は第９の実施例に係わるＤＲ
ＡＭのメモリセル構成を示す図であり、図２４は平面
図、図２５（ａ）は図２４の矢視Ａ−Ａ′断面図、図２
５（ｂ）は図２４の矢視Ｂ−Ｂ′断面図、図２６（ａ）
は図２４の矢視Ｃ−Ｃ′断面図、図２６（ｂ）は図２４
の矢視Ｄ−Ｄ′断面図である。
ード線を形成したのち、蓄積電極となるシリコン基板を
選択的にエッチングして第２のトレンチ１１３を掘るこ
とによってＣS の増大をはかったものである。本実施例
ではライン状に形成したが、穴状などパターンは自由に
変形できる。 （実施例９）図２４〜２６は第９の実施例に係わるＤＲ
ＡＭのメモリセル構成を示す図であり、図２４は平面
図、図２５（ａ）は図２４の矢視Ａ−Ａ′断面図、図２
５（ｂ）は図２４の矢視Ｂ−Ｂ′断面図、図２６（ａ）
は図２４の矢視Ｃ−Ｃ′断面図、図２６（ｂ）は図２４
の矢視Ｄ−Ｄ′断面図である。
【００５２】この実施例は、ビット線コンタクト１１１
のパターンをライン状にしたことが特徴で、これによっ
て、メモリセルのパターンは全てライン状のパターンで
形成できている。これは微細化にとって非常に重要であ
る。何故なら、通常リソグラフィー技術においては、コ
ンタクトのパターンの微細化は、ラインパターンのそれ
よりも困難であるためである。特に、ラインパターンで
あると位相シフト技術などを用いて、従来の光の波長で
きまる解像度よりも、さらに微細なパターンが容易に形
成できるため、この様なライン状パターンのみを用いる
ＤＲＡＭだと微細化がリソグラフィによってリミットさ
れないで製造できる。
のパターンをライン状にしたことが特徴で、これによっ
て、メモリセルのパターンは全てライン状のパターンで
形成できている。これは微細化にとって非常に重要であ
る。何故なら、通常リソグラフィー技術においては、コ
ンタクトのパターンの微細化は、ラインパターンのそれ
よりも困難であるためである。特に、ラインパターンで
あると位相シフト技術などを用いて、従来の光の波長で
きまる解像度よりも、さらに微細なパターンが容易に形
成できるため、この様なライン状パターンのみを用いる
ＤＲＡＭだと微細化がリソグラフィによってリミットさ
れないで製造できる。
【００５３】但し、ライン状のコンタクトをあける場
合、本ビット線１１２のパターンだと、図２６（ａ）の
矢印で示した部分はオーバーエッチングによって基板が
エッチングされることになるが、本構造では基板とのジ
ャンクションは基板内深くに形成されているため、ジャ
ンクションリークなどの増大などの特性を悪化させる心
配はない。 （実施例１０）図２７〜２９は第１０の実施例に係わる
ＤＲＡＭのメモリセル構成を示す図であり、図２７は平
面図、図２８（ａ）は図２７の矢視Ａ−Ａ′断面図、図
２８（ｂ）は図２７の矢視Ｂ−Ｂ′断面図、図２９
（ａ）は図２７の矢視Ｃ−Ｃ′断面図、図２９（ｂ）は
図２７の矢視Ｄ−Ｄ′断面図である。
合、本ビット線１１２のパターンだと、図２６（ａ）の
矢印で示した部分はオーバーエッチングによって基板が
エッチングされることになるが、本構造では基板とのジ
ャンクションは基板内深くに形成されているため、ジャ
ンクションリークなどの増大などの特性を悪化させる心
配はない。 （実施例１０）図２７〜２９は第１０の実施例に係わる
ＤＲＡＭのメモリセル構成を示す図であり、図２７は平
面図、図２８（ａ）は図２７の矢視Ａ−Ａ′断面図、図
２８（ｂ）は図２７の矢視Ｂ−Ｂ′断面図、図２９
（ａ）は図２７の矢視Ｃ−Ｃ′断面図、図２９（ｂ）は
図２７の矢視Ｄ−Ｄ′断面図である。
【００５４】この場合は、やはりＣS 増大をはかるた
め、蓄積電極となる基板の平坦な部分に、新たにスタッ
クド型の蓄積電極１１５を形成している。この蓄積電極
１１５は、コンタクト１１４によりｎ型拡散層１０２と
コンタクトしている。 （実施例１１）図３０〜３２，３３〜３５は第１１の実
施例に係わるＤＲＡＭのメモリセルの製造工程を示す図
であり、図３０及び図３３は平面図、図３１及び図３２
は図３０の矢視断面図、図３４及び図３５は図３３の矢
視断面図である。
め、蓄積電極となる基板の平坦な部分に、新たにスタッ
クド型の蓄積電極１１５を形成している。この蓄積電極
１１５は、コンタクト１１４によりｎ型拡散層１０２と
コンタクトしている。 （実施例１１）図３０〜３２，３３〜３５は第１１の実
施例に係わるＤＲＡＭのメモリセルの製造工程を示す図
であり、図３０及び図３３は平面図、図３１及び図３２
は図３０の矢視断面図、図３４及び図３５は図３３の矢
視断面図である。
【００５５】まず、第６の実施例と同様にゲート電極１
０６まで形成したのちやはり同様に絶縁膜１０７を埋め
こみ形成する。このとき、絶縁膜１０７の表面をシリコ
ン窒化膜としておくと、後にエッチングストッパとして
用いることができる。そしてＣＶＤ法によるシリコン酸
化膜による層間絶縁膜１１６を形成し、スタック型蓄積
電極１１５及びパッド層１１５′を形成する。
０６まで形成したのちやはり同様に絶縁膜１０７を埋め
こみ形成する。このとき、絶縁膜１０７の表面をシリコ
ン窒化膜としておくと、後にエッチングストッパとして
用いることができる。そしてＣＶＤ法によるシリコン酸
化膜による層間絶縁膜１１６を形成し、スタック型蓄積
電極１１５及びパッド層１１５′を形成する。
【００５６】勿論、このまま、すぐにキャパシタを形成
して、通常のスタックト型キャパシタにしてもよいが、
ここでは、図３４に示すように、ＮＨ4 Ｆ溶液などによ
り層間絶縁膜のシリコン酸化膜を除去してトレンチ１０
４内もキャパシタに用いるようにする。このとき、絶縁
膜１０３，１０７はシリコン窒化膜としておけば、層間
絶縁膜のみを選択的に除去できる。そうでない場合は何
らかのストッパ膜を形成しておけばよい。こうしたのち
キャパシタ絶縁膜、プレート電極を形成する。
して、通常のスタックト型キャパシタにしてもよいが、
ここでは、図３４に示すように、ＮＨ4 Ｆ溶液などによ
り層間絶縁膜のシリコン酸化膜を除去してトレンチ１０
４内もキャパシタに用いるようにする。このとき、絶縁
膜１０３，１０７はシリコン窒化膜としておけば、層間
絶縁膜のみを選択的に除去できる。そうでない場合は何
らかのストッパ膜を形成しておけばよい。こうしたのち
キャパシタ絶縁膜、プレート電極を形成する。
【００５７】本実施例ではビット線コンタクト領域にも
蓄積電極層によりパッド層１１５′を形成している。こ
れは、どちらでもかまわない。最後に層間膜１１０、ビ
ット線コンタクト１１１、ビット線１１２を形成してで
き上がる。ここでは、ビット線をキャパシタの後に形成
する場合を示したが、先にビット線を形成してからキャ
パシタを形成するようにしても構わない。但し、この場
合は、ワード線を埋め込んだトレンチ内をキャパシタと
して用いることは困難である。
蓄積電極層によりパッド層１１５′を形成している。こ
れは、どちらでもかまわない。最後に層間膜１１０、ビ
ット線コンタクト１１１、ビット線１１２を形成してで
き上がる。ここでは、ビット線をキャパシタの後に形成
する場合を示したが、先にビット線を形成してからキャ
パシタを形成するようにしても構わない。但し、この場
合は、ワード線を埋め込んだトレンチ内をキャパシタと
して用いることは困難である。
【００５８】このように第６〜第１１の実施例によれ
ば、ビット線等の上層配線を形成する時の下地段差を大
きくすることなく十分な蓄積容量を実現することがで
き、かつトランスファゲートのゲート長を短くすること
なく集積度向上をはかることができ、カットオフ特性の
向上及び信頼性の向上に寄与し得る半導体記憶装置を実
現することができる。また、これらの実施例はＮＡＮＤ
型に限らずＮＯＲ型ＤＲＡＭにも適用することが可能で
ある。 （実施例１２）図３６は、本発明の第１２の実施例に係
わるトランジスタの素子構造を示す図であり、（ａ）は
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）
は（ａ）の矢視Ｂ−Ｂ′断面図である。図中２０１はｐ
型シリコン基板、２０３素子分離は、２０５はゲート絶
縁膜、２０６はゲート電極、２０７はソース・ドレイン
拡散層である。
ば、ビット線等の上層配線を形成する時の下地段差を大
きくすることなく十分な蓄積容量を実現することがで
き、かつトランスファゲートのゲート長を短くすること
なく集積度向上をはかることができ、カットオフ特性の
向上及び信頼性の向上に寄与し得る半導体記憶装置を実
現することができる。また、これらの実施例はＮＡＮＤ
型に限らずＮＯＲ型ＤＲＡＭにも適用することが可能で
ある。 （実施例１２）図３６は、本発明の第１２の実施例に係
わるトランジスタの素子構造を示す図であり、（ａ）は
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）
は（ａ）の矢視Ｂ−Ｂ′断面図である。図中２０１はｐ
型シリコン基板、２０３素子分離は、２０５はゲート絶
縁膜、２０６はゲート電極、２０７はソース・ドレイン
拡散層である。
【００５９】この実施例は、完全埋め込みコンケイブＭ
ＯＳにおいて、トレンチ分離の側面とゲート電極埋め込
み用トレンチの側面との間に挟まれたシリコン基板領域
をチャネルの一部として用いることによって、実効チャ
ネル幅を増大させ駆動能力を高めたものとしている。な
お、この効果は、第１〜第１１の実施例に示した各素子
でも実現でき、さらにゲートを完全に埋め込まない通常
のコンケイブＭＯＳでも実現できる。 （実施例１３）図３７は、本発明の第１３の実施例に係
わるトランジスタの素子構造を示す図であり、（ａ）は
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）
は（ａ）の矢視Ｂ−Ｂ′断面図である。
ＯＳにおいて、トレンチ分離の側面とゲート電極埋め込
み用トレンチの側面との間に挟まれたシリコン基板領域
をチャネルの一部として用いることによって、実効チャ
ネル幅を増大させ駆動能力を高めたものとしている。な
お、この効果は、第１〜第１１の実施例に示した各素子
でも実現でき、さらにゲートを完全に埋め込まない通常
のコンケイブＭＯＳでも実現できる。 （実施例１３）図３７は、本発明の第１３の実施例に係
わるトランジスタの素子構造を示す図であり、（ａ）は
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）
は（ａ）の矢視Ｂ−Ｂ′断面図である。
【００６０】図３７（ｃ）中のＷで示したように両側壁
部のチャネル領域分Ｗが増大した構造となっている。但
し、この側壁チャネル部ではチャネル領域の深さが浅く
なるため、ソース・ドレイン深さとの差が図に示したよ
うに減少する。このため、側壁部での実効チャネル長が
減少するため、ショートチャネル効果を受けやすくなる
が、これはゲート埋め込み用トレンチの深さにより調節
してやればよい。
部のチャネル領域分Ｗが増大した構造となっている。但
し、この側壁チャネル部ではチャネル領域の深さが浅く
なるため、ソース・ドレイン深さとの差が図に示したよ
うに減少する。このため、側壁部での実効チャネル長が
減少するため、ショートチャネル効果を受けやすくなる
が、これはゲート埋め込み用トレンチの深さにより調節
してやればよい。
【００６１】図３８〜図４０はこの実施例の製造工程を
示す図であり、それぞれ（ａ）は平面図、（ｂ）は
（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は（ａ）の矢視Ｂ
−Ｂ′断面図を示している。
示す図であり、それぞれ（ａ）は平面図、（ｂ）は
（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は（ａ）の矢視Ｂ
−Ｂ′断面図を示している。
【００６２】まず、図３８に示すように、ｐ型シリコン
基板２０１上にトレンチ分離型の素子分離２０３を形成
する。ここでは、順テーパを持ったトレンチを形成した
後、絶縁膜などを埋め込んでいる。この順テーパは側壁
チャネルを形成することに寄与することになる。ソース
・ドレイン拡散層２０７はトレンチ分離形成の前か後で
形成している。
基板２０１上にトレンチ分離型の素子分離２０３を形成
する。ここでは、順テーパを持ったトレンチを形成した
後、絶縁膜などを埋め込んでいる。この順テーパは側壁
チャネルを形成することに寄与することになる。ソース
・ドレイン拡散層２０７はトレンチ分離形成の前か後で
形成している。
【００６３】次いで、図３９に示すように、ゲート電極
用トレンチ２０４を形成する。このトレンチ２０４も順
テーパとしている。実際は、トレンチ２０４はＲＩＥで
形成するが、このとき分離用絶縁膜との選択比が完全に
あると、（ｃ）中に破線で示したようなトレンチが形成
されるが、その後、ダメージ除去のための処理により、
或いは必要であればさらに処理を加えて、実線のように
トレンチが後退して、ソース・ドレイン拡散層２０７よ
りも深い側壁チャネル領域が形成される。
用トレンチ２０４を形成する。このトレンチ２０４も順
テーパとしている。実際は、トレンチ２０４はＲＩＥで
形成するが、このとき分離用絶縁膜との選択比が完全に
あると、（ｃ）中に破線で示したようなトレンチが形成
されるが、その後、ダメージ除去のための処理により、
或いは必要であればさらに処理を加えて、実線のように
トレンチが後退して、ソース・ドレイン拡散層２０７よ
りも深い側壁チャネル領域が形成される。
【００６４】この側壁チャネルは、トレンチ形成時、分
離用絶縁膜よりも基板シリコンの方がエッチングレート
が速い限り、順テーパで形成すれば形成できる。このと
き、分離用トレンチ２０３とゲート電極用トレンチ３０
４のテーパのつき方により、側壁チャネル領域の形状が
変わってくる。例えば、両方ともテーパがなければ形成
されないし、いずれかが（特に分離用トレンチ）大きく
逆テーパとなっても形成されない。
離用絶縁膜よりも基板シリコンの方がエッチングレート
が速い限り、順テーパで形成すれば形成できる。このと
き、分離用トレンチ２０３とゲート電極用トレンチ３０
４のテーパのつき方により、側壁チャネル領域の形状が
変わってくる。例えば、両方ともテーパがなければ形成
されないし、いずれかが（特に分離用トレンチ）大きく
逆テーパとなっても形成されない。
【００６５】次いで、図４０に示すように、ゲート絶縁
膜２０５，ゲート電極２０６を形成する。ここでは、ゲ
ート電極２０６をマスクに、ソース・ドレイン拡散層２
０７′を形成し、２０７と２０７′とでｎ- ，ｎ+ 拡散
層にすることにより、ＬＤＤ構造を実現させている。
膜２０５，ゲート電極２０６を形成する。ここでは、ゲ
ート電極２０６をマスクに、ソース・ドレイン拡散層２
０７′を形成し、２０７と２０７′とでｎ- ，ｎ+ 拡散
層にすることにより、ＬＤＤ構造を実現させている。
【００６６】そしてその後、層間絶縁膜２０８，コンタ
クト２０９，配線２１０を形成することにより、図３７
の側壁チャネルを用いたコンケイブＭＯＳトランジスタ
が完成する。
クト２０９，配線２１０を形成することにより、図３７
の側壁チャネルを用いたコンケイブＭＯＳトランジスタ
が完成する。
【００６７】このように本実施例によれば、側壁チャネ
ルにより駆動能力を向上させることができる。
ルにより駆動能力を向上させることができる。
【００６８】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート電極は素子領域及び素子分離領域を貫くようなパタ
ーンで形成したトレンチ内に、その表面よりも下へ完全
に埋め込んで形成している。従って、高集積化において
も、充分なゲート長を確保でき、且つソース・ドレイン
へのコンタクトをゲート電極や素子分離領域に対し、セ
ルファライン的に形成でき、且つ、ゲート電極による段
差が生じないＭＯＳトランジスタ及びＭＯＳトランジス
タを用いた半導体記憶を実現することが可能となる。
ート電極は素子領域及び素子分離領域を貫くようなパタ
ーンで形成したトレンチ内に、その表面よりも下へ完全
に埋め込んで形成している。従って、高集積化において
も、充分なゲート長を確保でき、且つソース・ドレイン
へのコンタクトをゲート電極や素子分離領域に対し、セ
ルファライン的に形成でき、且つ、ゲート電極による段
差が生じないＭＯＳトランジスタ及びＭＯＳトランジス
タを用いた半導体記憶を実現することが可能となる。
【図１】第１の実施例に係わるのＣＭＯＳインバータ回
路の平面図と等価回路図。
路の平面図と等価回路図。
【図２】図１の矢視断面図。
【図３】ゲートで電極の取り出し方を説明するための平
面図と断面図。
面図と断面図。
【図４】ゲートで電極の取り出し方を説明するための平
面図と断面図。
面図と断面図。
【図５】ゲートで電極の取り出し方を説明するための平
面図と断面図。
面図と断面図。
【図６】第２の実施例に係わるＤＲＡＭのメモリセル構
成を示す平面図と断面図。
成を示す平面図と断面図。
【図７】第３の実施例に係わるＤＲＡＭのメモリセル構
成を示す平面図と断面図。
成を示す平面図と断面図。
【図８】第４の実施例に係わるＤＲＡＭのメモリセル構
成を示す平面図。
成を示す平面図。
【図９】図８の矢視断面図。
【図１０】第５の実施例に係わるＤＲＡＭのメモリセル
構成を示す平面図。
構成を示す平面図。
【図１１】図１０の矢視断面図。
【図１２】第６の実施例に係わるＮＡＮＤ型ＤＲＡＭの
メモリセル構成を示す平面図。
メモリセル構成を示す平面図。
【図１３】図１２の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図１４】図１２の矢視Ｃ−Ｃ′及びＤ−Ｄ′断面図。
【図１５】第６の実施例の製造工程を示す平面図。
【図１６】第６の実施例の製造工程を示す断面図。
【図１７】第６の実施例の製造工程を示す断面図。
【図１８】第６の実施例の製造工程を示す断面図。
【図１９】第６の実施例の製造工程を示す断面図。
【図２０】第７の実施例を説明するための断面図。
【図２１】第８の実施例に係わるＤＲＡＭのメモリセル
構成を示す平面図。
構成を示す平面図。
【図２２】図２１の矢視断面図。
【図２３】図２１の矢視断面図
【図２４】第９の実施例に係わるＤＲＡＭのメモリセル
構成を示す平面図。
構成を示す平面図。
【図２５】図２４の矢視断面図。
【図２６】図２４の矢視断面図。
【図２７】第１０の実施例に係わるＤＲＡＭのメモリセ
ル構成を示す平面図。
ル構成を示す平面図。
【図２８】図２７の矢視断面図。
【図２９】図２７の矢視断面図。
【図３０】第１１の実施例に係わるＤＲＡＭのメモリセ
ル製造工程前半を示す平面図。
ル製造工程前半を示す平面図。
【図３１】図３０の矢視断面図。
【図３２】図３０の矢視断面図。
【図３３】第１１の実施例に係わるＤＲＡＭのメモリセ
ル製造工程後半を示す平面図。
ル製造工程後半を示す平面図。
【図３４】図３３の矢視断面図。
【図３５】図３３の矢視断面図。
【図３６】第１２の実施例に係わるトランジスタの素子
構造を示す平面図と断面図。
構造を示す平面図と断面図。
【図３７】第１３の実施例に係わるトランジスタの素子
構造を示す平面図と断面図。
構造を示す平面図と断面図。
【図３８】第１３の実施例の製造工程を示す平面図と断
面図。
面図。
【図３９】第１３の実施例の製造工程を示す平面図と断
面図。
面図。
【図４０】第１３の実施例の製造工程を示す平面図と断
面図。
面図。
１…シリコン基板 ２…ウェル ３…トレンチ分離 ４…ソース・ドレイン拡散層 ５…ゲート電極形成用トレンチ ６…ゲート絶縁膜 ７…ゲート電極 ８…層間絶縁膜 ９…コンタクト １０…配線 １１…キャパシタ絶縁膜 １２…プレート電極 １３…ビット線コンタクト １４…ビット線 １５…ストッパ膜 １６…ｐ型拡散層 １０１…ｐ型シリコン基板 １０２…ｎ型拡散層 １０３…素子分離領域 １０４…ゲート電極形成用トレンチ １０５…ゲート絶縁膜 １０６…ワード線（ゲート電極） １０７…絶縁膜 １０８…キャパシタ絶縁膜 １０９…プレート電極 １１０…層間絶縁膜 １１１…ビット線コンタクト １１２…ビット線 １１３…トレンチ １１４…コンタクト １１５…蓄積電極
Claims (3)
- 【請求項１】半導体基板に形成されたゲート電極形成用
トレンチと、このゲート電極形成用トレンチに埋め込ま
れたゲート電極と、このゲート電極の両側に設けられた
ソース・ドレイン拡散層とを具備し、前記ゲート電極の
上面は前記基板表面と前記ソース・ドレイン拡散層の少
なくとも一方の底面との間に位置するように形成されて
なることを特徴とする半導体装置 - 【請求項２】半導体基板に設けられたトレンチ型素子分
離領域と、この素子分離領域より浅く該素子分離領域及
び素子領域を貫くように形成されたゲート電極形成用ト
レンチと、このゲート電極形成用トレンチの底部に埋め
込まれたゲート電極と、前記ゲート電極形成用トレンチ
の側部の前記ゲート電極の両側に設けられたソース・ド
レイン拡散層とを具備し、前記ゲート電極の上面は前記
基板表面と前記ソース・ドレイン拡散層の少なくとも一
方の底面との間に位置するように形成されてなることを
特徴とする半導体装置。 - 【請求項３】半導体基板に設けられたトレンチ型素子分
離領域と、この素子分離領域より浅く該素子分離領域及
び素子領域を貫くように形成されたゲート電極形成用ト
レンチと、このゲート電極形成用トレンチの底部に埋め
込まれたゲート電極と、前記ゲート電極形成用トレンチ
の側部の前記ゲート電極の両側に設けられたソース・ド
レイン拡散層とを具備し、少なくとも前記ゲート電極形
成用トレンチ上に形成されたキャパシタ絶縁膜と、この
キャパシタ絶縁膜上に形成されたキャパシタ電極とを備
える半導体装置であって、前記ゲート電極の上面は前記
基板表面と前記ソース・ドレイン拡散層の少なくとも一
方の底面との間に位置するように形成され、かつ前記キ
ャパシタ電極の一部は前記ゲート電極形成用トレンチに
埋め込まれ、かつ前記ソース・ドレイン拡散層のいずれ
か一方の少なくとも一部がストレージノード電極を兼
ね、前記ゲート電極形成用トレンチに一部が埋め込まれ
るキャパシタ電極はプレート電極であることを特徴とす
る半導体装置。
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