JP2009528701A - Ｕ型トランジスタおよび関連する製造方法 - Google Patents

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Abstract

第一の基板領域（308）内に、複数の平行なディープトレンチ（400）とシャロウトレンチ（404）を形成するステップであって、ここで、少なくとも一つのシャロウトレンチは二つのディープトレンチの間に配置されるステップを含む、ソース／ドレイン領域（502、504）およびチャネル（506）を備える、U型トランジスタ（500）を形成する方法。導電性材料の層（454）が、前記第一の領域（308）および第二の基板領域（310）を覆って堆積されてから、第一の領域（308）上のギャップによって分離される複数のライン（470）および、第二の領域（310）上の複数のアクティブ素子を画定するようにエッチングされる。第二の領域（310）がマスクされている間に、前記複数のラインは前記第一の領域から除去され、複数の露出した領域（476）をつくってそこに複数の細長いトレンチがエッチングされる。
【選択図】図22

Description

＜関連する出願＞
この出願は、U.S. Patent Application 10/933,062（2004年9月1日出願、代理人事件番号MICRON.299A、マイクロン事件番号2004-0398.00/US）、U.S. Patent Application 10/934,778（2004年9月2日出願、代理人事件番号MICRON.294A、マイクロン事件番号2003-1446.00/US）、U.S. Patent Application 10/855,429（2004年5月26日出願、代理人事件番号MICRON.346A、マイクロン事件番号2003-1350.00/US）、U.S. Patent Application 11/201,824（2005年8月10日出願、代理人事件番号MICRON.346DV1、マイクロン事件番号2003-1350.01/US）、およびU.S. Patent Application 11/367,020（2006年3月2日出願、代理人事件番号MICRON.340A、マイクロン事件番号2005-0640.00/US）に関連する。これらの関連する出願各々の全体の開示は、参照によってこの出願に組み込まれる。
＜技術分野＞
本発明は、概して半導体構造物を形成する方法に関連し、より具体的には、縦型トランジスタ素子を形成する改良された方法に関する。
集積回路の設計者が集積回路をより高速にし、より小さくする一つの方法は、集積回路を含む個々の要素間の分離距離を削減する事による。基板全体にかけての回路要素の密度を増加させるこのプロセスのことを典型的に、素子の集積のレベルを増加させることと呼ぶ。より高い集積レベルで集積回路を設計するプロセスにおいては、改良された素子構造および製造方法が開発されてきた。
一般的な集積回路要素の例は、トランジスタである。トランジスタは、メモリ素子やプロセッサを含む、多くの異なる種類の集積回路で使用される。典型的なトランジスタは、基板上に形成されるソース、ドレイン、およびゲートを含む。近年、基板の有効面積（real estate）をあまり占有せず、したがって、素子の集積レベルの増加を助ける、縦型トランジスタ構造が開発されている。縦型トランジスタ構造の例は、U.S. Patent Application 10/933,062（2004年9月1日出願、代理人事件番号MICRON.299A、マイクロン事件番号2004-0398.00/US）に開示され、この全体の開示は参照によってこの出願に組み込まれる。これらの改良されたトランジスタ構造は、より小さくなり、ならびに、より密集してパッケージされるが、これらはしばしば、著しくより複雑な製造プロセスも含むので、製造時間や費用を増大させる。高密度の縦型トランジスタは、同じ基板上のアレイ内に形成される場合、トランジスタアレイに隣接して配置される論理回路と比べて、製造の複雑さはよりいっそう増大する。特に、伝統的な製造技術は、素子アレイ領域内および素子周辺領域内に、独立してフィーチャ（feature）を画定するために別々のマスクを使用するが、これは、異なるプロセスステップおよび材料がこれら二つの領域の素子の境界を画定するために使用されるからである。
伝統的な半導体ベースの電子記憶素子（ダイナミック・ランダム・アクセス・メモリ “DRAM” 素子など）は、メモリセルに分類される多数のトランジスタ要素およびキャパシタ要素を含む。DRAM素子を含むメモリセルは、百万とはいかなくとも数千の個々のメモリセルをしばしば含む、より大きなメモリアレイ内に配置される。それゆえ、縦型トランジスタ構造などの高密度パッケージ集積回路要素を形成するために使用されるプロセスの複雑さを減らすための不断の努力がある。
本発明の一実施形態によれば、あるメモリ素子のアレイを形成する方法は、基板の第一の領域内に、複数のディープトレンチおよび、複数のシャロウトレンチを形成することを含む。シャロウトレンチの少なくとも一つは二つのディープトレンチの間に配置される。複数のシャロウトレンチおよび複数のディープトレンチは互いに平行している。この方法は、基板の第一の領域と第二の領域上に導電性材料層を堆積することをさらに含む。この方法は、基板の第一の領域上の複数のギャップよって分離される複数のライン、および基板の第二の領域上の複数のアクティブ素子要素を画定するために、導電性材料層をエッチングすることをさらに含む。この方法は、基板の第二の領域をマスキングすることをさらに含む。この方法は、基板の第一の領域から複数のラインを取り除き、そして複数のラインが取り除かれたところに複数の露出範囲を形成することをさらに含む。この方法は、基板の第二の領域がマスクされる間に、複数の露出範囲内の複数の細長いトレンチをエッチングすることをさらに含む。
本発明の他の実施形態によれば、ある装置はアレイ部分と論理部分を有する半導体基板を含む。この装置は、基板のアレイ部分に形成される少なくとも一つのU型半導体構造物をさらに含む。この半導体構造物は、第一のピラーの頂上に配置される第一のソース／ドレイン領域、第二のピラーの頂上に配置される第二のソース／ドレイン領域、および第一と第二のソース／ドレイン領域に接続するU型チャネルをさらに含む。このU型チャネルは半導体基板に接触する。この方法は、基板の論理部分上に形成される少なくとも一つのトランジスタをさらに含み、このトランジスタ素子はゲート誘電体層とゲート材料を含む。ゲート誘電体層は、第一と第二のソース／ドレイン領域を基準としてせり上げられる。
本発明の他の実施形態によれば、あるメモリ素子はアレイ部分と論理部分を有する基板を含む。このメモリ素子は、基板のアレイ部分に形成される複数のU型半導体構造物をさらに含む。このU型半導体構造物は、中間の深さのトレンチのパターンと交差する（crossed）、ディープトレンチとシャロウトレンチが交互に並ぶパターンによって画定される。このメモリ素子は基板の論理部分上に形成される複数のトランジスタ素子をさらに含む。このトランジスタ素子はゲート酸化物層、キャップされないゲート層、および側壁スペーサ構造物を含む。
本発明の他の実施形態によれば、ある方法は基板アレイ領域に複数のシャロウトレンチと複数のディープトレンチをパターンすることを含む。この方法は、基板アレイ領域に複数の中間の深さのトレンチをパターンすることをさらに含む。この中間の深さのトレンチはシャロウトレンチおよびディープトレンチと交差する。中間の深さのトレンチ、シャロウトレンチ、ディープトレンチは、基板アレイ領域に複数のU型トランジスタ構造物を画定する。複数の中間の深さのトレンチはフォトリソグラフィーマスクによって画定される。この方法は、基板の論理領域に複数のプレーナ型（横型）トランジスタ構造物をパターンすることをさらに含む。複数のプレーナ型トランジスタ構造物はフォトリソグラフィーマスクによって画定される。
本発明の他の実施形態によれば、ある方法は、第一のフォトリソグラフィーマスクを使用して、半導体基板のアレイ部分に第一の複数の半導体構造物をパターンすることを含む。この方法は、第二のフォトリソグラフィーマスクを使用して、半導体基板の論理部分上に第二の複数の半導体構造物をパターンすることをさらに含む。この方法は、第二のフォトリソグラフィーマスクを使用して、第一の複数の半導体基板上に犠牲層をパターンすることをさらに含む。この犠牲層は、第二の複数の半導体構造物と同時にパターンされる。
本発明の他の実施形態によれば、ある方法は、第一の領域と第二の領域を有する半導体基板を準備することを含む。この方法は、半導体基板の第一と第二の領域上に導電性層を堆積することをさらに含む。この方法は、半導体基板の第一と第二の領域上に堆積した導
電性層をパターンすることをさらに含む。この方法は、パターンされた導電性層を使用して、基板の第二領域上にプレーナ型トランジスタ構造物を形成することをさらに含む。この方法は、基板の第一領域でのマスキングプロセスでパターンされた導電性層を使用することをさらに含む。
本発明の他の実施形態によれば、部分的に形成されたある集積回路は、第一の材料から成る第一の複数のフィーチャを含み、基板の第一の部分上に形成される。この第一の複数のフィーチャは第一のスペーシング（spacing）によって互いに分離される。この部分的に形成された集積回路は、第二の材料から成る第二の複数のフィーチャを含み、基板の第二の部分上に形成される。この第一の複数のフィーチャと、第二の複数のフィーチャは同時に形成される。第一の材料は第二の材料と同じである。部分的に形成された集積回路は、第一の複数のフィーチャのうちの選択された二つの間に配置され、これらと接触するギャップ充填構造物をさらに含む。部分的に形成された集積回路は、第二の複数のフィーチャに隣接して配置される複数の側壁スペーサをさらに含む。隣接する側壁スペーサは、分離領域によって互いに分離される。この複数の側壁スペーサおよびギャップ充填構造物は同じ材料から成る。
本発明の他の実施形態によれば、あるメモリ素子はアレイ部分と論理部分を有する基板を含む。このメモリ素子は、基板のアレイ部分に埋め込んだ複数の半導体構造物をさらに含む。このメモリ素子は、基板の論理部分上に形成された複数のトランジスタ素子をさらに含む。このトランジスタ素子は、ゲート酸化物層、キャップされないゲート層、および側壁スペーサ構造物を含む。このトランジスタ素子は、複数の半導体構造物の下の層に形成される。
ここに開示されるトランジスタ構造の例示的な実施形態は、付随する図面において説明され、これらの図面は例示用である。図面は以降の図からなり、同様の数字は同じ部分を示す。
ここに開示されているのは、縦型トランジスタ構造のための改良された製造技術である。上に開示したように、縦型トランジスタ構造は素子集積のレベルを有利にあげることができる。ここに開示の製造技術は有利なことに、（a）伝統的な製造技術と比較して、より少ないマスキングプロセスしか使用せず、および／または（b）マスキングプロセスは位置を調整することが容易である。例えば、ここに開示のある実施形態は、有利なことに、周辺領域にアクティブ素子を形成することができ、ならびに、単一マスクのアレイ領域にパターン化されたフィーチャ（例えば、トランジスタの行を分離する中間トレンチ）を形成することができる。さらに、ここに開示の縦型トランジスタのある実施例は、U型の構造であり、ソース領域およびドレイン領域に接続するチャネルは、直接、下にある基板と接続される。これは、伝統的な縦型ピラー（柱状）トランジスタで一般的な基板浮遊効果を有利に減少させるか、もしくは除去する。
ここに開示のU型縦型トランジスタ構造は、伝統的なプレーナ型トランジスタを超えるいくつかの効果を提供する。基板の有効面積の占有率が少ないことに加えて、ここに開示のU型縦型トランジスタのある構造は、製造の間に連続する行と列を形成し、それによって素子の構造的な安定性を強化する。ここに開示の製造技術のある実施形態はまた、有利なことに、メモリアレイを製造するために使用されるマスキングプロセスを行うために、単純化されたレチクル（reticle）の組を使用することもできる。特に、レチクルの組の一実施形態（平行なラインとスペースを含む配列など）が製造用に使用され、それによってマスキングプロセスの焼付けと位置合わせが容易になる。
ここに開示の技術は、多種多様な寸法の異なるトランジスタ構造物を形成するために使用できる。ある実施形態では、ピッチ倍化技術がアレイ領域内の比較的小さな素子を形成するのに使用され、伝統的なフォトリソグラフィー技術が周辺領域内の比較的大きな素子を形成するのに使用される。例えば、一実施形態では 1/2 Fから3/4 Fのフィーチャサイズを持つ構造物がアレイ領域に形成され、Fより大きいフィーチャサイズを持つ構造物が周辺領域に形成される。ここでFは、既知のフォトリソグラフィー技術を使用して得られる、最小可分解フィーチャサイズである。ピッチ倍化技術に関連するさらなる情報は、U.S. Patent Application 10/934,778（2004年9月2日出願、代理人事件番号MICRON.294A、マイクロン事件番号2003-1446.00/US）において提供され、全体の開示は参照によってこの出願に組み込まれる。
図1は、トランジスタアレイがそこに形成される、部分的に形成された半導体素子100の斜視図である。一実施形態では、素子100はDRAMセルアレイなどのメモリアレイを含むが、他の実施形態では、素子100は、スタティックメモリセル、ダイナミックメモリセル、エクステンド・データ・アウト（extended data out："EDO”）メモリセル、EDO DRAM、電気的消去書き込み可能ROM（electrically erasable programmable read only memory：”EEPROM”）セル、シンクロナスDRAM（”SDRAM”）セル、ダブル・データ・レート（double data rate：”DDR”）SDRAMセル、シンクロナス・リンクDRAM（”SLDRAM”）セル、ビデオDRAM（”VDRAM”）セル、RDRAM(r)セル、スタティックDRAM（”SRAM”）セル、フェーズ・チェンジRAMまたはプログラマブル・コンダクターRAM（phase change or programmable conductor random access memory：”PCRAM”）セル、マグネティックRAM（"MRAM”）セル、およびフラッシュメモリセルなどの、他の種類のメモリセルを含む。
素子100は、多種多様な適切な半導体材料のうち一種以上を備える、半導体基板110を含む。変形された実施例では、半導体基板110は、ドープされたシリコンプラットフォームなどの、その上に製造された半導体構造物を含む。例示された基板110は、例示された実施形態では本質的にドープされた単結晶シリコンウェハを含むが、他の実施形態では、半導体基板110は、半導体素子の他のアクティブ領域または動作可能領域を任意に含む、他の種類の半導体層を含む。
任意で、エピタキシャル層104が基板110上で成長させられる。エピタキシャル層104は、基板110の結晶構造物を拡張するエピタキシャル成長プロセスによって基板110上に成長する（例えばシリコンを含む）、半導体層である。エピタキシャル層104は、好ましくは約2 μmから約6 μmの間の厚さであり、より好ましくは約3 μmから約5 μmの間の厚さである。ここに開示される次のエッチングステップの前に、エピタキシャル層104が基板110上に成長している実施形態では、エピタキシャル層104は基板110の一部分とみなされる。
ある実施形態では、エピタキシャル層は、基板110の型と反対の導電性型で高濃度にドープされ、ここに開示される最終構造物からよりよく理解されるように、それによって、エピタキシャル層104はその上に形成されるトランジスタに対するアクティブ領域として機能できる。ある構造では、ドープされた注入領域は、高濃度にドープされたp+ 領域の下に位置する低濃度にドープされたp- 領域を含む。
図2は、基板110上に追加の層を堆積した後の、図1の素子のyz平面での断面図を示す。例示されるように、基板100は基板110上に形成される酸化物層210および任意のエピタキシャル層104をさらに含む。例示的な実施形態では、酸化物層210は基板110およびチッ化シリコンを含む材料に関して選択的にエッチングされうる。一実施形態では、酸化物層210は二酸化シリコンを含み、好ましくは約100 Åから約500 Å、より好ましくは約200 Åから約300 Åの間の厚さを持つ。例えば、一実施形態では、酸化物層210は、およそ200 Åの厚さを持つ、パッド（pad）酸化物層である。酸化物層210は、化学気相成長（"CVD”
）または物理的気相成長（"PVD”）などの適切な堆積プロセスを使用して堆積されるか、もしくは、下にある基板の酸化によって成長する。
なおも図2を参照すると、半導体素子110は、例示されるチッ化物層211などの、酸化物層210上に形成される層をさらに含む。一実施形態では、チッ化物層211はチッ化シリコンを含み、好ましくは約200 Åから約2000 Å、より好ましくは約500 Åから約1000 Åの間の厚さを持つ。チッ化物層211は、CVDまたはPVDなどの適切な堆積プロセスを使用して堆積される。
半導体素子100は、チッ化物層211上に形成される、さらなるハードマスク層212をさらに含む。例示の実施形態では、ハードマスク層212は非晶質炭素を含む。他の実施形態では、ハードマスク層212は、透明な炭素、オルトケイ酸テトラエチル（”TEOS”）、多結晶シリコン、Si3N4、SiOxNy、SiC、または他の適切なハードマスク材料を含む。ハードマスク層212は、CVDまたはPVDなどの適切な堆積プロセスを使用して堆積される。明瞭にするために、任意のエピタキシャル層104はこの後の図から省略する。
図3は、下にあるハードマスク層212をパターニングするために素子100に適用される、フォトマスク300の部分を示す。フォトマスク300の影を付けた部分は、フォトリソグラフィーおよびエッチング技術を使用した後に、ハードマスク層212が除去される領域を表し、影のない部分は、ハードマスク層212が残る領域を表す。フォトマスク300は、アレイ領域308でギャップ302によって互いに分離されるアクティブ領域ライン304のパターンを画定するように構成されるクリアフィールドマスク（clear field mask）である。好ましくは、ライン304およびギャップ302は、およそ1100 Åからおよそ1300 Åの幅である。例えば例示的な実施形態では、ライン304およびギャップ302は、およそ1200 Åの幅である。フォトマスク300は、光近接効果補正（optical proximity correction）のために提供される、より幅の広いライン306を任意に含む。ギャップ302はシャロウトレンチ分離のためのコンタクト領域（contact area）として使用される。
図4は、図3に例示されるように、ハードマスク層212をパターニングするためにフォトマスク300を適用した後の、図2の素子のyz平面での断面図を示す。フォトマスク300が、ライン304とギャップ302がx軸と平行に伸びるように適用され、ハードマスク層212に転写される。図4に例示するように、ハードマスク層212はフォトマスク300がライン304（より幅の広いライン306を含む）を形成する基板110の領域上に残り、フォトマスク300がギャップ302を形成する基板110の領域から除去される。図4に例示されるように、ライン304とギャップ302は、素子周辺領域310によって囲まれる素子アレイ領域308に位置する。
例示的な実施形態では、ハードマスク層212はフォトリソグラフィーおよびエッチング技術を利用してパターニングされる。例えば一実施形態では、フォトレジスト材料は素子100を覆うブランケット層として堆積され、レチクルを通る光線に曝される。この露光に続いて、フォトレジスト材料は、図3に例示されるようにハードマスク層212の表面で、フォトマスク300を形成するように現像される。ハードマスク層212はそれからエッチングされ、フォトマスク300を通してギャップ302内の素子100のチッ化物層211を露出させる。
図5は、上にスペーサ材料214の層をブランケット堆積した後の、図4の素子のyz平面での断面図を示す。例示的な実施形態では、スペーサ材料214は、好ましくは約200 Åから約500 Å、より好ましくは約300 Åから約400 Åの間の厚さを持つ、酸化シリコンなどの酸化物材料を含む。他の実施形態では、スペーサ材料214はギャップ302の水平方向の寸法のおよそ1/20からおよそ1/3を充填する。スペーサ材料214は、CVDまたはPVDなどの適切な堆積プロセスを使用して堆積される。
図6は、方向性のあるスペーサエッチングにおいて、水平表面に対してスペーサ材料214を選択的にエッチングした後の、図5の素子のyz平面での断面図を示す。その結果得られる構造物は、ライン304の垂直方向の側壁に配置されるスペーサ216を含む。スペーサ216は、最初のスペーサ材料214の堆積とほぼ同じ厚さの幅を持ち、効果的にギャップ302の幅を狭くする。好ましくは、ギャップ302は、スペーサ216がその中に形成された後、約500 Åから約700 Åの減少した幅を持つ。例示的な実施形態では、ギャップ302は、スペーサ216がその中に形成された後、約600 Åの減少した幅を持つ。
図7は、複数のディープトレンチ400を、チッ化物層211および酸化物層210を通過して基板110内までエッチングした後の、図6の素子のyz平面での断面図を示す。ディープトレンチ400のパターンは、素子アレイ領域308内のスペーサの間のギャップ302にしたがって画定される。ディープトレンチ400は、イオンミリング、反応性イオンエッチング（"RIE”）、または化学エッチングなどのプロセスを使用してエッチングされる。RIEは、物理的要素と化学的要素を併せ持つ、方向性のある異方性エッチングである。RIEなどの、化学エッチャントを利用するエッチングプロセスでは、Cl2などのさまざまなエッチャントが使用できる。好ましい実施形態では、ディープトレンチ400は、ギャップ302に基づいて約3000 Åから約5000 Åの深さまでエッチングされ、より幅の広いライン306に隣接して、約4000 Åから約5000 Åの深さまでエッチングされる。このように、例示的な実施形態では、ディープトレンチを画定するのに使用されるエッチング技術は、トレンチの幅に正比例するトレンチの深さをつくり出す。
図8は、ディープトレンチ400をスピンオン誘電性（"SOD”）材料408で充填した後の、図7の素子のyz平面での断面図を示す。酸素プラズマ技術が、残っているハードマスク材料層212を除くために使用され、化学機械研磨（"CMP”）技術が、残っているスペーサ216と余分なSOD材料を除くために使用される。CMP技術はさらに、xy平面にほぼ平坦な表面402を持つ素子100を提供する。例示されるように、ほぼ平坦な表面402は、素子アレイ領域308および素子周辺領域310を越えて広がる。ディープトレンチ400はチッ化物層211の残っている部分によって分離される。すなわち、好ましい実施形態では、ディープトレンチは、およそ1600 Åからおよそ2000 Åのチッ化物材料によって分離される。例示的な実施形態では、ディープトレンチ400は、およそ1800 Åのチッ化物材料によって分離される。他の例示的な実施形態では、ディープトレンチ400は、2.25 × Fごとに分離されるが、ここでFは、与えられたフォトリソグラフィー技術を使用して得られる、最小可分解フィーチャサイズである。
図9は、他のハードマスク層312をディープトレンチ400上にパターニングした後の、図8の素子のyz平面での断面図を示す。例示的な実施形態では、ハードマスク312が図3に例示されたものと同様のマスクに基づいて、フォトリソグラフィーおよびエッチング技術を使用してパターニングされる。パターニングされたハードマスク層312は、平坦表面402上に、ディープトレンチ400を効果的にマスキングするように複数のライン314を画定する。ライン314は複数のギャップ318によって分離される。好ましい実施形態では、ライン314は約1100 Åから約1300 Åの幅であり、ならびに、例示的な実施形態では、ラインはおよそ1200 Åの幅である。ある実施形態では、ライン314は、図3および図4に例示されたマスキングプロセスで形成されたライン304とほぼ同じ幅である。
図10は、ライン314の周囲に複数のスペーサループ316を形成した後の、図9の素子のyz平面での断面図を示す。例示的な実施形態では、スペーサループ316が、図9に示される構造物を覆って、スペーサ材料のブランケット層の第一の堆積によって形成される。ブランケットスペーサ材料は、好ましくは約200 Åから約500 Å、より好ましくは約300 Åから約400 Åの厚さを持つ、酸化シリコンなどの酸化物材料を含む。スペーサ材料のブランケット層は、CVDまたはPVDなどの適切な堆積プロセスを使用して堆積される。方向性のあるスペーサのエッチングが行われ、ブランケットスペーサ材料を水平表面から除去する。この結果得られる構造物が図10に例示される。このプロセスは、ライン314の垂直方向の側壁に配置される複数のスペーサループ316を作製する。スペーサループ316は、最初のブランケットスペーサ材料の堆積とほぼ同じ厚さの幅を持ち、効果的にギャップ318の幅を狭くする。好ましくは、ギャップ318は、スペーサループ316が形成された後、幅が約500 Åから約700 Åに減少する。例示的な実施形態では、ギャップ318は、スペーサループ316が形成された後、幅が約600 Åに減少する。
図11は、複数のシャロウトレンチ404を、チッ化物層211および酸化物層210を通過して基板110内までエッチングした後の、図10の素子のyz平面での断面図を示す。シャロウトレンチ404はディープトレンチ400と平行に形成される。一実施形態では、シャロウトレンチ404はディープトレンチ400とほぼ同じ幅を持つが、代わりに、好ましくは約500 Åから約2000 Å、より好ましくは約1000 Åから約1500 Åである、浅めの深さまでエッチングされる。
図12は、シャロウトレンチ404をSOD材料410で充填した後の、図11の素子のyz平面での断面図を示す。シャロウトレンチは、ディープトレンチ400を充填するのに使用した同じSOD材料408で、任意に充填される。CMP技術が、残っているハードマスク層312、スペーサループ316、および余分なSOD材料を除去するために使用される。好ましい実施形態では、CMP技術は、チッ化物層211の厚さを約300 Åから約500 Åの厚さまで減らすために使用される。例示的な実施形態では、CMP技術は、チッ化物層211の厚さを約400 Åの厚さまで減らすために使用される。CMP技術はまた、さらに、xy平面にほぼ平坦な表面406を持つ素子100を提供する。例示されるように、ほぼ平坦な表面406は、素子アレイ領域308および素子周辺領域310を越えて広がる。図13は、図12の素子100のxy平面での上面図（top-down view）を示す。図12と図13に例示される素子100は、残っているチッ化物層211によって画定されるような、端部がつながって輪になった細長いチッ化物スペーサによって互いに分離された、複数の細長いシャロウトレンチ404を含む。チッ化物スペースは細長いディープトレンチ400によって互いに分離される。
変形された実施形態では、図12および図13に例示される構造物は、ディープトレンチ400とシャロウトレンチ404での自己整合プロセスを使用することによって得られる。図25に例示されるように、この自己整合はアレイ領域308内のチッ化物層211の第一のエッチングによって成し遂げられる。図26に例示されるように、現在マンドレル（または支柱：mandrel）として機能している突き出たSOD材料408構造物の周囲に、チッ化物スペーサ520が形成される。チッ化物スペーサ520はそれから、酸化物層210を通過して基板110内までエッチングされるシャロウトレンチを、続けてパターニングするのに使用される。この結果得られる構造物は、図12と図13に例示される構造物と均等であり、図9に例示されるハードマスク層312を使用しなくとも得られる。
図14は、残っているチッ化物層211と酸化物層210の除去後の、図12と図13の素子のyz平面での断面図を示す。例示的な実施形態では、これらの層の残っている部分はエッチングプロセスを使用して除去されるが、他の実施形態では他の技術が使用される。続いてCMP技術が施され、シリコン領域と酸化物領域が交互になっている、ほぼ平坦な表面が得られる。シリコン領域は、x軸と平行に伸びる、複数の細長いループ112を画定する。細長いループ112はシャロウトレンチ404を囲み、ディープトレンチ400によって互いに分離される。
細長いループ112は、その長さと垂直に、すなわちy軸と平行にエッチングされることによって分離され、個々のトランジスタピラーとなる。ある実施形態では、アクティブ素子が、細長いループ112を個々のトランジスタピラーにエッチングするために使用されるの
と同じマスキング順序を用いて、素子周辺領域310内に形成される。そのような実施形態では、アクティブ素子層は、図14に例示される素子を覆ってブランケット堆積される。この結果得られる構造物は図15に示され、これは、酸化物層450、多結晶シリコン層452、およびケイ化タングステン層454を形成した後の、図14の素子のxz平面での断面図を示す。図15に例示される断面は、シリコン領域114上に形成されたこれらの層を示す。しかしながら、これらの層はブランケット堆積されるので、ディープトレンチ400とシャロウトレンチ402上にも広がる。同様に、ブランケット層は素子アレイ領域308と素子周辺領域310上にも広がる。一実施形態では、ブランケット酸化物層450は約50 Åから約80 Åの厚さである。一つの変更された実施形態では、周辺ゲートにストラップをつけ、横方向の信号速度を改良するためのケイ化タングステンの代わりに、他の金属材料が使用されてもよい。他の変更された実施形態では、任意のブランケットチッ化シリコン層（不図示）が、ケイ化タングステン層454を覆って形成される。さらに他の実施形態では、多結晶シリコン層452は導電性材料からなり、ここで、「導電性材料」という用語は、堆積の際にドープされていないとしても、シリコンを含む。
変更された実施形態では、タングステンシリコン層454が省略され、多結晶シリコン層452の厚さを増すことで代用する。この構造は、都合のよいことに構造物から金属を除去し、それによって、後に続くプロセスの間に他の構造物内に汚染物（contamination）を持ち込んでしまう可能性を削減する。そのような実施形態では、金属はその後のケイ化プロセスの間に加えられる。
ブランケット堆積の、酸化物層450、多結晶シリコン層452、およびケイ化タングステン層454をパターニングすることによって、アクティブ領域が周辺領域310内に形成される。図16は、ブランケット堆積層をパターニングした後の、図15の素子のxz平面での断面図を示す。例示的な実施形態では、層はフォトリソグラフィーおよびマスキング技術を使用してパターニングされる。示された例示的な実施形態では、一つ以上のアクティブ素子460が周辺領域310内に形成される。そのような実施形態では、アクティブ素子は、ゲート酸化物462を含む層、多結晶シリコンアクティブ領域464、およびケイ化タングステンストラップ層466を含む。他の実施形態では、ストラップ層466は、タングステン、チッ化チタン、タンタル、およびチッ化タンタルなどの他の金属材料を含む。金属の混合物もまた、ストラップ層466を形成するのに適する。
なおも図16を参照すると、周辺領域内でアクティブ素子460を形成するのに使用された、同じフォトリソグラフィーおよびマスキング技術が、アレイ領域308内で一連のライン470をパターニングするために使用される。アレイライン470は周辺アクティブ素子460と同じ材料を含むが、アレイライン470は、その後のプロセスステップで、下にある細長いループ112をパターニングするための犠牲マスクとして使用される。さらに、アレイ領域308内のライン470のパターンは、周辺領域310内のアクティブ素子460のパターンと比べてより小さいピッチを持つ。例えば、一実施形態では、ライン470同士は間隔（spacing）Fで隔てられ、アクティブ素子460同士は間隔2Fで隔てられる。ここでFは、既知のフォトリソグラフィー技術を使用して得られる最小可分解フィーチャサイズである。他の実施形態では、アクティブ素子460同士は、ライン470同士に対する間隔の約2倍から4倍大きい間隔を持つ。y軸と平行に伸びるアレイライン470は、x軸と平行に伸びる細長いループ112と垂直である。
図17は、周辺領域310内のアクティブ素子460の周囲にチッ化シリコンのスペーサ468を形成した後の、図16の素子のxz平面での断面図を示す。好ましい実施形態では、チッ化シリコンのスペーサ468は約200 Åから約800 Åの厚さである。例示的な実施形態では、チッ化シリコンのスペーサ468は約600 Åの厚さであり、チッ化シリコンをブランケット堆積することにより、素子を覆って形成され、堆積した材料を水平表面から除去する方向性のあるエッチングが後に続く。この技術はまた、アレイ領域308内のアレイライン470の周囲に形成される、チッ化シリコンのスペーサ468を結果としてつくる。さらに、アレイライン470の間の間隔は、二つのチッ化シリコンスペーサ468の幅よりも小さいので、チッ化シリコンスペーサ材料468はラインの間の領域を埋め、それによって、ライン470の間の充填されたギャップ472のパターンを形成する。酸化シリコンなどのSOD材料474は、露出したシリコンの領域内に形成される。変更された実施形態では、チッ化シリコンとは別の材料が、スペーサと、充填されたギャップを形成するために使用される。すなわち、他の適切な材料は、多結晶シリコンおよびケイ化物材料に対して選択的にエッチングされる材料を含む。
図18は、素子周辺領域310をマスキングし、素子からのゲートマンドレルをエッチングした後の、図17の素子のxz平面での断面図を示す。マスク478は、後に続くプロセスステップの間に、周辺領域310内のアクティブ素子460を保護するように、素子周辺領域310上に形成される。有利なことに、マスク478は簡素であり、単に周辺領域310を覆い、アレイ308は見えるようにするだけである。したがって、「限界寸法である（critical dimension）」フィーチャを含まない。周辺領域310がマスクされた後、ケイ化タングステン454と、多結晶シリコン層452の残っている部分が、アレイ領域308などの、素子の露出した部分からエッチングされる。例示的な実施形態では、酸化物およびチッ化物と比較して多結晶シリコンに選択性を持つ、水酸化テトラメチルアンモニウム（”TMAH”）などのエッチャントが使用される。他の実施形態では、他のエッチャントが使用される。これは、充填されたギャップ472のチッ化物材料の間にトレンチ476をつくることとなる。ある例示的な実施形態では、シリコンは、エッチング停止層として機能する酸化物層450までエッチングされる。
図19は、充填されたギャップ472の残っているチッ化物部分を縮小（shrink）した後の、図18の素子のxz平面での断面図を示す。例示的な実施形態では、素子の露出した部分からチッ化物を等方性エッチングすることによって完成する。例示されるように、等方性チッ化物エッチングは有利なことに、残っている酸化物層450から離れるようにエッチングされた充填されたギャップ472の残りの部分として、露出したシリコン／誘電性領域480をつくる。例示的な実施形態では、充填されたギャップ472の残り部分は、図4に例示された下にあるシリコンの細長いループ112の幅に対応する幅を持つようにエッチングされる。他の実施形態では、充填されたギャップ472の残り部分は、約1/2Fの幅を持つようにエッチングされる。ここでFは、既知のフォトリソグラフィー技術を使用して得られる最小可分解フィーチャサイズである。
図20は、図14に例示された下にある構造物までトレンチ476のパターンをエッチングした後の、図19の素子のxz平面での断面図を示す。例示的な実施形態では、トレンチ476は、図14に例示されたディープトレンチ400とシャロウトレンチ404の深さの間の、中間の深さまで伸びる。中間トレンチ476のパターンは、残っているチッ化物充填ギャップ472によって画定される。これは、シリコンの細長いループ112、ディープトレンチ400、シャロウトレンチ404を効果的に切断し、複数のU型トランジスタピラーを形成する。シャロウトレンチ404は、U型トランジスタピラーの中間ギャップを形成する。一実施形態では、U型トランジスタピラーは、U型半導体構造物のソース／ドレイン領域として機能する。
図21は、余分なチッ化物材料を取り除き、中間トレンチ476内の複数の側壁スペーサ482を形成した後の、図20の素子のxz平面での断面図を示す。側壁スペーサ482は、停止酸化物などの薄い酸化物層484によってシリコン基板110から分離される。他の実施形態ではp型ドーピングが使用されうるとはいえ、ここに記述されるように、例示的な実施形態では、細長いループ112に対応する基板110の部分は、高濃度ドープn+ 領域488の下に位置する低濃度ドープn- 領域486を含むようにドープされる。好ましくは、細長いループ112の下部は、細長いループ112の上部と逆の型にドープされる。一実施形態では、側壁スペーサ482は、細長いループ112の幅の半分以上の幅を持つ。
図22は、図21の部分的に形成された半導体素子の部分の三次元の図を提供する。例示されるように、素子は、U型トランジスタ500のソース領域502およびドレイン領域504を形成する複数のトランジスタピラーを含む。ソース領域502およびドレイン領域504は、x軸と平行に走るシャロウトレンチ404によって分離される。トランジスタのチャネル長は、U型チャネル領域506を通ってソース領域502からドレイン領域504に伸びる長さである。素子のチャネル特性は、U型の突出部の対向側上のチャネル表面に沿うドーパントの濃度と型を調整することによって影響される。隣り合うU型トランジスタ500は、ディープトレンチ400によってy次元で互いに分離され、ならびに、x次元では中間トレンチ内に位置し、裏打ちするゲート電極側壁スペーサ482で分離される。
図27は、メモリ素子のアレイ領域308内に位置するメモリセル520の寸法を概略的に示す。メモリセル520は、ビット線アレイ522内の選択されたビット線522’ と、ワード線アレイ524内の選択されたワード線524’ の交点に位置する。メモリ素子の周辺領域310は、図27に概略的に示されるように、ビット線アレイ522および／またはワード線アレイ524と接続する、論理回路526を任意に含む。メモリセル520は、x掛けるyの面積を基板110の領域に占める。このように、メモリセルのサイズは一般的に xyF2 で表され、ここでxとyは、ここに説明されるように、与えられたフォトリソグラフィー技術を使用して得られる最小可分解フィーチャサイズの倍数である。メモリセル520は典型的に、アクセス素子（トランジスタなど）および、蓄積素子（キャパシタなど）を含む。しかしながら、他の実施形態では他の構造が使用される。例えば、クロスポイントアレイでは、アクセス素子が省略されることができるか、もしくは、MRAM、EEPROMもしくは、PCRAM（例えば銀ドープのカルコゲニドガラス：chalcogenide glass）内のように、アクセス素子は蓄積素子と統合されることができ、ここで、スイッチという地位にあるものは、スイッチとしても、メモリ状態を蓄積するためにも働く。
例示された実施形態では、メモリセル520は図23に例示された構造物を使用するDRAMセルである。図23に例示された構造物は、シャロウトレンチ404によって分離されるソース502およびドレイン504を持つ単一のU型トランジスタ500を含む。ソース502とドレイン504は、シリコン基板110と接触するチャネル領域506によって接続される。この配置は有利なことに、伝統的な縦型ピラートランジスタでは一般的な、基板浮遊効果の発生を防止する。ゲート電極側壁スペーサ482はシャロウトレンチ404および、U型半導体（シリコン）突出部の両サイドに沿うループに垂直に形成される。例示的な実施形態では、キャパシタ510もしくは他の蓄積素子がドレイン504上に形成され、絶縁されたビット線512はソース502上に形成される。例示されるように、キャパシタ510および絶縁されたビット線512の寸法は、U型トランジスタ500のピッチ倍化フィーチャの寸法と比べて大きい。例示的な実施形態では、ソース502とドレイン504は1/2Fフィーチャサイズで提供され、上にのっているキャパシタ510および絶縁されたビット線512は、有利なことに、3/8Fまでの不整合に適応する。ここでFは、既知のフォトリソグラフィー技術を使用して得られる最小可分解フィーチャサイズである。図23に示される例示的な実施形態では、メモリセル520は基板上で、好ましくは約4F2から約8F2、より好ましくは約4F2から約6.5F2の面積を占める。
U型トランジスタ500の構造は、有利なことに、メモリセルの一部分を形成するトランジスタの寸法を、図22、23、および27に示すように、xとyの寸法で独立して作ることを可能にする。例えばこれは、基板上に6F2の面積を占めるメモリセルが、多種多様な異なるアスペクト比（2.45F×2.45Fの正方形、3F×2Fの長方形、および2F×3Fの長方形を含む）で形成されることを可能にする。トランジスタを分離する、中間トレンチ476およびディープトレンチ400の寸法を操作することによって、メモリ素子を含むトランジスタのアスペ
クト比は一般に調整可能である。
キャパシタ510および絶縁されたビット線512は、素子100を、コンピュータやそれと同様のものなどのメモリに従属する他の素子を含む、より大きなシステムの他の電子回路に連結するために使用される。例えば、そのようなコンピュータは、プロセッサ、プログラム論理、および／または、データおよび命令を表す他の基板構造を任意に含む。プロセッサは、制御回路、プロセッサ回路、プロセッサ、一般用途の単一チップまたは多チップマイクロプロセッサ、デジタルシグナルプロセッサ、一体型（embedded）マイクロプロセッサ、マイクロコントローラー、ならびにこれらと同様のものを、任意に含む。このように、素子100は多種多様な素子、製品、およびシステムに組み込まれることが可能である。
今度は図24を参照すると、ある実施形態では、ウェハ汚染とリフレッシュの問題に関心を払い、図15に示されたケイ化タングステン層454の堆積を排除する。そのような実施形態では、ケイ化タングステン層454は、図24に層464として示される、厚さが増した多結晶シリコン層で代用する。図21に示されたように中間トレンチ476と側壁スペーサ482が形成された後、SOD材料などの絶縁層490がアレイ領域308を覆ってブランケット堆積される。それから、素子周辺領域310内のゲートスタックの頂部で多結晶シリコン464が露出するように、CMPプロセスが行われる。その後、自己整合のケイ化物化プロセスが、金属層492の第一の堆積によって行われる。その結果得られる構造物が図24に例示される。続いてケイ化物化アニールを行い、多結晶シリコン層464と接触している金属492（例えばチタン）を自己整合式に反応させる。次に、反応しなかった金属492は、当技術分野で周知なように、選択的なエッチングが可能である。
例えば一実施形態では、約500 Åから約1000 Åの露出した多結晶シリコンが、ケイ化チタンで代用される。他のケイ化物材料（ケイ化タングステン、ケイ化ルテニウム、ケイ化タンタル、ケイ化コバルト、ケイ化ニッケルなど）が、他の実施形態では形成される。この構造は有利なことに、図15に示される金属蒸着ステップを削除することを可能にし、それによって、基板の金属汚染を減らしたり除いたりでき、さらにアレイ308内の犠牲ゲート材料（ここではシリコン一層のみ）の除去を容易にする。図24の実施形態は、絶縁キャップ層（例えば、チッ化シリコン）が周辺トランジスタに必要ではないことを利用する。そのようなトランジスタの寸法は、領域310の自己整合コンタクトの寸法に求められる程度ほど狭くはないためである。
他の実施形態（不図示）では、3側面U型トランジスタが形成される。そのような実施形態では、図11の段階において、シャロウトレンチ404が酸化シリコンではない充填材料（チッ化シリコンなど）で充填される。その後、中間トレンチ476内に側壁スペーサ482を形成する前に、シャロウトレンチ404から充填材料を除去するために選択的エッチングが利用される。側壁スペーサ482が形成される場合、半導体材料もまた、シャロウトレンチ404内に形成される。シャロウトレンチ404は中間トレンチ476よりも狭く、側壁スペーサ482の堆積がシャロウトレンチ404を埋めるからである。したがって、次のスペーサのエッチングは、シャロウトレンチ404内のゲート材料を、ソース／ドレイン領域の頂部の高さよりもわずかに低くへこませる。このプロセスが3側面トランジスタ構造物をつくる。有利なことに、ゲート材料は、両側に側壁ゲート領域を形成し、かつ、電位を均等にするU型突出部の行を橋絡する。このプロセスに関連する補助的な詳細は、全体の開示は参照によってこの出願に組み込まれる、U.S. Patent Application 10/933,062（2004年9月1日出願、代理人事件番号MICRON.299A、マイクロン事件番号2004-0398.00/US）の図32-35および、関連する明細書内に提供される。
ここに開示される製造技術は、有利なことに、周辺領域内にアクティブ素子を形成することを可能にし、ならびに、アレイ領域内に中間トレンチを単一マスクでパターニングす
ることを可能にする。周辺領域およびアレイ領域内でフィーチャを画定するために二つが結合している実施形態では、別の次のプロセスステップと同時に、周辺領域およびアレイ領域を分離するために第二のマスクが使用される。有利なことに、この第二のマスクは厳密なものではないので、基板上に存在する構造物上に簡単に並べられる。さらに、ここに開示される製造技術は他の実施例にも適用できる。例えば、そのような技術は、１トランジスタ、１キャパシタのDRAMセルを作製するのに使用できる。
ここに開示されるある実施形態では、周辺領域310内のアクティブ素子を形成するのに使用される材料と同じ材料が、アレイ領域308内の次のマスキングプロセスの犠牲材料として使用される。そのような材料の例は、多結晶シリコン層452、および任意でケイ化タングステン層454を含む。これは、有利なことに、素子周辺領域310と素子アレイ領域308内に別々にフィーチャを形成するために、二つの異なる厳密なマスクを使用する必要性をなくす。
さらに、素子周辺領域310内にゲート電極側壁スペーサ482を形成するために使用される材料が、素子アレイ領域308内のハードマスク材料としても使用される。一実施形態では、図17に例示するように、チッ化シリコンスペーサ468の堆積が、アレイ領域308内のライン470の間のギャップを埋める。
＜発明の範囲＞
前述の詳細な説明は、本発明のいくつかの実施形態を開示するが、この開示は例示のみであり、本発明の限定ではないことが理解されよう。開示された具体的な構造および操作は、上述したものと異なってもよく、ここに開示された方法は、縦型ゲートアクセストランジスタ以外の状況でも使用できることが認識されよう。
半導体アレイを形成するのに用いられる部分的に形成された半導体素子の斜視図を示す。 追加の半導体プロセス層の形成後の、図１の部分的に形成された半導体素子のyz平面での断面図を示す。 図１の部分的に形成された半導体素子に適用されるフォトマスクの例示的な実施形態の部分的な上部略図を示す。 図3のフォトマスクが適用され、ハードマスク層をパターニングするように転写された後の、図2の部分的に形成された半導体素子のyz平面での断面図を示す。 上にスペーサ材料をブランケット堆積した後の、図4の部分的に形成された半導体素子のyz平面での断面図を示す。 スペーサ材料を方向性エッチングした後の、図5の部分的に形成された半導体素子のyz平面での断面図を示す。 複数のディープトレンチを基板内までエッチングした後の、図6の部分的に形成された半導体素子のyz平面での断面図を示す。 ディープトレンチを誘電性材料で充填し、ほぼ平坦な表面を持つ素子を提供した後の、図7の部分的に形成された半導体素子のyz平面での断面図を示す。 上にハードマスク層をパターニングした後の、図8の部分的に形成された半導体素子のyz平面での断面図を示す。 パターニングされたハードマスク層の垂直方向の側壁に複数のスペーサを形成した後の、図9の部分的に形成された半導体素子のyz平面での断面図を示す。 複数のシャロウトレンチを基板内までエッチングした後の、図10の部分的に形成された半導体素子のyz平面での断面図を示す。 シャロウトレンチを誘電性材料で充填し、ほぼ平坦な表面を持つ素子を提供した後の、図11の部分的に形成された半導体素子のyz平面での断面図を示す。 図12の部分的に形成された半導体素子のxy平面での上面図である。 残りのマスキング層を除去した後の、図12の部分的に形成された半導体素子のyz平面での断面図を示す。 上にゲートスタック層を堆積した後の、図14の部分的に形成された半導体素子の、線15-15に沿った、xz平面での断面図を示す。 周辺領域内のアクティブ素子と、アレイ領域内のラインをパターニングした後の、図15の部分的に形成された半導体素子のxz平面での断面図を示す。 周辺領域アクティブ素子の周囲と、アレイ領域ラインの間に、スペーサ材料を形成した後の、図16の部分的に形成された半導体素子のxz平面での断面図を示す。 素子周辺領域をマスキングし、マスクされていない素子のアレイ部分からゲートスタック層をエッチングした後の、図17の部分的に形成された半導体素子のxz平面での断面図を示す。 残っているスペーサ材料を等方性エッチングを利用して縮小した後の、図18の部分的に形成された半導体素子のxz平面での断面図を示す。 図14に例示された構造物内まで中間トレンチのパターンをエッチングした後の、図19の部分的に形成された半導体素子のxz平面での断面図を示す。 残っているスペーサ材料をアレイ領域から取り除き、中間トレンチの内側を誘電体で覆い、中間トレンチ内にゲート材料の側壁スペーサを形成した後の、図20の部分的に形成された半導体素子のxz平面での断面図を示す。 図21の部分的に形成された半導体素子の部分の斜視図を示す。 上にのるキャパシタとビット線を備える、図22の部分的に形成された半導体素子を含む、一つのトランジスタの斜視図を示す。 自己整合ケイ化物化プロセスが、多結晶ゲートスタック上にケイ化物領域を形成するために使用される実施形態での、部分的に形成された半導体素子のxz平面での断面図を示す。 アレイ領域内のチッ化物層をエッチングした後の、図8の部分的に形成された半導体素子のyz平面での断面図を示す。 突出するスピンオン誘電性材料の周囲にチッ化物スペーサを形成した後の、図25の部分的に形成された半導体素子のyz平面での断面図を示す。 ビット線とワード線のアレイに関するメモリセルの位置を示す、メモリ素子の概略設計図である。

Claims (49)

  1. 複数のディープトレンチおよび複数のシャロウトレンチを、基板の第一の領域内に形成するステップであって、前記シャロウトレンチの少なくとも一つが、二つのディープトレンチの間に配置され、前記複数のシャロウトレンチと前記複数のディープトレンチは、互いに平行であるステップと、
    導電性材料層を、前記基板の前記第一の領域および第二の領域上に堆積するステップと、
    前記導電性材料層をエッチングして、前記基板の前記第一の領域上の複数のギャップによって分離される複数のライン、および、前記基板の前記第二の領域上の複数のアクティブ素子要素、を画定するステップと、
    前記基板の前記第二の領域をマスキングするステップと、
    前記複数のラインを前記基板の前記第一の領域から除去するステップであって、それによって、前記複数のラインが除去されたところに、複数の露出された領域を作り出すステップと、
    前記基板の前記第二の領域がマスクされている間に、前記複数の露出された領域内に複数の細長いトレンチをエッチングするステップと、
    を含む、装置を形成する方法。
  2. 前記導電性材料層は、多結晶シリコン層と金属材料層を含む、請求項1の方法。
  3. 前記複数の細長いトレンチをエッチングした後に、前記基板の前記第一の領域と前記第二の領域上に絶縁性材料を堆積するステップと、
    前記絶縁性材料を、前記第二の領域内の前記導電性材料を露出するために平坦化するステップと、
    前記基板上に金属層を堆積するステップであって、前記金属層は前記第二の領域内の前記露出された導電性材料に接触しているステップと、
    前記導電性材料のケイ化物領域をつくるステップと、
    をさらに含む、請求項1の方法。
  4. 前記基板の前記第一の領域内の前記複数のラインに沿って、ならびに、前記基板の前記第二の領域内の前記複数のアクティブ素子要素に沿って、スペーサ材料を堆積するステップをさらに含み、ここで、前記基板の前記第二の領域内に堆積された前記スペーサ材料は側壁スペーサ構造物を形成する、請求項1の方法。
  5. 前記スペーサ材料はチッ化シリコンを含む、請求項4の方法。
  6. 前記スペーサ材料が、前記基板の前記第一の領域内の前記複数のギャップを充填し、前記複数のラインが、前記スペーサ材料で充填された複数のギャップによって分離される、請求項4の方法。
  7. 前記複数のラインが、前記基板の前記第一の領域から除去された後に、前記複数の露出された領域がスペーサ材料の複数の領域によって分離される、請求項6の方法。
  8. 前記スペーサ材料の前記複数の領域が、前記複数のトレンチをエッチングするためのマスクを画定する、請求項7の方法。
  9. 前記複数のディープトレンチと前記複数のシャロウトレンチは、前記複数の細長いトレンチがエッチングされる前に形成される、請求項1の方法。
  10. 前記基板の前記第一の領域と前記第二の領域上に、前記導電性材料をその上に堆積する前に、誘電性材料層を形成するステップをさらに含む、請求項1の方法。
  11. アレイ部分および論理部分を有する、半導体基板と、
    前記半導体基板の前記アレイ部分内に形成される少なくとも一つのU型半導体構造物であって、前記半導体構造物は、第一のピラーの頂部に配置される第一のソース／ドレイン領域、第二のピラーの頂部に配置される第二のソース／ドレイン領域、および前記第一のソース／ドレイン領域と前記第二のソース／ドレイン領域に接続するU型チャネルを含み、ここで、前記U型チャネルは前記半導体基板に接触する、U型半導体構造物と、
    前記半導体基板の前記論理部分上に形成される少なくとも一つのトランジスタ素子であって、前記トランジスタ素子はゲート誘電体層およびゲート材料を含み、ここで、前記ゲート誘電体層は、前記第一のソース／ドレイン領域と前記第二のソース／ドレイン領域を基準としてせり上げられる、トランジスタ素子と、
    を含む、装置。
  12. 前記少なくとも一つのトランジスタ素子はプレーナ型トランジスタである、請求項11の装置。
  13. 前記第一のソース／ドレイン領域と前記第二のソース／ドレイン領域は、ドープされた半導体材料の領域をさらに含む、請求項11の装置。
  14. 第一のU型半導体構造物は、第二のU型半導体構造物から、ディープトレンチによって分離され、ここで、前記ディープトレンチは、前記第二のピラーから前記第一のピラーを分離するシャロウトレンチより深いことを特徴とする、請求項11の装置。
  15. 前記ディープトレンチおよび前記シャロウトレンチは、酸化物材料によって充填される、請求項14の装置。
  16. 前記少なくとも一つのトランジスタ素子の垂直方向の側壁に隣接して形成されるスペーサをさらに含む、請求項11の装置。
  17. 前記スペーサはチッ化物材料を含む、請求項16の装置。
  18. 前記スペーサは前記第一のピラーの幅の半分以上の幅を持つ、請求項16の装置。
  19. 前記U型半導体構造物に隣接して形成される細長いスペーサをさらに含む、請求項11の装置。
  20. 前記細長いスペーサは、前記第二のピラーから前記第一のピラーを分離するシャロウトレンチよりも深い、中間の深さのトレンチ内に形成される、請求項19の装置。
  21. 前記細長いスペーサは、前記U型半導体構造物から酸化物層によって分離される、請求項19の装置。
  22. 前記細長いスペーサは、導電性ゲート材料を含む、請求項19の方法。
  23. 前記細長いスペーサは、前記第二のピラーから前記第一のピラーを分離するシャロウトレンチと交差する、請求項19の装置。
  24. 前記少なくとも一つのトランジスタ素子は、その上に形成される絶縁キャップ層を含ま
    ない、請求項11の装置。
  25. 前記第一のピラーと前記第二のピラーの間に配置されるシャロウトレンチをさらに含む、請求項11の装置。
  26. 前記ゲート誘電体層は酸化物材料を含む、請求項11の装置。
  27. 前記ゲート材料は多結晶シリコン材料を含む、請求項11の装置。
  28. 前記ゲート材料は金属ケイ化物をさらに含む、請求項27の装置。
  29. 前記金属ケイ化物は、ケイ化タングステンおよびケイ化チタンからなるグループから選択される材料を含む、請求項28の方法。
  30. 前記第一のソース／ドレイン領域上に形成されるキャパシタと、
    前記第二のソース／ドレイン領域上に形成される絶縁されたビット線と、
    をさらに含む、請求項11の装置。
  31. 複数のシャロウトレンチおよび複数のディープトレンチを、基板アレイ領域内にパターニングするステップと、
    複数の中間の深さのトレンチを、前記基板アレイ領域内にパターニングするステップであって、前記中間の深さのトレンチは、前記シャロウトレンチおよび前記ディープトレンチと交差し、前記中間の深さのトレンチ、前記シャロウトレンチ、および前記ディープトレンチは、複数のU型トランジスタ構造物を前記基板アレイ領域内に画定し、前記複数の中間の深さのトレンチはフォトリソグラフィーマスクによって画定される、ステップと、
    複数のプレーナ型トランジスタ構造物を、基板論理領域内にパターニングするステップであって、前記複数のプレーナ型トランジスタ構造物は、前記フォトリソグラフィーマスクによって画定される、ステップと、
    を含む、方法。
  32. 前記シャロウトレンチの少なくとも一つが、二つのディープトレンチの間に配置され、
    前記複数のシャロウトレンチと前記複数のディープトレンチは互いに平行である、
    請求項31の方法。
  33. 前記複数の中間の深さのトレンチをパターニングした後に、前記基板アレイ領域および前記基板論理領域上に絶縁性材料を堆積するステップと、
    前記論理領域内の前記プレーナ型トランジスタ構造物を露出するために、前記絶縁性材料を平坦化するステップと、
    前記基板上に金属層を堆積するステップであって、前記金属層は前記複数の露出されたプレーナ型トランジスタ構造物と接触しているステップと、
    前記金属を、前記露出されたプレーナ型トランジスタ構造物と反応させるステップと、をさらに含む、請求項31の方法。
  34. 前記金属層はチタンを含み、前記ケイ化物領域はケイ化チタンを含む、請求項33の方法。
  35. 前記基板論理領域内の前記複数のプレーナ型トランジスタ構造物に隣接して、複数の側壁スペーサを形成するステップをさらに含む、請求項31の方法。
  36. 前記複数の側壁スペーサはチッ化シリコンを含む、請求項35の方法。
  37. 前記複数の側壁スペーサを形成するステップは、同時に、前記基板アレイ領域内の前記中間の深さのトレンチのためのハードマスクを画定するステップをさらに含む、請求項35の方法。
  38. 前記複数の側壁スペーサおよび前記マスクは同じ材料を含む、請求項37の方法。
  39. 前記複数のプレーナ型トランジスタ構造物は、ゲート誘電体上にシリコンを備えるゲートスタックを含む、請求項31の方法。
  40. 前記ゲートスタックは、前記シリコン上にケイ化物材料のストラップ領域を含む、請求項39の方法。
  41. 前記ケイ化物材料ストラップ領域は、ケイ化タングステンおよびケイ化チタンからなるグループから選択される材料を含む、請求項40の方法。
  42. 前記中間の深さのトレンチは、前記シャロウトレンチおよび前記ディープトレンチにほぼ直交する、請求項31の方法。
  43. 前記複数のシャロウトレンチと前記複数のディープトレンチを、スピンオン誘電性材料で充填するステップをさらに含む、請求項31の方法。
  44. 前記複数のシャロウトレンチと前記複数のディープトレンチを、絶縁性材料で充填するステップをさらに含む、請求項31の方法。
  45. 複数の細長い導電性側壁スペーサを、前記中間の深さのトレンチ内に形成するステップをさらに含む、請求項31の方法。
  46. 前記複数の細長い導電性側壁スペーサは半導体材料を含む、請求項45の方法。
  47. 前記複数のU型トランジスタ構造物は、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域に接続するチャネルを含み、前記チャネルは前記基板に接触している、請求項31の方法。
  48. 前記ソース領域は、前記複数のU型トランジスタの第一のピラーの頂上に形成され、前記ドレイン領域は、第二のピラーの頂上に形成される、請求項47の方法。
  49. 前記ソース領域と前記ドレイン領域は、ドープされた半導体材料を含む、請求項47の方法。
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