TW561625B - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device Download PDF

Info

Publication number
TW561625B
TW561625B TW091107327A TW91107327A TW561625B TW 561625 B TW561625 B TW 561625B TW 091107327 A TW091107327 A TW 091107327A TW 91107327 A TW91107327 A TW 91107327A TW 561625 B TW561625 B TW 561625B
Authority
TW
Taiwan
Prior art keywords
layer
electrode
memory device
top surface
semiconductor memory
Prior art date
Application number
TW091107327A
Other languages
English (en)
Inventor
Atsushi Fukumoto
Satoshi Shimizu
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW561625B publication Critical patent/TW561625B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

561625
【發明詳細說明】 【技術領域】 〜^發明係關於非揮發性半導體記憶裝置，特別係具有 容器的非揮發性半導體記憶裝置。 【背景技術說明】 非揮發性半導體裝置中，具有電容器的非揮發性半導體 裝置已屬習知。圖61係美國專利第6, 〇 1 5, 984號所揭示之 習知非揮發性半導體記憶裝置剖面圖。參照圖61，習知非 揮發性半導體記憶裝置係具備有：基板6〇 1、形成於基板 601上的通道氧化膜603、形成於通道氧化膜6〇3上的浮置 閘 6 06、形成於浮置閘 60 6 上的 〇N〇(〇xide Nitride 〇xide) 層620、以及形成於ΟΝΟ層620上的控制閘613。 在基板601上形成場氧化膜602。在場氧化膜6〇2上形成 通道氧化膜603。在通道氧化膜603上形成底極6〇7。在底 極6 07上形成0Ν0層620。在0Ν0層62 0上形成頂極615。 · 非揮發性5己憶胞電晶體係具有通道氧化膜6 〇 3、浮置閘 606、0Ν0層620、及控制閘613。電容器係由底極6〇7、0Ν0 層6 20、以及頂極615所構成。浮置閘6〇6與底極6 0 7係由相 同導電層所構成。控制閘61 3與頂極6 1 5係由相同的導電層 所構成。 圖6 2所示係供說明問題點用的非揮發性半導體記憶裝置 剖面圖。參照圖6 2，在基板6 0 1上形成層間絕緣膜6 3 〇。在 層間絕緣膜630上形成光阻圖案631 ，以光阻圖案631為罩 幕，對層間絕緣膜6 3 0施行姓刻處理，而形成接觸窗6 3 〇 a
\2D-C〇DE\91-07\91107327.ptd 第5頁 561625
及630b。此時接觸窗63〇a與接觸f63〇b的深度有相當之差 6^0的因^ =為形成接觸f 63Ga而長時間㈣層間絕緣膜 = =〇V 刻至原本應該不致被姓刻的頂極615與 十層2G處’而使接觸窗63Gb到達底極6G7。因此電容器 3失H，導致非揮發性半導體裝置可靠性降低的問題 供ΐ di ί發明為解決如上述問題點’其目的在於提 ’、 罪生π之非揮發性半導體記憶裝置。 體：：本：：的非揮發性半導體記憶裝置’係具備有半導 以^护成^主=半導體基板上的非揮發性記憶胞電晶體、 體係^括右導體基板上的電容器。非揮發性記憶胞電晶 極’、、來点於^著閘絕緣膜形成於半導體基板上的浮置閘 介電質層丄：ί閘極上的第一介電質[以及形成於第-基板上二下電才=制閑極。電容器係具備有：形成於半導體 在下電；μ 0 、形成於下電極上的第二介電質層、以及 浮置閘極盥下i Γ著第二介電質層而部分形成的上電極。 八…下電極係包含有配置於同一層的導電層。第一 "電負層與第二介雷曾 層。控制閘極邀上電u::有配置於同-層的介電質 上電極儀句把^電極係包含有配置於同一層的導電層。 之第一頂而.有：配置於相對較遠離半導體基板的部分處 體基板上且相：以頁面之方式而形成於半導 在如此構造的t f近+導肢基板之部分處的第二頂面。 有：配置於相對/土揮發性+ ’體記憶裝i中，上電極具備 對％C运離半導體基板之部分處的第一頂面； 561625 五、發明說明（3) 以及依連接於第一頂面之方式而形成於半 對較靠近半導體基板之部分 :基板上且相 頂面位於相對較靠近半導板=乂 。错此因為第二 基板上形成層間絕緣膜，此層 # b在+導體 導體基板的孔，血到逵繁- ' ^ ’若形成到達半 差便將縮小。所;；，ί^=的孔的話，該等孔的深度 第二介電質層的可能性將二第-頂面：孔突穿上電極與 體記憶裝置的可靠性。 —’因此可提昇非揮發性半導 再者，因為浮置閘極與下 介電質層與第二介電質丄係匕㊁相同導電層，第一 極與上電極係包含相同‘電：3相同介電質層，且控制閘 造。故，可依較少製=匕一步驟中進行製 裝置。 订衣w非揮發性半導體記憶 再者’最好第一介電質層盎 _ 第一氧化矽膜、氮化矽膜、^ _ 了；|電質層具有依序層積 下，因為第一介電質層盥第-二氧化矽膜的構造。此情況 因此相較於第一介電質声、=^ "電質層均具有氮化矽膜， 形成情況，前者可提昇^率了介電質層僅由氧化矽膜所 再者，非揮發性半導體 板上的層間絕緣層。在層間二:f具：有形成半導體基 板上的第一孔，與到達上％層上形成有到達半導體基 情況下，因為上電極的第二頂^第二頂面上的第二孔。此 板的部分冑，因此第一孔、菜声：位於相對較靠近半導體基 小。結果，當形成第二孔：J與ϊΐ孔深度便相對的縮 示 第一孔突穿上電極與形成 $ 7頁 C：\2D.(D〇DE\9l.〇7\9l 107327.ptd 561625 五、發明說明（4) 方、其下方的第二介電質層之可能性便將降低， 揮發性半導體記憶裝置的可靠性。 再者γ最好半導體基板係具有主表面，主表 面、及弟二頂面大致平行。 =者，最好非揮發性半導體記憶裝置更具備 '•心基板上的分離絕緣膜。在分離絕緣膜上形 上電極。此情況下，因為下電極與上電極形成 膜上，因此半導體基板與電容器便形成電性分 再者，最好非揮發性半導體記憶裝置更具備 電極上的二極體。此情況下，因為電容器與二 在一起，因此採用電容器與二極體便可構成昇 產生施加於非揮發性記憶胞電晶體的高電壓。 再者’最好二極體與下電極依直接接觸的方 同一層上 而可提昇非 面、第一頂 有形成於半 成下,電極與 於分離絕緣 離。 有連接於下 極體被連接 壓電路，可 式，形成於 ., 此情況下，因為二極體與下電極係形成於同一 : 因此相較於將該等形成其他層上的情況，前者可減 少二極體與下電極的製造步驟。 別者了減 ^者，非揮發性半導體記憶裝置更具備有形成於半導體 土板上的層間絕緣層。在層間絕緣層上形成有 =第-孔、到達上電極之第二頂面部分的第二= 一達一極體的第三孔。此情況下，到達半導體基板的第 =孔、相對較靠近半導體基板之部分處且到達上電極之第 頂面部分的第二孔、以及相對較上電極更靠近 Ξ Ϊ部分處且到達二極體的第三孔之間的深度差將縮小： b，在形成該等孔之際，對電容器過度蝕刻的可能性便
\\312\2d-code\9l-07\91107327.ptd 第8頁 ^1625 五、發明說明（5) 性^低& ’可更提昇非揮發性半導體記憶裝置的可靠 介ϊ ΐ声最：：f具有頂面與側面。上電極係隔著第二 向=電=r::部分與侧面的其中一部 頂面的情$兄，可增加二=相較於上電極僅面向下電極 昇電容器的電容。，之部分的對向面積，而可提 面再u:上電極隔著第二介電質層而面向於整體側 而更=電U:增加上電極與下電極之對向面積’ 電Ξ ί下ί =非揮發性半導體記憶裝置更具備有依包圍上 um，大致等於上電極之第-頂面的高度。 成，因此在力夕圍層依包圍上電極與下電極的方式而形 差將：：工上電極與下電極之際，與周圍部分的高度 差將鈿小，便可確實加工上電極與下電極。 目為外圍層的頂面高度大致等於上 周圍邛分門的-:ί 電極之際，㊣可減少與 二者’最好外圍層係由構成下電極、第二；;= 2極之層相同的層所構成。此情況下，因為以可二 步驟、！二介電質層及上電極的形成步驟相同之 $仃衣仏，因此可未增加製造步驟便形成外圍声。 再者，非揮發性半導體記憶裝置更具備有形成非&發性 \\312\2d-code\91-07\91107327.ptd 561625
記憶胞電晶體的記憶胞區域，與形成電容器的周圍區域。 【較佳實施例之說明】 / 參照圖1，依照本發明實施形態丨之非揮發性半導體記憶 裝置1 0係具備有：半導體基板的矽基板1、形成於石夕基板工 上的記憶胞區域1 0 0、形成於矽基板i上的周圍區域2 〇 〇、 以及形成於石夕基板1上的周圍電路區域3 〇 〇。 記憶胞區域1 0 0係記憶著資訊的區域，將所需的資料記 憶於記憶胞區域100中。周圍區域2 〇〇與周圍電路區域3〇〇 係控制著記憶胞區域1 〇 〇動作的區域，設置有電晶體、電 容器、二極體等。另，記憶胞區域1 0 0、周圍區域2 〇 〇、及 周圍電路區域3 0 0的配置，並不僅限於圖1所示，譬如亦可 記憶胞區域1 0 0佔有較圖1所示面積更大的面積。此外，該 寻二個區域的配置可適當的變更。 參照圖2所示，在記憶胞區域1 〇 〇中形成複數個非揮發性 記憶胞電晶體1 5 0。非揮發性記憶胞電晶體1 5 〇係可電子寫 入與刪除的EEPROM(電子抹除式唯讀記憶體， electrically erasable programmable read-only memory)，譬如快閃記憶體。在矽基板上形成複數個非揮 發性記憶胞電晶體1 5 0的源極區域1 1 〇與沒極區域111。源 極區域1 1 0與汲極區域1 1 1構成主動區域（亦稱「活性區 域」），依朝一方向延伸的方式形成。 源極區域1 1 0與汲極區域1 1 1係利用分離絕緣膜的場氧化 膜101而相互分離。 在源極區域11 0與沒極區域111之間形成有浮置閘極
C:\2D-C0DE\91-07\91107327.ptd 第 10 頁 561625
大:Λ直狀一 區域 在 >予;置閘極1 03上，帶狀形成控制閉極j 〇5。此外 2中雖，己曰載一著控制閘極! 〇5的寬度大於浮置閘極工的寬Θ 是實際上，控制閘極1〇5的寬度與浮置間極 度大致相等。 J見 控制閘極1 05係依朝大致垂直於源極區域丨丨〇 ⑴延伸方向延彳，且朝大致平行於島狀浮置閉極二： !向延伸的方式而形成。另夕卜，控制閘極105構成所謂的 在控制閘極1 05上形成配線層1 07。配線層1 07係朝大致 垂直於控制閘極105延伸方向的方式延伸。配線層1〇7係利 用接觸窗106a而電性連接於汲極區域丨丨！。汲極區域丨丨j 電位寺於配線層1 〇 7的電位。 參照圖3，周圍區域2 0 0具有電容器2 5 0。電容器2 5 0具備 有：形成於矽基板上之下電極2〇3、及在下電極2〇3上隔著 第二介電質層（圖3中未圖示）而所形成的上電極2〇5。下電 極203連接於二極體26〇，二極體260與下電極2〇3係由同一 層所構成。二極體26〇係經η型雜質摻雜過的η型區域221、 與fp型雜質摻雜過的ρ型區域2 2 2，串聯連接而構成的。η 型區域221連接於接觸窗106c，而ρ型區域222連接於接觸 窗106d °上電極2〇5係依覆蓋著下電極203的其中一部分， 但未覆蓋到二極體260的方式構成。 蒼照圖4 ’在周圍電路區域3〇 〇上，形成場效電晶體35 1
\\312\2d-code\91-07\91107327.ptd 第11頁 五、發明說明（8) 與3 5 2 °場效電晶體3 5 1係由閘極3 0 3、與形成於閘極3 〇 3二 側型雜質區域310所構成。場效電晶體3 51係所謂的η型 電曰曰體。场效電晶體3 52係由閘極3 03、與形成於閘極3〇3 了側的Ρ型雜質區域31 i所構成。場效電晶體352係所謂的ρ 型電晶體。在場效電晶體351與352上，形成配線層3〇7。 =線層30 7係依朝大致垂直於閘極3 〇3延伸方向的方式延 多”、^圖5，形成於石夕基板1上的非揮發性記憶胞電晶體 15〇，係包含有：隔著閘絕緣膜的通道氧化膜1〇2而形成於 矽基板1上的浮置閘極丨03、形成於浮置閘極1〇3上的第二 1:電質層1〇4、以及形成於第一介電質層1〇4上的控制閘極 在矽基板1的主表面If上形成複數個場氧化膜1〇1。 基板1的主表面If上，與場氧化膜1〇1上，形成通道氧化 102。在通道氧化膜102上形成島狀浮置閘極1〇3。浮 、 極103係由經雜質摻雜過而具有導電性的多晶矽 3 依覆蓋著浮置閘極103與通道氧化膜1〇2的方 介電質層104。 、仏成第一 參照圖6，第一介電質層104係包含有·第一氧 l〇4a、氮化矽膜10413、及第二氧化矽膜1〇4c。第一入媒 層1 04上形成有控制閘極1 05。控制閘極丨〇5盥一 ；| I 膜l〇4c接觸。 ，、乐一氧化矽 再度參照圖5 ’在控制閘極105上，形成由 成的層間絕緣層106。在層間絕緣層1〇6中亦可添二^二二 561625 五、發明說明（9) 如硼與磷等雜質。在層間絕緣層丨〇 6上形成配線層1 〇 7。配 線層107係由含銅的鋁合金所構成。控制閘極1〇5係由紙面 左端朝右端延伸。配線層107則朝垂直於控制閘極1〇5的方 向（即從紙面的正前端方向朝深度（後面）方向）延伸。 參照圖7，在記憶胞區域1 00中形成複數個非揮發性記憶 胞電晶體1 5 0。非揮發性記憶胞電晶體丨5 〇構成要件之一的 源極區域1 1 〇與汲極區域丨丨丨，係形成於矽基板丨上。源極 區域1 1 〇與汲極區域丨丨1係利用將雜質植入矽基板1的主表 面1 f而形成的。在矽基板1的主表面丨f，且包挾著源極區 域11 0與汲極區域111的區域上，形成通道氧化膜丨〇 2。在 通道氧化膜1 0 2上，形成截面矩形之浮置閘極〗〇 3、第一介 電負層1 0 4、及控制閘極1 〇 5。在圖7所示截面中，浮置閘 極1 0 3的寬度，等於控制閘極丨〇 5的寬度。 層間絕緣層1 〇 6係依覆蓋著浮置閘極丨〇 3、第一介電質層 104、及控制閘極丨05的方式，而形成於矽基板1之主表面 1 f上。在層間絕緣層丨〇 6中，形成到達汲極區域丨丨1的接觸 窗106a。依填充接觸窗1〇6a並接觸到汲極區域1U的方 式，形成配線層1 〇 7。 參照圖8 ’在矽基板1表面上，形成分離絕緣膜的場氧化 膜201 °在場氧化膜2〇1上形成電容器250。電容器250係由 在場氧化膜2〇1上隔著通道氧化膜202而所形成的下電極 203、形成於下電極2 〇3上的第二介電質層204、以及形成 於第一介電質層204上的上電極205所構成。 下電極203具有頂面2〇3t與側面203s。頂面203t位於大
C:\2D-OODE\91-O7\91107327.ptd 第13頁 561625 五、發明說明（ίο) 致平行主表面1 f的位置處。側面2 〇 3 s位於大致垂直於主表 面If的位置處。依接觸到頂面2〇3t與側面203s的方式，設 置第二介電質層204。第二介電質層204係由形成於下電極 2 03上的第一氧化矽膜丨04a、形成於第一氧化矽膜1〇4a上 的氮化矽膜104b、形成於氮化矽膜i〇4b上的第二氧化石夕膜 104c所構成。第二介電質層204係所謂的ΟΝΟ膜。 在第二介電質層2〇4上設置上電極205。上電極2 05具備 有：位於相對遠離矽基板1之部分處的第一頂面241t、與·· 位於相對靠近矽基板1之部分處的第二頂面2 4 21。 利用與構成下電極2〇3之層相同的層形成二極體26〇。二 極體2 6 0係由經n型雜質摻雜過的^型區域221、與經p型雜 質摻雜過的p型區域222所構成。利用η型區域221與p型區 域2 22直接接觸，而形成叩接合。依覆蓋著電容器25〇與二 極體260的方式，形成層間絕緣層丨〇6。在層間絕緣層 中’形成接觸窗l〇6b、106c、及l〇6d，且接觸窗1061)到達 上電極20 5的第二頂面242t。接觸窗1〇6c到達二極體26〇的 P型區域222。依填充接觸窗106b、1〇6c、及1〇6(1，並 到上電極205、n型區域221、及型區域222的 配線層207。 J乃式，形成 B曰
圍電路區域3°〇中’形成複數個場效; 3 5 2。場效電晶體3 5 1與3 5 2係利用形成於々其 1上的％氧化膜301而分離。在矽基板}的主表面丨/上，土 成η型雜質區域31〇與1)型雜質區域3n。在一 ^ 域31〇之間，於石夕基板R主表面lfi，隔著雜^ 工⑽考刼氧化膜3 0
561625 五、發明說明（11) 形成閘極3 0 3 °在一對p型雜質區域3U之間，於矽基板1之 主表面If上，隔著場氧化膜3〇2形成閘極3〇3。依覆蓋著閘 極3 03的方式’在矽基板1之主表面卩上形成層間絕緣層 1 0 6。在層間絕緣層1 〇 6上依大致垂直於閘極3 〇 3延伸方向 的方式，形成配線層3 〇 7。 參照圖5至圖8，非揮發性半導體記憶裝置係具備有··半 導體基板的矽基板1、形成於矽基板丨上的非揮發性記憶胞 電晶體1 5 0、形成於矽基板1上的電容器2 5 〇。 非揮發性記憶胞電晶體丨50係包含有：隔著閘絕緣膜的通 道氧化膜1 0 2而形成於矽基板1上的浮置閘極丨〇 3、形成於 浮置閘極1 0 3上的第一介電質層丨〇 4、以及形成於第一介電 質層1 0 4上的控制閘極1 〇 5。 電容器2 5 0係包含有：形成於矽基板1上的下電極2 〇 3、形 成於下電極203上的第二介電質層2 04、以及在下電極2〇3 上隔著第二介電質層204而所部分形成的上電極205。 浮置閘極1 0 3與下電極2 0 3係包含有配置在同一層上的導 電層。第一介電質層104與第二介電質層204係包含有配置 在同一層上的介電質層。控制閘極1〇5與上電極2〇5係包含 有配置在同一層上的導電層。上電極2 〇 5係具備有：位於相 對遠離矽基板1之部分處的第一頂面2 4 11 ;以及依連接第 一頂面241t之方式而形成於石夕基板1上，且位於相對靠近 矽基板1之部分處的第二頂面242t。 第一介電質層104與第二介電質層204具有依序層積第一 氧化石夕膜1 0 4 a、氮化矽膜1 0 4 b、第二氧化矽膜1 〇 4 c的構
C:\2D-CODE\91-07\91107327.ptd 第15頁 561625 五、發明說明（12) 造。非揮發性半導體記憶裝置更包含有形成於矽美 板1之弟一孔的接觸窗106a，以及到達上電極2 面242t的第二孔之接觸窗1〇6b。 、 矽基板1具有主表面1f，且主表面1f、第一頂面241t、 及第二頂面242t大致平行。 非揮發性半導體記憶裝置更具備有形成於矽基板丨上之 分離絕緣膜的場氧化膜2〇1。在場氧化膜2〇1上形成下電極 203與上電極20 5。另外，下電極2〇3與上電極2〇5， 成主表面If上。 y 非揮發性半導體記憶裝置更包含有連接下電極203的二 極體260。依直接接觸到二極體26〇與下電極2〇3的方式， 由同一層所構成。 非揮發性半導體記憶裝置更具備有形成於矽基板1上的 層間絕緣層1 0 6。在層間絕緣層1 〇 6中，形成有到達石夕基板 1的第一孔之接觸窗l〇6a，到達上電極20 5之第二頂面2421 的第一孔之接觸窗1 〇 6 b、以及到達二極體2 6 0的第三孔之 接觸窗106c與106d。 下電極203具有頂面203t與側面2 03s。上電極2 05係隔著 第二介電質層204，而使下電極203之頂面203t的其中部 分，與側面2 03s的其中部分呈相對向狀態。 非揮發性半導體記憶裝置更包含有形成非揮發性記憶胞 電晶體150的記憶胞區域100、與形成電容器250的周圍區 域20 0 〇
C:\2D-C0DE\91-07\91107327.ptd 第16頁 561625 五、發明說明（13) ( 其次，針對圖5〜圖1 0所示非揮發性半導體記憶裝置之 製造方法’進行下述說明。圖11、圖15、圖19、圖23、圖 · 27、圖31、圖35、圖39、圖43、及圖47係對應圖5所示截 面。圖12 、圖16、圖20、圖24、圖28、圖32、圖36、圖 40、圖44、及圖48係對應圖7所示截面。圖13、圖17、圖 21 、圖25、圖29、圖33、圖37、圖41 、圖45、及圖49所示 截面，係對應圖8所示截面。圖14、圖18、圖22、圖26、 圖30、圖34、圖38、圖42、圖46、及圖50所示截面，係對 應圖1 0所示截面。 參照圖11〜圖14，在矽基板！表面上，形成當作分離絕 籲 緣膜用的場氧化膜1〇1、2〇1及3〇1。場氧化膜1〇1的形成方 法，可採用如部分氧化法（L〇c〇s法）。此外，在矽基板！的 主表面1 f上形成光阻圖案之後，依照此光阻圖案，對矽基 板1施行蝕刻處理而形成溝渠。亦可依埋藏此溝渠的方 式，形成場氧化膜101、2〇1及3〇1。 在矽基板1上形成通道氧化膜102及2()2。在通道氧化膜 102與202上’沉積雜質摻雜過的多晶矽膜3。另外，多晶 矽膜3亦可由經添加雜質的非晶矽膜所構成。 參照圖1 5至圖1 8，在多晶矽膜3上塗布光阻。將此光阻 利用微严步驟&而圖案化，藉此形成光阻圖案4〇1。光阻圖 · 案4 0 1係覆蓋著記憶胞區域丨〇 〇與周圍區域2 〇 〇的其中一部 二。以光阻圖案4 〇 1為罩幕，對多晶矽膜3施行蝕刻處理。 藉此在圖1 5與圖1 6所示記憶胞區域丨〇 〇中，多晶矽膜3便被 圖案化。在圖17所示周圍區域200中，多晶石夕膜3被圖案化
561625
=成I電極203。在周圍電路區域3()◦中完全去除多晶石夕 膜而裸路出通道氧化膜2〇2。 參照圖1,9〜圖22 ’在石夕基板ljL形成第一氧化石夕膜、氮 矽膜及第二氧化矽膜。在第二氧化矽膜上塗布光阻，然 ί，照微影步驟對光阻施行圖案化處理。藉此形成光阻圖 案402。藉由將光阻圖案4〇2當作罩幕，並對第二氧化矽 膜、氮化矽膜及第一氧化矽膜施行圖案化處理，而形成第 一介電質層104與第二介電質層2〇4。另外，在周圍電路區 域3 00中，元全去除第一氧化矽膜、氮化矽膜及第二氧化
矽膜。第一介電質層104與第二介電質層2〇4便是所謂的 ΟΝΟ 膜。 乂參照圖23〜圖26，在周圍區域2〇〇與周圍電路區域3〇〇上 形成場氧化膜3 02。依覆蓋著第一與第二介電質層1〇4與 2〇4、及場氧化膜3 0 2的方式，形成多晶矽層。在多晶矽層 上塗布光阻。藉由將此光阻依照微影步驟施行圖案化處 理’而形成光阻圖案403。依照光阻圖案403對多晶矽膜施 行圖案化處理，而形成控制閘極丨〇 5、上電極2 〇 5及閘極 30 3。 參照圖27〜圖30，在矽基板1上塗布光阻。藉由將此光
阻依照微影步驟施行圖案化處理，而在周圍電路區域3 〇 〇 上形成光阻圖案404 °以控制閘極丨〇5及上電極2 0 5為罩 幕’自行對準的蝕刻第一介電質層1〇4與第二介電質層 204 〇 參照圖3 1〜圖3 4 ’在矽基板1上塗布光阻，並將此光阻
C:\2D-CODE\9l-07\91107327.ptd
561625 五、發明說明（15) 依照微影步驟施行圖案化處理。藉此在周圍區域2 〇 〇與周 圍電路區域30 0上形成光阻圖案4〇5。在記憶胞區域1〇〇 中’以控制閘極為罩幕，自行對準的對多晶矽膜3施行蝕 刻處理。藉此便形成浮置閘極丨〇 3。 參照圖3 5至圖3 8，從矽基板1之主表面丨f上箭頭4 5 1所示 方向，以控制閘極105為罩幕，將雜質植入矽基板工中。藉 此在浮置閘極1 〇 3二側形成源極區域1 1 〇與汲極區域1 1 1。 另+外’源極區域110與汲極區域U1係由雜質區域所構成。 藉此便形成由浮置閘極1 〇 3、控制閘極丨〇 5、源極區域 11 〇、及汲極區域111所構成的非揮發性記憶胞電晶體 1^0。另外，如圖37與圖38所示，因為周圍區域（〇N〇電容 為區域）200與周圍電路區域3〇〇係利用光阻圖案4〇5所覆蓋 著，因此雜質便不致植入。 參照圖3 9至圖4 2，在矽基板1上塗布光阻，並將此光阻 依照微影步驟施行圖案化處理。藉此便形成光阻圖案 40 7。以光阻圖案407與閘極303為罩幕，從箭頭452所示方 向，利用植入如砷等n型雜質而形成n型區域221與11型雜質 ，域310。藉此如圖42所示，便形成由在矽基板！上隔著場 氧化膜302所形成的閘極3 0 3，與形成於閘極3〇3二側的一 對η型雜質區域所構成的場效電晶體3 5 1。 參照圖43至圖46 ’在矽基板！上塗布光阻，並將此光阻 依照微影步驟施行圖案化處理。藉此便形成光阻圖案 408。以光阻圖案4〇8與閘測3為罩幕，從箭頭似所示方 向’利用植入如硼等ρ型雜質而形成ρ型區域222與ρ型雜質
561625 五、發明說明（16) 區域3U。如此便完成由在矽基板！之主 化膜3 0 2所形成的鬥代q n Q k ^ ^ % ^ α 1 成的閘極303，與形成於閘極303二側的矽美 板1位置的Ρ型雜曾ρ* β q彳！ &址^ 貝[或3 11所構成的p型場效電晶體3 5 2。 體ίο成具有連接於n型區域221細型區域222之構造的 ^照圖47至圖50，在石夕基板】上沉積由氧化石夕膜所構成 的層間絕緣層106。在層間絕緣層106上塗布光阻，並將此 先阻依照微影步驟施行圖案化處理。藉此便形成光阻圖案 4 0 9以此，光阻圖案4 0 9為罩幕，對層間絕緣層丨〇 6施行蝕 刻處理。藉此而形成到達汲極區域丨丨1的接觸窗丨〇6a、到 達上電極205之第二頂面242t的接觸fl〇6b、到達二極體 26 0之η型區域221的接觸窗丨〇6c、及到達二極體26〇之口型 區域222的接觸窗i06d。另外，如圖5〇所示，因為周圍電 2區域300係覆蓋著整面光阻圖案4〇9，因此未形成接觸 窗’但是配合需要亦可在源極/汲極區域31 〇或311上形成 接觸窗。 然後’依填充接觸窗1〇6a至1〇6(1的方式，在層間絕緣層 1 06上形成銘層。在鋁層上塗布光阻，並將此光阻依照微 影步驟施行圖案化處理。藉由以此光阻圖案為罩幕對鋁層 施行餘刻處理’而形成配線層1〇7、2〇7及3〇7。如此便完 成圖5〜圖10所示半導體裝置。 依此所構成之依照本發明實施形態1的非揮發性半導體 記憶裝置’如圖8所示，上電極2 〇 5係由形成於場氧化膜 201附近且設於相對較低的位置處之第二頂面242t、以及
第20頁 \\312\2d-code\91-07\91107327.ptd 561625 五、發明說明（】7) 搭置於下電極2〇3上且設於相對較高部分處的第一頂面 241t所構成。因為第二頂面242t的高度低於第一頂面24it 的高度，因此第二頂面242t便形成較第一頂面2411更靠近 矽基板1的主表面1 f。所以，因為到達第二頂面2 4 21的接 觸窗1 〇6b深度，與到達主表面1 f的接觸窗1〇63深度間之差 距便將縮小，因此在形成接觸窗〗〇63與1〇61)時的蝕刻處理 上’便不致過度蝕刻上電極205。故，填充於接觸窗1〇6b 的配線層207便不致接觸到下電極2 〇3，而可提高非揮發性 半導體記憶裝置的可靠性。 再者，在接觸窗l〇6b的正下方，形成上電極2〇5、第二 介電質層204、通道氧化膜2〇2、及場氧化膜2(π在接觸窗 1 0 6 b的正下方並未形成下電極2 〇 3。因此假設在利用蝕刻 處理而形成接觸窗l〇6b之時，即便過度蝕刻上電極2〇5與 第二介電質層204，接觸窗106b亦不致到達下電極2〇3 /社 果可更加提昇非揮發性半導體記憶裝置的可靠度。 ° ^者，〉于置閘極103、下電極2〇3、及二極體26〇係由同 。第一介電質層104與第二介電質層204 門測3 #由Π /斤構成。控制開極105、上電極20 5、及 =極303係由同-多晶石夕膜所構成。故’可減少製造步 第-氧化㈣ma、氮：二電〇4質 所謂ΟΝΟ膜，因此相較於僅、 第一氧化矽膜104c之 提昇電容量。 形成氧切膜的情況，前者可 再者’因為在絕緣體的 本肢的场虱化膜201上，形成電容器25〇 C:\2D-OODE\91-07\91Kr7327.ptd 第21頁 561625 五、發明說明（18) 極體260，因此電容器250與二極體26〇並不致直接接 至矽基板1。結果，該等元件的電容器2 5 〇與二極體 便不致與其他元件間形成短路，因此可提昇非揮發 導體記憶裝置的可靠性。另外，電容器250與二極體 係當作產生供施加於控制閘極丨〇5上之高電壓用的充 電路構成要件使用。
再者，在層間絕緣層丨0 6上形成到達二極體2 6 〇之η型區 /221與ρ型區域222的接觸窗1〇以與1〇6(1。因為此接觸窗 106c與i〇6d到達與下電極20 3之頂面2〇以相同高度的部分 二，因此接觸窗106c與i〇6d的深度，在與接觸窗1〇6a深度 曰的差距便將縮小。結果，在形成接觸窗1〇6c與1〇64之 際，因為η型區域221與p型區域222並未過度遭蝕刻，故可 更加提昇非揮發性半導體記憶裝置的可靠性。 (實施形態2 ) 參照圖5 1，依照本發明實施形態2的非揮發性半導體記 隐裝置，除在周圍區域2〇〇上形成包圍電容器25〇的外圍層 2 3 0之點’與實施形態1的周圍區域2 〇 〇有所不同。外圍層 230構成環狀，包含有下電極231與上電極232。
,外圍層230雖然依包圍電容器25〇之方式而大致形成四角 形狀，但是外圍層23 0的形狀並不限於此，譬如可為圓 心一角死^、或五角形專各種形狀。參照圖5 2，依照本發 明實施形態2之非揮發性半導體記憶裝置，就在周圍區域$ 200上形成外圍層230之點，不同於實施形態1的周圍區域 200。外圍層230係形成於場氧化膜201上。外圍層23Q具有
561625 五、發明說明（19) ^----- 第、二成電於質下電T31上的第二介電質層2°4、以 電負層204上的上電極232。上電極232且 有外圍層23。的頂面230 te頂面23〇t的高度，大電二= J面⑷t的高度。下電極231與下電極2Q3係由/一於層第所 構成"上電極23 2與上電極20 5係由同一層所構成。 j Ϊ圖51與圖52所示具周圍區域20〇之非揮發性 + =組5己憶扁置的製造方法進行說明。參照圖53，依昭如 同貫施形气1的相同步驟’在矽基板1上，形成場氧化膜 201通道氧化膜202，在通道氧化膜202上形成多晶矽、 :肿在I ::膜上塗布光阻，藉由將此光阻圖案化成既定 》’》成光阻圖案401。以光阻圖案401為罩幕，對多 ^夕膜施行餘刻處理，而形成電容器之下電極203與外圍 層的下電極231。 暂=乂照如同實施形態1相同的步驟，形成第二介電 負層204，；、、、、後在第二介電質層2〇4上形成多晶矽膜。在多 晶^膜上塗布光阻，藉由將此光阻依照微影步驟施行圖案 ，处理，而形成光阻圖案4〇3。以光阻圖案為罩幕，對 夕晶矽膜施行蝕刻處理，而形成上電極205與232。藉此便 形= ί: 250Λ外圍層230。然後，依照如同實施形態1 :目5父“，元成圖5 1與圖52所示非揮發性半導體記憶裝 置。 η:式所構成的非揮發性半導體記憶裝置中，首先 具有=貫施形^之非揮發性半導體記憶裝置相同的功 Α 依覆蓋著電谷15250的方式形成外圍層£30。外
\\312\2d-code\91-07\91107327.ptd 第23頁 561625 五、發明說明（20) 圍層230的頂面230t高度，因為大致等於電容器250之上電 極205的第一頂面241t高度，因此在圖54所示步驟中，即 便塗布光阻的情況，此光阻亦不致從上電極2 〇 5流向於周 圍。甚至即便利用爾後的步驟，而在上電極之上形成層間 絕緣層之情況時，構成層間絕緣層的氧化矽膜亦不致流向 於電容器250的外圍。換句話說，因為電容器25〇與外圍層 230的高度可大致形成相同，因此便可提升場氧化膜2〇ι上 的元件平坦性。結果，便不需要爾後步驟中的平坦化處 理。藉此便可提升非揮發性半導體記憶裝置的可靠性。 、再者，當利用爾後的步驟，對第二介電質層2 〇 4利用濕 式蝕刻而去除時，因為電容器25〇被外圍層23〇所包圍著， 因此#刻液便不致過剩的接觸到電容器2 5 〇。結果，構成 電容器250的第二介電質層2〇4，便不致遭過度蝕刻，而可 防止電容器之電容量的降低。 (實施形態3 ) 參照圖5 5，依照本發明實施形態3之非揮發性半導體記 憶裝置的周圍區域2 〇 〇，就上電極2 〇 5大於實施形態1與2之 上電極2 0 5，且上電極205.覆蓋著下電極2〇3大部分u之^而 言，不同於實施形態1的電容器250。上電極2〇5形成板 狀’且其平面面積大於實施形態1之上電極2〇5的面積。 依此構造的本發明實施形態3之非揮發性半導體記憶裝 置，首先具有如同實施形態1之非揮發性半導體記憶裝置 相同的功效。甚至，在周圍區域2〇〇中，因為上電極Μ。的 面積增加’因此上電極205與下電極203的相對向面積將增
C:\2D-00DE\91-07\91107327.ptd 第24頁 561625 五、發明說明（21) 加。結果便將更加增加電容器2 5 0的電容量。 (實施形態4 ) 參照圖5 6，依照本發明實施形態4之非揮發性半導體記 憶裝置的周圍區域2 0 〇，就設置覆蓋著電容器2 5 〇的外圍層 2 3 0之點而言，不同於實施形態3的周圍區域2 〇 〇。外圍層 2 3 0係如同實施形態2所示外圍層2 3 0相同的構造。 在依此構造的非揮發性半導體記憶裝置中，具有實施形 態1至3所示的效果。 / (實施形態5) 參照圖5 7 ’本發明實施形態5之非揮發性半導體記憶裝 置的周圍區域200，就在上電極20 5上設置護環閘271，並 利用上電極205覆盍者下電極203整個外圍之點，不同於實 施形態1所示周圍區域200。上電極20 5係幾乎全部覆蓋著 下電極203，未被上電極2 05覆蓋到的部分便構成二極體 26 0 〇 參照圖5 8 ’在周圍區域2 0 0中，就設置由上電極2 〇 5構成 的護環閘2 7 1之點’不同於實施形態1所示周圍區域2 〇 〇。 藉此上電極2 0 5便隔著第二介電質層204而面向下電極2〇3 的整個側面2 0 3 s。未被上電極2 0 5覆蓋到的部分便構成二 極體2 6 0。 依此構造的本發明實施形態5之非揮發性半導體記恨裝 置，首先具有如同實施形態1之非揮發性半導體記憶裝置 相同的功效。再者，因為下電極2 0 3的側面203s整體被上 電極205覆蓋，因此下電極2 0 3與上電極2 05的相對向面積
C:\2D-OODE\91-O7\91107327.ptd 第25頁 561625 五、發明說明（22) 將增加。結果便將更加增加電容器2 5 0的電容量。 首先’如同實施形態1 ’在矽基板1上形成場^氧化 201、通道氧化膜202、下電極203、以及第二入蕾併、 204。在第二介電質層204上形成多晶矽膜。在多曰' θ 塗布光阻’並依照微影步驟對光阻施行圖案化處:。葬 形成光阻圖案403。利用依照光阻圖案4〇3對多晶石夕膜^ _ 蝕刻處理，而形成上電極205。上電極2〇5覆蓋=下電二仃 203的側面203s整體。上電極205具有護環閘271。然2 依照如同實施形態1相同的步驟，完成如圖57及圖&示 具有周圍區域的非揮發性半導體記憶裝置。 (實施形態6 ) 參照圖60，本發明實施形態6之非揮發性半導體記憶裝 置的周圍區域2 0 0，就形成包圍著電容器25〇的外圍層23〇 ==不Θ於實施形態5戶斤示非揮發性半導體記憶裝置的 周圍區域200。 有 揮 依此構成的實施形態6之非揮發性半導體記憶裝置，具 $施形態5之非揮發性半導體記憶裝置與實施形態2之非 發性半導體記憶裝置的效果。 以上針對本發明 進行各種變化。首 亦可在多晶矽層上 配線層可不只採用 區域上形成複數電 充電電路。 惟所示實施形態可 只上述多晶碎上’ 等金屬層。再者， 此外，亦可在周圍 由連接該等而形成 實施形態進行說明， 先，譬如導電層可不 設置矽化鈦或矽化鎢 銘合金，亦可鎢等。 容器與二極體，並藉
五、發明說明（23) 本次所揭示的實施形態全部 非限制。本發明之範圍不僅而已’應認為並 範圍所示，與申請專利範圍均等舉凡申請專利 均涵蓋在内。 及乾圍内的所有變更 依照本發明的話，可提供可靠 _ 記憶裝置。 較鬲的非揮發性半導體 【元件編號說明】 1 矽基板 3 多晶石夕膜 10 非揮發性半 100 記憶胞區域 101 場氧化膜 103 浮置閘極 104 第一介電質> 104a 第一氧化矽J 104b 氮化矽膜 104c 第二氧化矽月 105 控制閘極 106a, 106b, 106c, 106d, 630a 106,630 層間絕緣層 110 源極區域 111 汲極區域 102,202,603 通道氧化膜 1 0 7, 20 7, 30 7 配線層 接觸窗 561625
五、發明說明（24) 150 非揮發性記憶胞電 200 周圍區域 204 第二介電質層 2 0 3, 2 3 1 下電極 205,232 上電極 221 η型區域 222 ρ型區域 230 外圍層 250 電容器 260 二極體 271 護環閘 300 周圍電路區域 303 閘極 310 η型雜質區域 311 Ρ型雜質區域 351 場效電晶體 352 場效電晶體 601 基板 606 浮置閘 607 底極 613 控制閘 615 頂極 620 ΟΝΟ層 631 光阻圖案 \\312\2d-code\91-07\91107327.ptd 第28頁 561625 五、發明說明（25) 20 1,30 1, 30 2, 6 0 2 場氧化膜
If 主表面 203s 側面 203t，230t 頂面 2411 第一頂面 242t 第二頂面 401，402,403,404,405,407,408,409 光阻圖案
C:\2D-C0DE\91-07\91107327.ptd 第29頁 561625 圖式簡單說明 圖1為依照本發明實施形態1之非揮發性半導體記憶裝置 的平面圖。 圖2為依照本發明實施形態1之非揮發性半導體記憶裝置 的記憶胞區域之平面圖。 圖3為依照本發明實施形態1之非揮發性半導體記憶裝置 的周圍區域之平面圖。 圖4為依照本發明實施形態1之非揮發性半導體記憶裝置 的周圍電路區域之平面圖。 圖5為沿圖2中之V-V線所觀看到截面的示意圖。 圖6為圖5中VI所包圍部分的放大截面圖。 圖7為沿圖2中ΥΠ- W線所觀看到截面的示意圖。 圖8為沿圖3中M- 線所觀看到截面的示意圖。 圖9為圖8中IX所包圍部分的放大截面圖。 圖1 0為沿圖4中X-X線所觀看到截面的示意圖。 圖 11 、15、19、23、27、31、35、39、43、47 為表示圖 5所示記憶胞區域之製造方法，第1〜1 0步驟之剖面圖。 圖 12、16、20、24、28、32、36、40、44、48 為表示圖 7所示記憶胞區域之製造方法，第1〜1 0步驟之剖面圖。 圖13 、17 、21 、25 、29 、33 、37 、41 、 45 、 49 為表示圖 8所示記憶胞區域之製造方法，第1〜1 0步驟之剖面圖。 圖14 、18 、22 、26 、30 、34 、38 、42 、46 、50 為表示圖 1 0所示記憶胞區域之製造方法，第1〜1 0步驟之剖面圖。 圖5 1為依照本發明實施形態2之非揮發性半導體記憶裝 置之周圍區域的平面圖。
\\312\2d-code\91-07\91107327.ptd 第30頁 561625 圖式簡單說明 圖52為沿圖51中之LI卜LII線所觀看到戴面的示意圖。 圖53為圖52所不周圍區域之製造方法的第1步驟之剖面 圖54為圖52所示周圍區域之製造方法的第2步驟之剖面 圖。 〇 圖5 5為依照本發明實施形態3之非揮發性半導體記情 置之周圍區域的平面圖。 圖56為依照本發明實施形態4之非揮發性半導體記憶 置之周圍區域的平面圖。 … 圖5 7為依照本發明實施形態5之非揮發性半導體記 置之周圍區域的平面圖。 μ、 圖58為沿圖51中之LVI丨丨_LVI丨！線所觀看到截面的厂、土 圖。 小思 圖59為圖57與圖58所示周圍區域之製造方法的 ;6 0 2依照本發明實施形態6之非揮發性半導體°記恢圖。 置之周圍區域的平面圖。 〜袭 圖61為習知非揮發性半導體記憶裝置的剖面圖。 圖62為供說明問題點用之非揮發性半導體記 面圖。 丨心衣直的剖
C:\2D-00DE\91-07\91107327.ptd 第31頁

Claims (1)

  1. 561625 六、申請專利範圍 1 半：:發性半導體記憶裝置，係具備有： 以 及成方'上述半導體基板上的非揮發性記憶胞電晶體 於上述半導體基板上的電容器； 性記憶胞電晶體，係包括有： 膜形成於上述半導體基板上的浮置閘極； ν 、上述浮置閘極上的第一介電· 形成於上述第一介電質層上的控以及 上述電容器係具備有： 形成於上述半導體基板上的下電極； ，成於上述下電極上的第二介電質層；以及 電極卞述下電極之上且隔著第二介電質層而部分形成的上 電二述浮置開極與上述下電極係包含有配置於同一層的導 層==電質層與第二介電質層係包含有配置於同— 層十述控制間極與上電極係包含有配置於同—層的導電 上述上電極係包括有：配置於相對較 板的部分處之第一頂面；以及依連接於上述上導體基 式而形成於上述半導體基板上且相對較靠 了】：之方 <千v體基 mm 第32頁 W312\2d-code\91-07\91107327.ptd 561625 ------ 六、申請專利範圍 板之部分處的第二頂面。 2 ·如申請專利範圍第】項之非揮麵— 八中上述第一介電質層盥上-人 肢自己憶裝置， 積第-氧化矽膜、氮化:夕膜層係具有依序層 3.如申請專利範圍第】項之非揮；:化 係更具備有形成上述半導體具板軍上':生丄導體§己憶裝置’ 層間絕緣層上形成有到達上；半導= = =，·在上述 Ί上電極之第二頂面上的，與 苴由^申4專利範圍第】項之非揮發性半導體节俨奘罟 第一頂面、及上过筮_=5有表面，且上述主表面、上述 及上述第二頂面大致平行。 係更專：範圍第1項之非揮發性半導體記憶裝置， 離絕緣'上形成下的分離絕緣膜；在上述分 係6更項之非揮發性半導體記憶裝置， 其中上匕m;6項之非揮發性半導體記憶裝置， 於同一層上。人迷下電極係依直接接觸的方式’形成 係更具備=圍第7項之非揮發性半導體記憶裝置， 述層間絕緣居^ j半導體基板上的層間絕緣層；在上 達上述上雷二 成有到達上述半導體基板的第一孔、到 述二極體的第述第二頂面部分的第二孔、以及到達上 C:\2D-C0DE\91-07\91107327.ptd 第33頁 561625 —— 六、申請專利範圍 9 ·如申睛專利範圍第】項 其中上述下電極係具有、非揮如性半導體記憶裝置， 述第二介電質層，使上述 側面，上述上電極係隔著上 與上述側面的其令一邱二I電極之上述頂面的其中一部分 以·如申請專利範圍ϋ = 其中上述上電極係隔著上述第二介G::體記憶裝置， 述側面。 一"層而面向於整體上 1 1 ·如申請專利範圍第〗項之 係更具備有依包圍上凉μ兩 ¥揮务性半導體記憶裝置， 成於上料導體基板上L 5 =上述Τ電極之*式，而形 [其二; 質層及上述上電極之層相同的層所構成。電 ϊ 非揮發性記憶胞電晶體的記憶胞區 域與心成上述電容器的周圍區域。 C:\2D-CODE\91-O7\91107327.ptd 第34頁
TW091107327A 2001-07-17 2002-04-11 Nonvolatile semiconductor memory device TW561625B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001216581A JP2003031703A (ja) 2001-07-17 2001-07-17 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
TW561625B true TW561625B (en) 2003-11-11

Family

ID=19051043

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091107327A TW561625B (en) 2001-07-17 2002-04-11 Nonvolatile semiconductor memory device

Country Status (4)

Country Link
US (1) US20030015754A1 (zh)
JP (1) JP2003031703A (zh)
KR (1) KR20030006942A (zh)
TW (1) TW561625B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
KR100874927B1 (ko) 2007-07-09 2008-12-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP5129541B2 (ja) * 2007-10-15 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN113594167B (zh) * 2021-07-29 2024-03-12 上海集成电路制造创新中心有限公司 非易失性可编程异质结存储器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2871593B2 (ja) * 1996-05-30 1999-03-17 日本電気株式会社 半導体記憶装置およびその製造方法
US6037216A (en) * 1998-11-02 2000-03-14 Vanguard International Semiconductor Corporation Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process

Also Published As

Publication number Publication date
US20030015754A1 (en) 2003-01-23
JP2003031703A (ja) 2003-01-31
KR20030006942A (ko) 2003-01-23

Similar Documents

Publication Publication Date Title
KR100898265B1 (ko) 수직 교환형 게이트 트랜지스터와 커패시터가 직접화된 구조체 및 제조 방법
JP5834909B2 (ja) 半導体装置の製造方法
JP2008085278A (ja) 半導体装置及びその製造方法
TW200405545A (en) Semiconductor device
JPH03174766A (ja) 半導体装置およびその製造方法
TW201135815A (en) Semiconductor device and method for manufacturing the same
JP2003100918A (ja) フラッシュメモリ素子およびその製造方法
KR960013508B1 (ko) 반도체 기억장치 및 그 제조방법
TW201707134A (zh) 半導體裝置及其製造方法
US7838367B2 (en) Method for the manufacture of a semiconductor device and a semiconductor device obtained through it
KR100702302B1 (ko) 반도체 소자의 제조 방법
JP4748887B2 (ja) 半導体メモリの製造方法
TW561625B (en) Nonvolatile semiconductor memory device
TW523915B (en) Non-volatile semiconductor memory device and manufacturing method thereof
KR20020066934A (ko) 비휘발성 반도체 기억 장치 및 그 제조 방법
JP2012059781A (ja) 半導体装置及びその製造方法
TW571394B (en) Method for making semiconductor device
KR102611247B1 (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
JP2010123721A (ja) 半導体装置
KR100258880B1 (ko) 반도체 소자의 제조방법
TW200527608A (en) Method of fabricating a flash memory
TW538500B (en) Method of manufacturing gate of field effect transistor
TW546831B (en) Nonvolatile semiconductor memory device
TWI258844B (en) Method for manufacturing flash device
TWI245372B (en) A volatile memory structure and method of fabricating the same

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent