JPH08255831A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08255831A JPH08255831A JP5734295A JP5734295A JPH08255831A JP H08255831 A JPH08255831 A JP H08255831A JP 5734295 A JP5734295 A JP 5734295A JP 5734295 A JP5734295 A JP 5734295A JP H08255831 A JPH08255831 A JP H08255831A
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Abstract
(57)【要約】
【目的】 本発明は、多層配線の製造方法に係り、特
に長くて体積の大きい電源配線等に接続するコンタクト
ホールの配置方法に関し、コンタクトホール底部での配
線の剥離や断線不良をなくすような多層配線構造を得
る。 【構成】 多層配線構造を有する半導体装置におい
て、大きな体積を有する第１の配線を上層配線とし、小
さな体積を有する第２の配線を下層配線とし、前記第１
と第２の配線を接続するビアは、前記第１の配線の下層
にのみ形成されている。
に長くて体積の大きい電源配線等に接続するコンタクト
ホールの配置方法に関し、コンタクトホール底部での配
線の剥離や断線不良をなくすような多層配線構造を得
る。 【構成】 多層配線構造を有する半導体装置におい
て、大きな体積を有する第１の配線を上層配線とし、小
さな体積を有する第２の配線を下層配線とし、前記第１
と第２の配線を接続するビアは、前記第１の配線の下層
にのみ形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線の製造方法に
係り、特に、信号線等の細くて短い信号線等の小さな体
積を有する配線から、太くて長い電源配線等の大きな体
積を有する配線に接続するビア（Ｖｉａ）の配置方法に
関する。
係り、特に、信号線等の細くて短い信号線等の小さな体
積を有する配線から、太くて長い電源配線等の大きな体
積を有する配線に接続するビア（Ｖｉａ）の配置方法に
関する。
【０００２】近年、半導体デバイスの高集積化に伴い、
多層配線層が４層、５層と多層化されているが、下層配
線と上層配線とを接続するビアの部分で、良好なコンタ
クトを得ることが、信頼性の面からも要求されている。
多層配線層が４層、５層と多層化されているが、下層配
線と上層配線とを接続するビアの部分で、良好なコンタ
クトを得ることが、信頼性の面からも要求されている。
【０００３】
【従来の技術】図３は従来例の多層配線のビア構造を示
す説明図である。図において、１は基板、21、23、26、
28、30はＴｉＮ膜、22、29はＡｌ合金膜、24はＳｉＯ2
膜、25はコンタクトホール、27は埋め込みＷ膜、31は断
線部分である。
す説明図である。図において、１は基板、21、23、26、
28、30はＴｉＮ膜、22、29はＡｌ合金膜、24はＳｉＯ2
膜、25はコンタクトホール、27は埋め込みＷ膜、31は断
線部分である。
【０００４】図３（ａ）に示すように、基板１上の電源
取り入れ口のパッドや電源配線等の長くて幅の広い大き
な体積を有する第１の配線５上にビア４が配置される場
合、プロセスの途中、或いは、配線層では４５０℃程度
の後工程の熱処理で配線の熱膨張ならびに収縮が起こ
り、図３（ｂ）に示すように、ビア４の底の部分で、大
きな体積を有する第１の配線５に配線剥がれが生じてし
まい、コンタクト抵抗の増大や断線の発生が起こってい
た。
取り入れ口のパッドや電源配線等の長くて幅の広い大き
な体積を有する第１の配線５上にビア４が配置される場
合、プロセスの途中、或いは、配線層では４５０℃程度
の後工程の熱処理で配線の熱膨張ならびに収縮が起こ
り、図３（ｂ）に示すように、ビア４の底の部分で、大
きな体積を有する第１の配線５に配線剥がれが生じてし
まい、コンタクト抵抗の増大や断線の発生が起こってい
た。
【０００５】特に大きな体積を有する電源配線に対して
は、長さや体積の制限は電流容量の点で困難であり、高
密度化のレイアウトの点でも、電源配線上にビアを配置
することが多い状況になっている。
は、長さや体積の制限は電流容量の点で困難であり、高
密度化のレイアウトの点でも、電源配線上にビアを配置
することが多い状況になっている。
【０００６】このビア４の断線不良は、図３（ａ）に示
すような、電源配線等の大きな体積を有する第１の配線
５のアルミニウム（Ａｌ）合金膜22の体積が、１.0×１
０4μｍ3 以上になると発生し易い。例えば、厚さが１
μｍ、幅が１０μｍの配線では、長さが１ｍｍ以上にな
ると配線の剥離や断線不良が発生しやすくなる。信号線
等のそれ以下の小さな体積を有する第２の配線では断線
不良は起こらない。
すような、電源配線等の大きな体積を有する第１の配線
５のアルミニウム（Ａｌ）合金膜22の体積が、１.0×１
０4μｍ3 以上になると発生し易い。例えば、厚さが１
μｍ、幅が１０μｍの配線では、長さが１ｍｍ以上にな
ると配線の剥離や断線不良が発生しやすくなる。信号線
等のそれ以下の小さな体積を有する第２の配線では断線
不良は起こらない。
【０００７】原因は、図３（ｂ）にビア４の部分を拡大
して示すように、Ａｌ合金膜22上のＴｉＮ膜23が、その
上に堆積する層間絶縁膜であるＳｉＯ2 膜24のコンタク
トホール25形成時のエッチングオーバーと埋め込みＷ膜
27成長前のコンタクトホール25の前処理によるＴｉＮ膜
23の膜厚減少のため、ビア４を構成する埋め込みＷ膜27
の下側の下地密着用のＴｉＮ膜26との密着が、Ａｌ合金
膜22の大きな堆積による熱処理時の収縮・膨張で剥離し
易く、断線不良31が生じるためである。
して示すように、Ａｌ合金膜22上のＴｉＮ膜23が、その
上に堆積する層間絶縁膜であるＳｉＯ2 膜24のコンタク
トホール25形成時のエッチングオーバーと埋め込みＷ膜
27成長前のコンタクトホール25の前処理によるＴｉＮ膜
23の膜厚減少のため、ビア４を構成する埋め込みＷ膜27
の下側の下地密着用のＴｉＮ膜26との密着が、Ａｌ合金
膜22の大きな堆積による熱処理時の収縮・膨張で剥離し
易く、断線不良31が生じるためである。
【０００８】
【発明が解決しようとする課題】前記、多層配線構造に
おいて、電源配線の長さや体積は電流容量によって制限
されており、おおきな体積を持たざるを得ない。
おいて、電源配線の長さや体積は電流容量によって制限
されており、おおきな体積を持たざるを得ない。
【０００９】この電源配線を下層配線として用いると、
体積の小さい配線層を下層配線として用いた場合にくら
べて、後工程での熱処理により配線の熱膨張、収縮が起
こり、図３（ｂ）に示すようなビア４底部での配線剥が
れが生じ、コンタクト抵抗の増大や断線の発生といった
問題が生じた。
体積の小さい配線層を下層配線として用いた場合にくら
べて、後工程での熱処理により配線の熱膨張、収縮が起
こり、図３（ｂ）に示すようなビア４底部での配線剥が
れが生じ、コンタクト抵抗の増大や断線の発生といった
問題が生じた。
【００１０】本発明は、このような大きな体積を有する
電源配線のビア底部での配線の剥離や断線不良をなくす
ような多層配線構造を得ることを目的とする。
電源配線のビア底部での配線の剥離や断線不良をなくす
ような多層配線構造を得ることを目的とする。
【００１１】
【課題を解決するための手段】図３（ａ）に示すような
構造でのビア４の断線不良については、電源配線等の大
きな体積を有する配線５のアルミニウム（Ａｌ）合金膜
22の体積が、１．０×１０4 μｍ3 以下の小さな体積と
なる配線では断線不良は起こらないことがわかった。
構造でのビア４の断線不良については、電源配線等の大
きな体積を有する配線５のアルミニウム（Ａｌ）合金膜
22の体積が、１．０×１０4 μｍ3 以下の小さな体積と
なる配線では断線不良は起こらないことがわかった。
【００１２】そして、その原因は、前述の図３（ｂ）に
ビア４の部分を拡大して示すように、Ａｌ合金膜22上の
ＴｉＮ膜23が、その上に堆積する層間絶縁膜であるＳｉ
Ｏ2膜24のコンタクトホール25形成時のエッチングオー
バーと埋め込みＷ膜27成長前のコンタクトホール前処理
によるＴｉＮ膜23の膜厚減少のため、ビア４を構成する
埋め込みＷ膜27の下側の下地密着用のＴｉＮ膜26との密
着が、Ａｌ合金膜22の大きな堆積による熱処理時の収縮
・膨張で剥離し易くなるためであることがわかった。
ビア４の部分を拡大して示すように、Ａｌ合金膜22上の
ＴｉＮ膜23が、その上に堆積する層間絶縁膜であるＳｉ
Ｏ2膜24のコンタクトホール25形成時のエッチングオー
バーと埋め込みＷ膜27成長前のコンタクトホール前処理
によるＴｉＮ膜23の膜厚減少のため、ビア４を構成する
埋め込みＷ膜27の下側の下地密着用のＴｉＮ膜26との密
着が、Ａｌ合金膜22の大きな堆積による熱処理時の収縮
・膨張で剥離し易くなるためであることがわかった。
【００１３】図１（ａ）、（ｂ）は本発明の原理説明図
である。図において、１は基板、２は小さな体積を有す
る第２の配線、３は層間絶縁膜、４はビア、５は大きな
体積を有する第１の配線、６は第３の配線、７は上層絶
縁膜、８は中継配線、９は下側スタックビア、10は上側
スタックビアである。上記番号は、一部、前記従来例で
説明した図３の番号と対応し、同じものに相当する。
である。図において、１は基板、２は小さな体積を有す
る第２の配線、３は層間絶縁膜、４はビア、５は大きな
体積を有する第１の配線、６は第３の配線、７は上層絶
縁膜、８は中継配線、９は下側スタックビア、10は上側
スタックビアである。上記番号は、一部、前記従来例で
説明した図３の番号と対応し、同じものに相当する。
【００１４】前記従来技術における課題は、多層配線構
造を有する半導体装置において、図１（ａ）に示すよう
に、大きな体積を有する第１の配線を上層配線とし、小
さな体積を有する第２の配線を下層配線とし、前記第１
と第２の配線を接続するビアは、前記第１の配線の下層
のみに形成されていることにより、或いは、図１（ｂ）
に示すように、大きな体積を有する第１の配線を下層配
線とし、小さな体積を有する第２の配線を上層配線と
し、前記第１の配線と前記第２の配線の接続は、前記第
１の配線より下層で、かつ、前記第２の配線よりも小さ
な体積を有する第３の配線を介して行われ、前記第１と
第３の配線を接続するビアは前記第１の配線の下層にの
み形成され、前記第２と第３の配線を接続するビアは前
記第２の配線の下層にのみ形成されていることにより、
更に、前記大きな体積を有する第１の配線は、アルミニ
ウムまたはアルミニウム合金を導電体膜で挟んだ三層構
造からなることにより達成される。
造を有する半導体装置において、図１（ａ）に示すよう
に、大きな体積を有する第１の配線を上層配線とし、小
さな体積を有する第２の配線を下層配線とし、前記第１
と第２の配線を接続するビアは、前記第１の配線の下層
のみに形成されていることにより、或いは、図１（ｂ）
に示すように、大きな体積を有する第１の配線を下層配
線とし、小さな体積を有する第２の配線を上層配線と
し、前記第１の配線と前記第２の配線の接続は、前記第
１の配線より下層で、かつ、前記第２の配線よりも小さ
な体積を有する第３の配線を介して行われ、前記第１と
第３の配線を接続するビアは前記第１の配線の下層にの
み形成され、前記第２と第３の配線を接続するビアは前
記第２の配線の下層にのみ形成されていることにより、
更に、前記大きな体積を有する第１の配線は、アルミニ
ウムまたはアルミニウム合金を導電体膜で挟んだ三層構
造からなることにより達成される。
【００１５】
【作用】本発明では、ビアの下層に大きな体積を有する
配線を配置することを禁止し、ビアは必ず大きな体積を
有する配線の下側に配置させているため、配線の体積変
化を底の部分で受けなくなるため、配線の断線不良が発
生しなくなる。
配線を配置することを禁止し、ビアは必ず大きな体積を
有する配線の下側に配置させているため、配線の体積変
化を底の部分で受けなくなるため、配線の断線不良が発
生しなくなる。
【００１６】すなわち、図１（ａ）に示すように、電源
配線等の大きな体積を有する第１の配線５に対してビア
４を配置する際は、必ず大きな体積を有する第１の配線
５の下側にビア４を配置するようにする。このように、
電源配線等の引回しを上の配線層から下の信号線等の小
さな堆積を有する配線層へ行う構造とすることにより、
ビア４の底部での断線不良がなくなる。
配線等の大きな体積を有する第１の配線５に対してビア
４を配置する際は、必ず大きな体積を有する第１の配線
５の下側にビア４を配置するようにする。このように、
電源配線等の引回しを上の配線層から下の信号線等の小
さな堆積を有する配線層へ行う構造とすることにより、
ビア４の底部での断線不良がなくなる。
【００１７】若し、配線レイアウト上、電源配線等の大
きな体積を有する第１の配線５の上層に、信号線等の小
さな体積を有する第２の配線２が必要な場合には図１
（ｂ）に示すように、飽くまでもビア４は電源配線の下
に形成し、配線を引き回して、信号線等の小さな体積の
第２の配線２を上層に配線するようにすればよい。
きな体積を有する第１の配線５の上層に、信号線等の小
さな体積を有する第２の配線２が必要な場合には図１
（ｂ）に示すように、飽くまでもビア４は電源配線の下
に形成し、配線を引き回して、信号線等の小さな体積の
第２の配線２を上層に配線するようにすればよい。
【００１８】
【実施例】図２は本発明の第一の実施例の説明図、図１
（ｂ）は本発明の第二の実施例の説明図である。
（ｂ）は本発明の第二の実施例の説明図である。
【００１９】図において、１は基板、４はビア、５は大
きな体積を有する配線、11、13、16、18、20はＴｉＮ
膜、12、19はＡｌ合金膜、14はＳｉＯ2 膜、15はコンタ
クトホール、17は埋め込みＷ膜である。
きな体積を有する配線、11、13、16、18、20はＴｉＮ
膜、12、19はＡｌ合金膜、14はＳｉＯ2 膜、15はコンタ
クトホール、17は埋め込みＷ膜である。
【００２０】図１により、本発明の第一の実施例とし
て、大きな体積を有する配線５として電源配線にビア４
を配置する場合、必ず大きな体積を有する第１の配線５
の下層のみに限定して配置する方法を説明する。
て、大きな体積を有する配線５として電源配線にビア４
を配置する場合、必ず大きな体積を有する第１の配線５
の下層のみに限定して配置する方法を説明する。
【００２１】先ず、図２（ａ）に示すように、Ｓｉ上の
ＳｉＯ2 膜等の基板１上にスパッタによりＴｉＮ膜11を
1,000Åの厚さに、次に、Ｃｕ０．５％、Ｔｉ０．５％
を含有したＡｌ合金膜12を 6,000Åの厚さに、続い
て, 反射防止膜としてＴｉＮ膜13を1,000 Åの厚さに積
層する。フォトリソグラフィにより小さな体積を有する
配線２である０．８μｍ幅の信号線をパターニングす
る。
ＳｉＯ2 膜等の基板１上にスパッタによりＴｉＮ膜11を
1,000Åの厚さに、次に、Ｃｕ０．５％、Ｔｉ０．５％
を含有したＡｌ合金膜12を 6,000Åの厚さに、続い
て, 反射防止膜としてＴｉＮ膜13を1,000 Åの厚さに積
層する。フォトリソグラフィにより小さな体積を有する
配線２である０．８μｍ幅の信号線をパターニングす
る。
【００２２】次に、図２（ｂ）に示すように、基板１上
に層間絶縁膜として、ＳｉＯ2 膜14をＣＶＤ法により9,
000 Åの厚さに被覆し、ＣＭＰ（Chemical Mechanical
Polishing)により、ＳｉＯ2 膜14の表面を平坦化する。
そして、ＳｉＯ2 膜14にコンタクトホール15を開口する
が、多少のオーバーエッチによりＴｉＮ膜13の表面が30
0Å程エッチングされる。続いて、埋め込みＷ膜17の成
長前に密着性を良くするために、コンタクトホール15内
をアルゴンスパッタでドライエッチング前処理する。こ
の時、ＴｉＮ膜13の表面が更に 300Å程エッチングされ
て、ＴｉＮ膜13の膜厚は 400Å程度に薄くなる。
に層間絶縁膜として、ＳｉＯ2 膜14をＣＶＤ法により9,
000 Åの厚さに被覆し、ＣＭＰ（Chemical Mechanical
Polishing)により、ＳｉＯ2 膜14の表面を平坦化する。
そして、ＳｉＯ2 膜14にコンタクトホール15を開口する
が、多少のオーバーエッチによりＴｉＮ膜13の表面が30
0Å程エッチングされる。続いて、埋め込みＷ膜17の成
長前に密着性を良くするために、コンタクトホール15内
をアルゴンスパッタでドライエッチング前処理する。こ
の時、ＴｉＮ膜13の表面が更に 300Å程エッチングされ
て、ＴｉＮ膜13の膜厚は 400Å程度に薄くなる。
【００２３】続いて、図２（ｃ）に示すように、密着用
のＴｉＮ膜16を 500Åの厚さにスパッタし、埋め込みＷ
膜17を8,000 の厚さにＣＶＤ成長する。続いて、図２
（ｄ）に示すように、埋め込みＷ膜17をドライエッチン
グによりエッチバックしてコンタクトホール15内のみに
埋め込み、ビア４を形成する。その後、密着用のＴｉＮ
膜18を再び 500Åの厚さに成長し、Ｃｕ０．５％、Ｔｉ
０．５％ を含有したＡｌ合金膜19を 6,000Åの厚さ
に、続いて, 反射防止膜としてＴｉＮ膜20を1,000 Åの
厚さに積層して、電源配線である線幅が６μｍもある大
きな体積を有する第１の配線５を形成する。その後、図
示しないが、カバー絶縁膜を被覆して、多層配線工程を
終了する。
のＴｉＮ膜16を 500Åの厚さにスパッタし、埋め込みＷ
膜17を8,000 の厚さにＣＶＤ成長する。続いて、図２
（ｄ）に示すように、埋め込みＷ膜17をドライエッチン
グによりエッチバックしてコンタクトホール15内のみに
埋め込み、ビア４を形成する。その後、密着用のＴｉＮ
膜18を再び 500Åの厚さに成長し、Ｃｕ０．５％、Ｔｉ
０．５％ を含有したＡｌ合金膜19を 6,000Åの厚さ
に、続いて, 反射防止膜としてＴｉＮ膜20を1,000 Åの
厚さに積層して、電源配線である線幅が６μｍもある大
きな体積を有する第１の配線５を形成する。その後、図
示しないが、カバー絶縁膜を被覆して、多層配線工程を
終了する。
【００２４】この実施例において、電源配線である大き
な体積を有する第１の配線５を上層にし、信号線である
小さな体積を有する第２の配線２を下層にした構造であ
るため、信号線の工程中の熱処理による膨張収縮があっ
ても、ビア４でのＴｉＮ膜13とＴｉＮ膜16との剥離は一
切起こらなかった。
な体積を有する第１の配線５を上層にし、信号線である
小さな体積を有する第２の配線２を下層にした構造であ
るため、信号線の工程中の熱処理による膨張収縮があっ
ても、ビア４でのＴｉＮ膜13とＴｉＮ膜16との剥離は一
切起こらなかった。
【００２５】次に本発明の第２の実施例について前述の
図１（ｂ）により説明する。配線のレイアウト設計上、
どうしても電源配線からその上の層にコンタクトを取り
たい場合には、図１（ｂ）に示すように、一旦、大きな
体積を有する第１の配線５から小さな体積を有する第２
の配線２へ接続するビア４を、一旦大きな体積を有する
第１の配線５の下側から取り、ビア４で下層の第３の配
線６に引回し、再び、中継配線８を介した下側スタック
ビア９と上側スタックビア10により、大きな体積を有す
る第１の配線５の上層に形成される小さな体積を有する
第２の配線２にコンタクトを取る構造にする。
図１（ｂ）により説明する。配線のレイアウト設計上、
どうしても電源配線からその上の層にコンタクトを取り
たい場合には、図１（ｂ）に示すように、一旦、大きな
体積を有する第１の配線５から小さな体積を有する第２
の配線２へ接続するビア４を、一旦大きな体積を有する
第１の配線５の下側から取り、ビア４で下層の第３の配
線６に引回し、再び、中継配線８を介した下側スタック
ビア９と上側スタックビア10により、大きな体積を有す
る第１の配線５の上層に形成される小さな体積を有する
第２の配線２にコンタクトを取る構造にする。
【００２６】このような電源配線構造を取る事で、電源
配線上の直上にビアを配置しなくても済むようにするこ
とが出来、ビアにおける断線不良を防止出来る。
配線上の直上にビアを配置しなくても済むようにするこ
とが出来、ビアにおける断線不良を防止出来る。
【００２７】
【発明の効果】以上説明したように、本発明の第一の実
施例によれば、電源配線等のビア底部での断線不良がな
くなり、また、電源配線等の設計上配線の長さに規制を
かけられない配線についても、本発明の第二の実施例の
構造を取ることで断線不良の発生を防ぐことが出来、半
導体デバイスの信頼性の向上に大きく寄与することが出
来る。
施例によれば、電源配線等のビア底部での断線不良がな
くなり、また、電源配線等の設計上配線の長さに規制を
かけられない配線についても、本発明の第二の実施例の
構造を取ることで断線不良の発生を防ぐことが出来、半
導体デバイスの信頼性の向上に大きく寄与することが出
来る。
【図１】 本発明の原理説明図
【図２】 本発明の第一の実施例の説明図
【図３】 従来例の説明図
図において １ 基板 ２ 小さな体積を有する第２の配線 ３ 層間絶縁膜 ４ ビア ５ 大きな体積を有する第１の配線 ６ 第３の配線 ７ 上層絶縁膜 ８ 中継配線 ９ 下側スタックビア 10 上側スタックビア 11、13、16、18、20 ＴｉＮ膜 12、19 Ａｌ合金膜 14 ＳｉＯ2 膜 15 コンタクトホール 16 ＴｉＮ膜 17 埋め込みＷ膜
Claims (3)
- 【請求項１】 多層配線構造を有する半導体装置におい
て、大きな体積を有する第１の配線を上層配線とし、小
さな体積を有する第２の配線を下層配線とし、前記第１
と第２の配線を接続するビアは、前記第１の配線の下層
にのみ形成されていることを特徴とする半導体装置。 - 【請求項２】 多層配線構造を有する半導体装置におい
て、大きな体積を有する第１の配線を下層配線とし、小
さな体積を有する第２の配線を上層配線とし、前記第１
の配線と前記第２の配線の接続は、前記第１の配線より
下層で、かつ、前記第２の配線よりも小さな体積を有す
る第３の配線を介して行われ、前記第１と第３の配線を
接続するビアは前記第１の配線の下層にのみ形成され、
前記第２と第３の配線を接続するビアは前記第２の配線
の下層にのみ形成されていることを特徴とする半導体装
置。 - 【請求項３】 前記大きな体積を有する第１の配線は、
アルミニウムまたはアルミニウム合金を導電体膜で挟ん
だ三層構造からなることを特徴とする請求項１または２
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5734295A JPH08255831A (ja) | 1995-03-16 | 1995-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5734295A JPH08255831A (ja) | 1995-03-16 | 1995-03-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255831A true JPH08255831A (ja) | 1996-10-01 |
Family
ID=13052907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5734295A Pending JPH08255831A (ja) | 1995-03-16 | 1995-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19958906A1 (de) * | 1999-12-07 | 2001-07-05 | Infineon Technologies Ag | Herstellung von integrierten Schaltungen |
| JP2009170794A (ja) * | 2008-01-18 | 2009-07-30 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置の製造方法 |
| JP2017045871A (ja) * | 2015-08-27 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法およびドライエッチングの終点検出方法 |
-
1995
- 1995-03-16 JP JP5734295A patent/JPH08255831A/ja active Pending
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| US9711423B2 (en) | 2015-08-27 | 2017-07-18 | Renesas Electronics Corporation | Methods for manufacturing semiconductor device and for detecting end point of dry etching |
| US9935023B2 (en) | 2015-08-27 | 2018-04-03 | Renesas Electronics Corporation | Methods for manufacturing semiconductor device and for detecting end point of dry etching |
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