KR20040075746A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

배선 재료에 Cu를 사용하여 광폭 배선과 미세 배선을 콘택트 홀로 도통시킬 경우에, Cu의 소실에 의해 배선 불량을 초래할 우려가 있다.
제 1 매립 배선(105)의 상층에 제 2 매립 배선을 형성하는 과정에서, 제 1 매립 배선(105) 상에 개방 구멍 직경이 다른 콘택트 홀(108)과 더미 홀(109)을 형성한다. 이 때, 더미 홀(109)을 콘택트 홀(109)보다도 큰 개방 구멍 직경으로 형성함으로써, 에칭 레이트의 차이를 이용하여 더미 홀(109)의 바닥부에서만 제 1 매립 배선(105)의 표면을 노출시키고, 이 노출 부분에 에칭 데미지를 부여함으로써, 콘택트 홀(108)의 바닥부에서 배선 재료와의 밀착성을 상대적으로 올리는 한편, 더미 홀(109)의 바닥부에서 배선 재료와의 밀착성을 상대적으로 내린다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabrication method for thereof}
본 발명은 2개의 배선을 콘택트 홀로 도통시킨 배선 패턴을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
다른 층(상층, 하층)에 형성된 2개의 배선을 도통(전기적으로 접속)시키기 위한 콘택트 홀은 접속 대상이 되는 배선층의 폭(배선 폭) 및 콘택트 홀 내를 흐르는 전류에 의해 배치되는 개수가 결정된다. 그 때문에, 통상, 상대적으로 배선 폭이 넓은 광폭 배선이라 불리는 배선층을 접속 대상으로 한 콘택트 홀은 1개의 배선에 대하여 복수개 배치된다. 단, 배선 폭이 크게 다른 2개의 배선, 예를 들면, 광폭 배선과 그보다도 배선 폭이 좁은 미세 배선을 접속하는 경우(예를 들면, 전원선으로부터 전위 고정을 위해, 미세 배선으로 끌어내는 경우 등)는 콘택트 홀의 개수를 미세 배선의 배선 폭에 맞추어 결정할 필요가 있기 때문에, 광폭 배선이라도 단일의 콘택트 홀로 접속되는 경우가 있다.
한편, 배선층을 형성하는 배선 재료나 배선층 사이의 절연에 사용하는 절연 재료는 배선 피치의 스케일 다운에 의한 배선 지연 대응으로서, Cu(구리)로 대표되는 저저항 배선 재료나, SiLK, SiOC 등으로 대표되는 저유전체 재료로 이행하고 있다. 저저항 배선 재료로서의 Cu는 지금까지 배선 재료로서 널리 사용되어 온 Al(알루미늄)보다도 일렉트로 마이그레이션 내성에 뛰어나다는 보고도 있다. 단, Cu를 사용하여 미세 배선에 형성할 경우는, 드라이 에칭 방법에 있어서, 하지가 되는 절연막에 대하여 높은 선택비로 Cu를 에칭하는 적당한 가스가 존재하지 않기 때문에, 다마신법에 의해 매립 배선을 형성하는 것이 일반적이다. 특히, 절연층에 형성한 콘택트 홀과, 매립 배선의 형성 부위가 되는 배선 홈을 동시에 매립하는 듀얼 다마신법은 리소그래피에서의 맞춤 마진 확대 및 공정 단축화 관점에서 유망하다. Cu에 의한 매립 배선의 형성 방법에 관해서는, 예를 들면, 하기 특허 문헌 1에 기재된 것이 알려져 있다.
(특허 문헌 1) 일본 특개평10-154709호 공보
그렇지만, 배선 재료로서 Cu를 사용한 경우는, 이하와 같은 불량이 있었다.즉, 도 19a 및 도 19b에 도시하는 바와 같이, 하층의 광폭 배선(401)과 상층의 미세 배선(402)을 콘택트 홀(403)로 도통시킨 배선 패턴을 갖는 반도체 장치를 사용하여, 배선 신뢰성 평가로서의 고온 방치 시험을 행한 경우에, 배선 저항이 상승하여, 최종적으로는 전기적 접속(도통)이 차단되는 현상이 확인되었다. 또한, 이 현상의 불량 부분을 해석한 결과, 콘택트 홀(403) 아래의 광폭 배선(401) 측에서 Cu의 소실 부분(404)이 확인되었다. 이 예에서는, 광폭 배선(401)이 콘택트 홀(403) 아래에 형성되어 있지만, 광폭 배선이 콘택트 홀 상에 형성되는 경우에도 동일한 현상이 확인되고 있다. 즉, 도 20a 및 도 20b에 도시하는 바와 같이, 상층의 광폭 배선(501)과 하층의 미세 배선(502)을 콘택트 홀(503)로 도통시킨 배선 패턴을 갖는 반도체 장치를 사용하여, 배선 신뢰성 평가로서의 고온 방치 시험을 한 경우에, 콘택트 홀(503)의 내부에서 Cu 소실 부분(504)이 확인되었다.
이러한 Cu 소실은 특히, 광폭 배선과 미세 배선을 하나의 콘택트 홀로 도통시킬 경우에, 광폭 배선의 배선 폭과 콘택트 홀의 개방 구멍 직경의 치수 관계가 어느 범위의 조건을 만족시켰을 때에 발생하기 쉬워진다. 본 발명자에 의한 실험에서는, 배선의 폭이 1.0㎛이고, 이에 의해 얻어지는 콘택트 홀의 개방 구멍 직경이 직경 0.14㎛일 때에, Cu 소실이 보였다. 그 때문에, Cu 소실을 피하기 위해서는, 그러한 조건을 만족시키지 않도록 광폭 배선과 콘택트 홀과의 치수 관계를 설정하는 것이 유효하다. 단, 배선 패턴을 설계하는 데 있어서는 여러 가지 제약 조건이 중복되기 때문에, Cu 소실을 피하는 것을 우선하여 광폭 배선과 콘택트 홀과의 치수 관계를 최적화하는 것은 극히 곤란하다.
현 시점에서, Cu 소실의 메카니즘은 명확하게 되어 있지 않지만, 예를 들면, 기술 논문지 「IRPS(International Reliability Physics Symposium) 2002」의 논문명「stress-Induced Voiding Under Vias Connected To Wide Cu Metal Leads」(p.312_321)에서도 보고되어 있는 바와 같이, 스트레스 마이그레이션에 의한 Cu 소실, 즉 Cu막의 그레인(grain) 성장에 따라 생기는 빈 구멍이 배선층과 절연막의 열 팽창 계수차에 따르는 스트레스나 절연막 자체의 스트레스 영향에 의해, 상대적으로 밀착성이 낮은 부분(스트레스가 개방된 부분)에 집중하여, 결과적으로 Cu 소실을 야기한다고 생각할 수 있다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 것은 배선 재료에 Cu를 사용하여, 광폭 배선과 미세 배선을 콘택트 홀로 도통시키는 경우에, Cu 소실을 방지할 수 있는 반도체 장치의 제조 방법과 이로써 얻을 수 있는 반도체 장치를 제공하는 것이다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 4a 및 도 4b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 7a 내지 도 7c는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 8a 및 도 8b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법과이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 9a 및 도 9b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 10a 및 도 10b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 11은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 12는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 13a 내지 도 13c는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 14a 및 도 14b는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 15a 및 도 15b는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 16a 및 도 16b는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 17은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 18은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성을 설명하기 위한 도면.
도 19a 및 도 19b는 본 발명의 과제를 설명하기 위한 도면.
도 20a 및 도 20b는 본 발명의 과제를 설명하기 위한 도면.
※도면의 주요 부분에 대한 부호의 설명※
105: 제 1 매립 배선 108: 콘택트 홀
109: 더미 홀 115: 제 2 매립 배선
203: 더미 홀 206: 보이드
207: 제 1 매립 배선 210: 콘택트 홀
216: 제 2 매립 배선 305: 제 2 매립 배선
308: 콘택트 홀 309: 더미 홀
315: 보이드 316: 제 1 매립 배선
본 발명에 따른 반도체 장치는 제 1 매립 배선과, 이 제 1 매립 배선과 다른 층에 형성된 제 2 매립 배선과, 이들 제 1 매립 배선과 제 2 매립 배선을 도통시키기 위해 제 1 매립 배선과 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 이 콘택트 홀 근방에서 콘택트 홀과 다른 개방 구멍 직경을 갖고 제 1 매립 배선에 연통하도록 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 것이다.
이 반도체 장치에서는 콘택트 홀 근방에서 제 1 매립 배선에 연통하도록 더미 홀이 형성됨과 동시에, 이 더미 홀이 콘택트 홀과 다른 개구 직경을 갖고 형성된 구성으로 되어 있기 때문에, 실제로 이 반도체 장치를 제조할 경우에 콘택트 홀과 더미 홀의 개방 구멍 직경의 차이를 이용한 프로세스 채용에 의해, 배선 재료의 소실 개소를 더미 홀의 형성 개소에 집중시키는 것이 가능해진다.
예를 들면, 제 2 매립 배선이 제 1 매립 배선의 상층에 형성됨과 동시에, 더미 홀이 콘택트 홀보다도 큰 개방 구멍 직경을 가지고 제 1 매립 배선 상에 형성될 경우는, 그 제조 과정에서 제 1 매립 배선 상에 콘택트 홀과 더미 홀을 에칭으로 동시에 형성(구멍 개방)할 때에 에칭 레이트의 차이를 이용하여 더미 홀 아래의 제 1 매립 배선 부분에만 에칭 데미지를 부여하여 배선 재료와의 밀착성을 악화시킴으로써, Cu 소실에 의한 빈 구멍을 더미 홀 아래에 집중적으로 발생시키는 것이 가능해진다.
또한, 제 2 매립 배선이 제 1 매립 배선의 상층에 형성됨과 동시에, 더미 홀이 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 제 1 매립 배선 아래에 형성되는 경우나, 제 2 매립 배선이 제 1 매립 배선의 하층에 형성됨과 동시에, 더미 홀이 콘택트 홀보다도 작은 개구 직경을 갖고 제 1 매립 배선 상에 형성될 경우 또는 제 2 매립 배선이 제 1 매립 배선의 상층에 형성됨과 동시에, 더미 홀이 콘택트 홀보다도 작은 개방 구멍 직경을 가지며 제 1 매립 배선 상에 형성될 경우는, 각각의 제조 과정에서, 더미 홀의 개방 구멍 직경을 배선 재료의 매립 불량이 생기는 크기로 설정하여 더미 홀을 형성함으로써, 실제로 더미 홀에 배선 재료를 매립하였을 때에 매립 불량이 발생하기 때문에, Cu 소실에 의한 빈 구멍을 더미 홀의 매립 불량 부분에 집중적으로 발생시키는 것이 가능해진다.
또한, 본 발명은 제 1 매립 배선과, 이 제 1 매립 배선의 상층에 형성된 제 2 매립 배선과, 이들 제 1 매립 배선과 제 2 매립 배선을 도통시키기 위해 제 1 매립 배선과 제 2 매립 배선간에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 이 콘택트 홀 근방에서 콘택트 홀보다도 큰 개방 구멍 직경을 가지고 제 1 매립 배선 상에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서, 제 1 매립 배선을 형성하는 공정과, 제 1 매립 배선 상에 확산 방지막을 통해 절연막을 형성한 후, 이 절연막에 콘택트 홀과 더미 홀을 에칭에 의해 동시에 형성함으로써, 더미 홀의 바닥부에서 제 1 매립 배선의 표면을 노출시키는 공정과, 콘택트 홀과 더미 홀에 배선 재료를 매립하는 공정을 갖는 것이다.
이 반도체 장치의 제조 방법에 있어서는, 제 1 매립 배선 상의 절연막에 콘택트 홀과 더미 홀을 에칭에 의해 동시에 형성하면, 개방 구멍 직경의 대소 관계에 의한 에칭 레이트의 차이에 의해 더미 홀이 콘택트 홀보다도 깊어지기 때문에, 콘택트 홀의 바닥부에서 제 1 매립 배선의 표면을 노출시키지 않고, 더미 홀의 바닥부에서 제 1 매립 배선의 표면을 노출시켜서, 그곳에 에칭 데미지를 주는 것이 가능해진다. 따라서, 그 후, 콘택트 홀과 더미 홀에 배선 재료를 매립하였을 때에는, 콘택트 홀의 바닥부에서 배선 재료와의 밀착성을 상대적으로 올리는 한편, 더미 홀의 바닥부에서 배선 재료와의 밀착성을 상대적으로 내리는 것이 가능해진다. 그 결과, Cu 소실에 의한 빈 구멍을 더미 홀 아래에 집중적으로 발생시키는 것이가능해진다.
또한, 본 발명은 제 1 매립 배선과, 이 제 1 매립 배선의 상층에 형성된 제 2 매립 배선과, 이들 제 1 매립 배선과 제 2 매립 배선을 도통시키기 위해 제 1 매립 배선과 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 이 콘택트 홀 근방에서 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 제 1 매립 배선 하에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서, 제 1 매립 배선을 형성하기 위한 배선 홈을 형성함과 동시에, 상기 배선 홈 아래에 배선 재료의 매립 불량이 생기는 크기로 더미 홀을 형성하는 공정과, 더미 홀과 배선 홈에 배선 재료를 매립하는 공정과, 배선 재료의 매립에 의해 형성된 제 1 매립 배선 상에 콘택트 홀을 형성한 후, 콘택트 홀에 배선 재료를 매립하는 공정을 갖는 것이다.
이 반도체 장치의 제조 방법에 있어서는, 제 1 매립 배선을 형성하기 위한 배선 홈 아래에 배선 재료의 매립 불량이 생기는 크기로 더미 홀을 형성하기 때문에, 이 더미 홀에 배선 재료를 매립할 때에 더미 홀 내에 매립 불량이 발생하게 된다. 따라서, 이러한 제조 방법에 의해 얻어진 반도체 장치에서는, Cu 소실에 의한 빈 구멍을 더미 홀 내의 매립 불량 부분에 집중적으로 발생시켜서, 콘택트 홀에서의 Cu 소실을 회피하는 것이 가능해진다.
또한, 본 발명은 제 1 매립 배선과, 이 제 1 매립 배선의 하층에 형성된 제 2 매립 배선과, 이들 제 1 매립 배선과 제 2 매립 배선을 도통시키기 위해 제 1 매립 배선과 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된콘택트 홀과, 이 콘택트 홀 근방에서 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 제 1 매립 배선 하에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서, 제 2 매립 배선을 형성하는 공정과, 더미 홀에 배선 재료를 매립할 때에 매립 불량이 생기는 크기로, 제 2 매립 배선 상에 콘택트 홀과 더미 홀을 형성하는 공정과, 콘택트 홀과 더미 홀에 연통하는 상태로 제 1 매립 배선을 형성하기 위한 배선 홈을 형성하는 공정과, 콘택트 홀, 더미 홀 및 배선 홈에 배선 재료를 매립하는 공정을 갖는 것이다.
이 반도체 장치의 제조 방법에 있어서는, 제 2 매립 배선 상에 콘택트 홀과 더미 홀을 형성할 때에, 배선 재료의 매립 불량이 생기는 크기로 더미 홀을 형성하기 때문에, 이 더미 홀에 배선 재료를 매립할 때에 더미 홀 내에 매립 불량이 발생하게 된다. 따라서, 이러한 제조 방법에 의해서 얻어진 반도체 장치에서는, Cu 소실에 의한 빈 구멍을 더미 홀 내의 매립 불량 부분에 집중적으로 발생시켜서, 콘택트 홀에서의 Cu 소실을 회피하는 것이 가능해진다.
또한, 본 발명은 제 1 매립 배선과, 이 제 1 매립 배선의 상층에 형성된 제 2 매립 배선과, 이들 제 1 매립 배선과 제 2 매립 배선을 도통시키기 위해 제 1 매립 배선과 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 이 콘택트 홀 근방에서 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 제 1 매립 배선 상에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서, 제 1 매립 배선을 형성하는 공정과, 더미 홀에 배선 재료를 매립할 때에 매립 불량이 생기는 크기로, 제 1 매립 배선상에 콘택트 홀과 더미 패턴을 형성하는 공정과, 제 1 매립 배선의 상층에 콘택트 홀과 더미 패턴에 연통하는 상태에서 제 2 매립 배선을 형성하기 위한 배선 홈을 형성하는 공정과, 콘택트 홀, 더미 홀 및 배선 홈에 배선 재료를 매립하는 공정을 갖는 것이다.
이 반도체 장치의 제조 방법에서는 제 1 매립 배선 상에 콘택트 홀과 더미 패턴을 형성할 때에, 배선 재료의 매립 불량이 생기는 크기로 더미 홀을 형성하기 때문에, 이 더미 홀에 배선 재료를 매립할 때에 더미 홀 내에 매립 불량이 발생하게 된다. 따라서, 이러한 제조 방법에 의해 얻어진 반도체 장치에서는 Cu 소실에 의한 빈 구멍을 더미 홀 내의 매립 불량 부분에 집중적으로 발생시켜서 콘택트 홀에서의 Cu 소실을 회피하는 것이 가능해진다.
(발명의 실시예)
이하, 본 발명의 실시예에 대해서 도면을 참조하면서 상세하게 설명한다.
[제 1 실시예]
본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성에 대해서, 도 1a 내지 도 6을 사용하여 설명한다.
우선, 도 1a에 도시하는 바와 같이, 실리콘 기판(100) 상에 소정의 소자 등(도시하지 않음)을 형성함과 동시에, 이 실리콘 기판(100)을 예를 들면 SiO2로 이루어지는 절연막(101)으로 피복한 상태에서, 절연막(101) 상에 원하는 배선 패턴에 따라서 제 1 매립 배선을 형성하기 위한 배선 홈(102)을 형성한다. 배선 홈(102)의 형성은 제 1 매립 배선과 같은 층에 형성되는 다른 배선 부분의 홈 가공과 동시에, 주지의 리소그래피법 및 에칭법을 사용하여 행한다. 또한, 배선 홈(102)의 깊이는, 예를 들면 200nm으로 한다.
다음에, 도 1b에 도시하는 바와 같이, 절연막(101) 상에 배선층을 형성하기 때문에, 예를 들면 Ta(탄탈륨)으로 이루어지는 배리어 메탈(103)을 절연막(101)의 표면(전체면)에 피복 형성한 후, 이 배리어 메탈(103)을 통해 절연막(101) 상에 Cu 배선 재료(104)를 퇴적함으로써, 상기 배선 홈(102)을 Cu 배선 재료(104)로 매립한다. Cu 배선 재료(104)에 의한 매립은 예를 들면, 배리어 메탈(103) 상에 스퍼터링법으로 Cu의 시드층을 80nm의 두께로 성막한 후, 전계 도금법으로 Cu의 도금층을 700nm의 두께로 퇴적함으로써 행한다. 덧붙여 말하면, Cu의 매립 기술로서는, 기상 성장법(CVD법)을 채용할 수도 있다.
이어서, 도 1c에 도시하는 바와 같이, 여분의 Cu 배선 재료(104)를 CMP(화학적 기계 연마)법에 의해 연마하여 제거함으로써, 절연막(101)의 표면을 노출시킨다. 이로써, 배선 홈(102)이나 이와 동층의 홈 부분에만 Cu 배선 재료(104)가 매립된 상태로 남는다. 이 시점에서, 배선 홈(102)에 배리어 메탈(103)을 통해 Cu 배선 재료(104)가 매립된 상태에서 제 1 매립 배선(105)이 형성된다. 제 1 매립 배선(105)은 후술하는 제 2 매립 배선보다도 배선 폭이 넓은 광폭 배선으로서 형성된다.
계속해서, 도 2a에 도시하는 바와 같이, Cu의 확산 방지막(106)으로서 절연막(101) 및 제 1 매립 배선(105) 상에 SiC막을 50nm의 두께로 성막한 후, 제 1 매립 배선(105)이 형성되어 있는 배선층과 그 상층에 형성되는 배선층을 절연하기 위한 절연층(층간 절연막; 107)을 예를 들면 600nm의 두께로 성막한다.
이어서, 도 2b에 도시하는 바와 같이, 제 1 매립 배선(105) 상에서 절연막(107)에 리소그래피법 및 에칭법에 의해 콘택트 홀(108)과 더미 홀(109)을 동시에 형성함으로써, 더미 홀(109)의 바닥부에서 제 1 매립 배선(105)의 표면을 노출시킨다. 이 때, 콘택트 홀(108) 근방에 더미 홀(109)이 위치하도록, 예를 들면, 구멍의 중심 피치로 1㎛ 정도 떨어져 콘택트 홀(108)과 더미 홀(109)을 1개씩 형성한다.
여기서, 본 명세서에 있어서, 「콘택트 홀」이란 서로 다른 층에 형성된 제 1 매립 배선과 제 2 매립 배선을 도통시키기 위해, 상기 제 1 매립 배선과 제 2 매립 배선 사이에 형성된 것을 말한다. 한편, 「더미 홀」이란 회로 동작 상은 더미 홀 내의 도전로가 분단되어 있어도 아무런 영향을 미치지 않는 것을 말하고, 보다 구체적으로는, 더미 홀에 배선 재료를 매립한 상태에서, 그 자체가 제 1 매립 배선 이외에 어디에도 접속되지 않고 전기적으로 뜬 상태에서 형성된 것 또는 제 1 매립 배선 이외의 배선에 접속되어 있지만, 그 접속선의 배선이 전기적으로 뜬 상태의 더미 배선인 것 또는 제 1 매립 배선과 제 2 매립 배선 사이에 콘택트 홀과 함께 형성된 것을 말한다. 또한, 「콘택트 홀 근방」이란, 예를 들면, 이 콘택트 홀의 중심으로부터 상기 콘택트 홀의 개방 구멍 직경을 20배한 치수 범위 내를 말한다. 또한, 「콘택트 홀 근방」에서는 이 콘택트 홀에 가장 근접하는 위치에 「더미 홀」이 형성되는 것이 바람직하다.
여기서, 플라즈마 에칭 등의 드라이 에칭법에 의해 절연막(107)에 구멍 개방 가공하는 경우는, 그 전의 레지스트 패터닝에 의한 패턴 형상에 맞추어, 콘택트 홀(108)보다도 큰 개방 구멍 직경을 가지고 더미 홀(109)을 형성함으로써, 콘택트 홀(108)보다도 더미 홀(109) 쪽이 에칭 레이트가 커진다.
이하에서, 구멍 개방 가공에 적용하는 에칭 조건의 일예를 도시한다.
C4F8가스 유량: 2sccm
Ar 가스 유량: 1000sccm
N2가스 유량: 160sccm
이 에칭 조건에서는, 통상 사용하는 에칭 조건에 대하여, 에칭에 기여하는 C4F8가스 유량을 상대적으로 감소함으로써, 개방 구멍 직경에 대한 에칭 레이트의 의존성을 크게 하였다. 또한, 더미 홀(109)의 개방 구멍 직경은 하층에 위치하는 제 1 매립 배선(105)의 표면이 에칭에 의해 노출되도록, 예를 들면 0.2㎛로 설정하였다.
이러한 조건으로 콘택트 홀(108)과 더미 홀(109)을 동시에 에칭하면, 필연적으로 더미 홀(109) 쪽이 콘택트 홀(108)보다도 깊게 형성된다. 따라서, 에칭 시간 등을 적당히 조정함으로써, 상기 도 2b에 도시하는 바와 같이, 콘택트 홀(108)의 바닥부에서는 확산 방지막(106)이 잔존하고 있어서 제 1 매립 배선(105)의 표면이 노출되지 않고, 더미 홀(109)의 바닥부에서는 확산 방지막(106)이 제거(에칭)되어 제 1 매립 배선(105)의 표면이 노출된 상태가 얻어진다. 이 상태에서는, 제 1 매립 배선(105)의 노출부가 더미 홀(109)을 통과하여 큰 에칭 데미지를 받게 된다.
계속해서, 도 3a에 도시하는 바와 같이, 절연막(107) 상에 레지스트(110)를 도포함으로써, 콘택트 홀(108)과 더미 홀(109)을 레지스트(110)로 매립한 후, 이 레지스트(110) 상에 다른 레지스트(111)를 도포하여 패터닝한다.
이어서, 도 3b에 도시하는 바와 같이, 레지스트(111)의 패턴을 마스크로 하여, 레지스트(110)와 절연막(107)을 에칭법에 의해 홈 가공함으로써, 제 2 매립 배선을 형성하기 위한 배선 홈(112)을 예를 들면 300nm의 깊이로 형성한 후, 절연막(107) 상에 남아 있는 레지스트(110, 111)를 제거한다. 이어서, 콘택트 홀(108)의 바닥부에 잔존하고 있는 확산 방지막(106)을 에칭으로 제거함으로써, 콘택트 홀(108)의 바닥부에 제 1 매립 배선(105)의 표면을 노출시킨다. 이로써, 콘택트 홀(108)과 더미 홀(109)이 모두 제 1 매립 배선(105)에 연통한 상태가 된다.
다음에, 도 4a에 도시하는 바와 같이, 절연막(107) 상에 배선층을 형성하기 때문에, 예를 들면 상기와 마찬가지로 Ta으로 이루어지는 배리어 메탈(113)을 절연막(107)의 표면(일부는 제 1 매립 배선(105)의 표면)에 피복 형성한 후, 이 배리어 메탈(113)을 통해 절연막(107) 상에 Cu 배선 재료(114)를 퇴적함으로써, 상기 배선 홈(112)과 동시에 콘택트 홀(108)과 더미 홀(109)을 Cu 배선 재료(114)로 매립한다. Cu 배선 재료(114)에 의한 매립은 예를 들면, 배리어 메탈(113) 상에 스퍼터링법으로 Cu의 시드층을 80nm의 두께로 성막한 후, 전계 도금법으로 Cu의 도금층을 800nm의 두께로 퇴적함으로써 행한다.
이어서, 도 4b에 도시하는 바와 같이, 여분의 Cu 배선 재료(114)를 CMP법에의해 연마하여 제거함으로써, 절연막(107)의 표면을 노출시킨다. 이로써, 배선 홈(112)이나 이와 동층의 홈 부분에만 Cu 배선 재료(114)가 매립된 상태로 남는다. 이 시점에서, 배선 홈(112)에 배리어 메탈(113)을 통해 Cu 배선 재료(114)가 매립된 상태에서 제 2 매립 배선(115)이 형성된다. 제 2 매립 배선(115)은 상술한 제 1 매립 배선(105)의 상층에 상기 제 1 매립 배선(105)보다도 배선 폭이 좁은 미세 배선으로서 형성된다.
계속해서, 도 5에 도시하는 바와 같이, Cu 확산 방지층(116)으로서 절연막(107) 및 제 2 매립 배선(115) 상에 SiC막을 50nm의 두께로 성막한다. 이로써, 실리콘 기판(100) 상의 배선 패턴을 평면적으로 투시하여 보면, 도 6에 도시하는 바와 같이, 제 1 매립 배선(105)의 상층에 제 2 매립 배선(115)이 중복된 상태로 형성됨과 동시에, 제 2 매립 배선(115)의 끝 부분에 상기 제 2 매립 배선(115)의 배선 폭과 거의 같은 직경으로 콘택트 홀(108)이 형성된다. 또한, 제 1 매립 배선(105) 상에서는, 콘택트 홀(108)과 더미 홀(109)이 서로 이웃하도록 형성된다. 이후, 상기와 동일한 순서로 절연층, 배선층 등을 형성함으로써, 실리콘 기판(100) 상에 다층 배선을 형성할 수 있다. 또한, 여기서는, 제 2 매립 배선(115)과 동층의 배선 패턴(Dp; 도 6)으로 더미 홀(109)을 덮도록 형성하고 있지만, 이 배선 패턴(Dp)은 회로 동작에 조금도 기여하지 않는 더미의 배선 패턴으로, 없어도 상관 없다.
이렇게 하여 얻어진 반도체 장치에 있어서는, 제 1 매립 배선(105)의 상층에 제 2 매립 배선(115)이 형성됨과 동시에, 이들 제 1 매립 배선(105)과 제 2 매립배선(115) 사이에 콘택트 홀(108)이 형성되고, 또한 제 1 매립 배선(105) 상에서 더미 홀(109)이 콘택트 홀(108)보다도 큰 개방 구멍 직경을 가지고 형성된 상태가 된다. 또한, 콘택트 홀(108)과 더미 홀(109)의 각 구멍 내에 각각 Cu 배선 재료(104, 114)(도 1, 도 4 참조)가 매립된 상태가 된다.
이러한 구성의 반도체 장치에 있어서는, 콘택트 홀(108)과 제 1 매립 배선(105)과의 물리적인 접속 부분과, 더미 홀(109)과 제 1 매립 배선(105)과의 물리적인 접속 부분에서 각각의 밀착성을 상대적으로 비교한 경우, 전자 쪽이 후자보다도 밀착성이 높아진다(강고해진다). 이 이유로서는, 에칭에 의한 구멍 개방 가공에 있어서, 더미 홀(109)의 바닥부에 제 1 매립 배선(105)의 표면이 노출되어, 이 노출부가 에칭으로 큰 데미지를 받아 밀착성이 악화하기 때문이라고 생각할 수 있다. 이에 대하여, 스트레스 마이그레이션에 의한 Cu 소실(빈 구멍)은 밀착성이 낮은 부분을 기점으로 집중적으로 발생한다. 그 때문에, 상기 구성의 반도체 장치의 경우는, 상기 도 5에 도시하는 바와 같이, 제 1 매립 배선(105) 상에서 더미 홀(109)의 바닥부에 Cu 소실에 의한 빈 구멍(117)이 집중적으로 발생하게 된다. 이로써, 더미 홀(109)에서의 빈 구멍(117) 발생에 의해 스트레스가 개방되기 때문에, 더미 홀(109) 근방에 위치하는 콘택트 홀(108)의 내부나 이 콘택트 홀(108)과 제 1 매립 배선(105)과의 접속 부분 및 콘택트 홀(108)과 제 2 매립 배선(115)과의 접속 부분에서는, Cu 소실에 의한 빈 구멍 발생을 확실하게 회피할 수 있다. 그 결과, 제 1 매립 배선(105)과 제 2 매립 배선(115) 사이에서 배선 저항의 상승이나 단선 불량 발생을 미연에 방지하여, 제 1 매립 배선(105)과 제 2 매립 배선(115)과의 도통 상태를 양호하게 유지할 수 있다.
덧붙여 말하면, 본 발명의 제 1 실시예에 따른 반도체 장치를 사용하여 200℃, 1000시간의 고온 방치 시험을 행한 바, 더미 홀(109)의 바닥부에서는 Cu 소실에 의한 빈 구멍이 확인되었지만, 도통을 확보해야 하는 콘택트 홀(108)의 내부나 이 콘택트 홀(108)로 이어지는 제 1 매립 배선(105)의 접속 부분 및 제 2 매립 배선(115)의 접속 부분에서 Cu 소실이 보이지 않았다.
[제 2 실시예]
본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성에 대해서, 도 7 내지 도 12를 사용하여 설명한다.
우선, 도 7a에 도시하는 바와 같이, 실리콘 기판(200) 상에 소정의 소자 등(도시하지 않음)을 형성함과 동시에, 이 실리콘 기판(200)을 예를 들면 SiO2로 이루어지는 절연막(201)으로 피복한 상태에서, 절연막(201) 상에 원하는 배선 패턴에 따라서 제 1 매립 배선을 형성하기 위한 배선 홈(202)을 형성함과 동시에, 이 배선 홈(202) 아래에 상기 배선 홈(202)에 연통하는 상태에서 더미 홀(203)을 1개 형성한다. 배선 홈(202) 형성은 제 1 매립 배선과 같은 층에 형성되는 다른 배선 부분의 홈 가공과 동시에, 주지의 리소그래피법 및 에칭법을 사용하여 행한다. 또한, 배선 홈(202)의 깊이는, 예를 들면 300nm로 한다. 한편, 더미 홀(203)에 대해서는, 배선 홈(202) 내에 구멍 개방하도록 형성함과 동시에, 후술하는 Cu 배선 재료를 더미 홀(203)에 매립할 때에, 배선 재료의 매립 불량(보이드)이 생기는 크기(예를 들면, 0.12㎛)로 형성한다. 즉, 후술하는 Cu 배선 재료 매립 시에, 더미 홀(203) 내에서 의도적으로 매립 불량을 발생시키도록 더미 홀(203)의 개방 구멍 직경을 설정한다. 배선 재료의 매립 불량은 더미 홀(203)의 깊이가 깊어질수록(어스펙트비가 커질수록) 발생하기 쉬워진다. 그 때문에, Cu 배선 재료의 매립 불량이 생기는 크기(개방 구멍 직경)는 더미 홀(203) 깊이와의 관계로 설정할 필요가 있다.
다음에, 도 7b에 도시하는 바와 같이, 절연막(201) 상에 배선층을 형성하기 때문에, 예를 들면 Ta(탄탈륨)으로 이루어지는 배리어 메탈(204)을 절연막(201)의 표면(전면)에 피복 형성한 후, 이 배리어 메탈(204)을 통해 절연막(201) 상에 Cu 배선 재료(205)를 퇴적함으로써, 상기 배선 홈(202)과 더미 홀(203)을 Cu 배선 재료(205)로 매립한다. Cu 배선 재료(205)에 의한 매립은 예를 들면, 배리어 메탈(204) 상에 스퍼터링법으로 Cu의 시드층을 80nm 두께로 성막한 후, 전계 도금법으로 Cu 도금층을 700nm의 두께로 퇴적함으로써 행한다. 이 때, 더미 홀(203)의 내부에서는, 그 구멍 직경이 작은(어스펙트비가 큰) 것에 기인하여 Cu 배선 재료(205)의 매립성이 낮아진다. 그 때문에, 더미 홀(203) 내가 Cu 배선 재료(205)로 완전히 매립되지 않아, 결과적으로 더미 홀(203)의 내부에 보이드(206)가 발생한다.
이어서, 도 7c에 도시하는 바와 같이, 여분의 Cu 배선 재료(205)를 CMP법에 의해 연마하여 제거함으로써, 절연막(201)의 표면을 노출시킨다. 이로써, 더미 홀(203)이나 배선 홈(202), 나아가서는 배선 홈(202)과 동층의 홈 부분에만 Cu 배선 재료(205)가 매립된 상태로 남는다. 이 시점에서, 배선 홈(202)에 배리어 메탈(204)을 통해 Cu 배선 재료(205)가 매립된 상태에서 제 1 매립 배선(207)이 형성된다. 제 1 매립 배선(207)은 후술하는 제 2 매립 배선보다도 배선 폭이 넓은 광폭 배선으로서 형성된다. 또한, 제 1 매립 배선(207) 하에 더미 홀(203)이 형성된다.
계속해서, 도 8a에 도시하는 바와 같이, Cu의 확산 방지막(208)으로서 절연막(201) 및 제 1 매립 배선(207) 상에 SiC막을 50nm의 두께로 성막한 후, 제 1 매립 배선(207)이 형성되어 있는 배선층과 그 상층에 형성되는 배선층을 절연하기 위한 절연층(층간 절연막; 209)을 예를 들면 600nm의 두께로 성막한다.
이어서, 도 8b에 도시하는 바와 같이, 제 1 매립 배선(207) 상에서 절연막(209)에 리소그래피법 및 에칭법(드라이 에칭)에 의해 콘택트 홀(210)을 1개 형성한다. 이 때, 콘택트 홀(210) 근방에 더미 홀(203)이 위치하도록 더미 홀(203)로부터 중심 피치로 1㎛ 정도 떨어진 곳에 콘택트 홀(210)을 형성한다. 또한, 콘택트 홀(210)의 바닥부에서는 확산 방지막(208)이 잔존하고 있어 제 1 매립 배선(207)의 표면이 노출되지 않은 상태로 한다.
계속해서, 도 9a에 도시하는 바와 같이, 절연막(209) 상에 레지스트(211)를 도포함으로써, 콘택트 홀(210)을 레지스트(211)로 매립한 후, 이 레지스트(211) 상에 다른 레지스트(212)를 도포하여 패터닝한다.
이어서, 도 9b에 도시하는 바와 같이, 레지스트(212)의 패턴을 마스크로 하여, 레지스트(211)와 절연막(209)을 에칭법에 의해 홈 가공함으로써, 제 2 매립 배선을 형성하기 위한 배선 홈(213)을 예를 들면 300nm의 깊이로 형성한 후, 절연막(209) 상에 남아 있는 레지스트(211, 212)를 제거한다. 이어서, 콘택트 홀(210)의 바닥부에 잔존하고 있는 확산 방지막(208)을 에칭으로 제거함으로써, 콘택트 홀(210)의 바닥부에 제 1 매립 배선(207)의 표면을 노출시킨다. 이로써, 제 1 매립 배선(207) 상에 상기 제 1 매립 배선(207)에 연통하는 상태에서 콘택트 홀(210)이 형성된다.
다음으로, 도 10a에 도시하는 바와 같이, 절연막(209) 상에 배선층을 형성하기 때문에, 예를 들면 상기와 마찬가지로 Ta으로 이루어지는 배리어 메탈(214)을 절연막(209)의 표면(일부는 제 1 매립 배선(207)의 표면)에 피복 형성한 후, 이 배리어 메탈(214)을 통해 절연막(209) 상에 Cu 배선 재료(215)를 퇴적함으로써, 상기 배선 홈(213)을 Cu 배선 재료(215)로 매립한다. Cu 배선 재료(215)에 의한 매립은 예를 들면, 배리어 메탈(214) 상에 스퍼터링법으로 Cu의 시드층을 80nm의 두께로 성막한 후, 전계 도금법으로 Cu의 도금층을 800nm의 두께로 퇴적함으로써 행한다.
이어서, 도 10b에 도시하는 바와 같이, 여분의 Cu 배선 재료(215)를 CMP법에 의해 연마하여 제거함으로써, 절연막(209)의 표면을 노출시킨다. 이로써, 배선 홈(213)이나 이와 동층의 홈 부분에만 Cu 배선 재료(215)가 매립된 상태로 남는다. 이 시점에서, 배선 홈(213)에 배리어 메탈(214)을 통해 Cu 배선 재료(215)가 매립된 상태에서 제 2 매립 배선(216)이 형성된다. 제 2 매립 배선(216)은 상술한 제 1 매립 배선(207)의 상층에 상기 제 1 매립 배선(207)보다도 배선 폭이 좁은 미세 배선으로서 형성된다.
계속해서, 도 11에 도시하는 바와 같이, Cu의 확산 방지막(217)으로서 절연막(209) 및 제 2 매립 배선(216) 상에 SiC막을 50nm의 두께로 성막한다. 이로써, 실리콘 기판(200) 상의 배선 패턴을 평면적으로 투시하여 보면, 도 12에 도시하는 바와 같이, 제 1 매립 배선(207)의 상층에 제 2 매립 배선(216)이 중복된 상태에서 형성됨과 동시에, 제 2 매립 배선(216)의 끝 부분에 상기 제 2 매립 배선(216)의 배선 폭과 거의 같은 직경으로 콘택트 홀(210)이 형성된다. 또한, 제 1 매립 배선(207) 상에서는, 콘택트 홀(210)과 더미 홀(203)이 서로 이웃하도록 형성된다. 이후, 상기와 동일한 순서로 절연층, 배선층 등을 형성함으로써, 실리콘 기판(200) 상에 다층 배선을 형성할 수 있다.
이렇게 하여 얻어진 반도체 장치에 있어서는, 제 1 매립 배선(207)의 상층에 제 2 매립 배선(216)이 형성됨과 동시에, 이들 제 1 매립 배선(207)과 제 2 매립 배선(216) 사이에 콘택트 홀(210)이 형성되고, 또한 제 1 매립 배선(207) 하에서 더미 홀(203)이 콘택트 홀(210)보다 작은 개방 구멍 직경을 가지고 형성된 상태가 된다. 또한, 콘택트 홀(210)과 더미 홀(203)의 각 구멍 내에 각각 Cu 배선 재료(205, 215)(도 7 및 도 10 참조)가 매립된 상태가 된다.
이러한 구성의 반도체 장치에 있어서는, 더미 홀(203)의 내부에 Cu 배선 재료의 매립 불량에 의한 보이드(206)가 존재하기 때문에, 스트레스 마이그레이션에 의한 Cu 소실(빈 구멍)이 보이드(206) 부분에 집중적으로 발생한다. 그 때문에, 상기 구성의 반도체 장치의 경우는, 상기 도 11에 도시하는 바와 같이, 더미 홀(203)의 내부에서 Cu 소실에 의해 보이드(206)가 커지지만, 이에 의해 스트레스가 개방되기 때문에, 더미 홀(203) 근방에 위치하는 콘택트 홀(210)의 내부나 이 콘택트 홀(210)과 제 1 매립 배선(207)과의 접속 부분 및 콘택트 홀(210)과 제 2 매립 배선(216)과의 접속 부분에서는, Cu 소실에 의한 빈 구멍 발생을 확실하게 회피할 수 있다. 그 결과, 제 1 매립 배선(207)과 제 2 매립 배선(216) 사이에서 배선 저항의 상승이나 단선 불량 발생을 미연에 방지하여, 제 1 매립 배선(207)과 제 2 매립 배선(216)과의 도통 상태를 양호하게 유지할 수 있다.
덧붙여 말하면, 본 발명의 제 2 실시예에 따른 반도체 장치를 사용하여, 200℃, 1000시간의 고온 방치 시험을 행한 바, 더미 홀(203) 내의 보이드(206)는 커졌지만, 도통을 확보해야 하는 콘택트 홀(210)의 내부나 이 콘택트 홀(210)로 이어지는 제 1 매립 배선(207)의 접속 부분 및 제 2 매립 배선(216)의 접속 부분에서 Cu 소실이 보이지 않았다.
또한, 더미 홀(203)의 개방 구멍 직경을 매립 불량이 생기는 크기로 설정하면, 통상의 콘택트 홀과 비교하여, 구멍 개방 가공 시의 에칭 레이트가 작아지기 때문에, 가령 더미 홀(203) 아래에 배선층이 존재한다고 해도, 실제로는 더미 홀(203)의 바닥부가 하층의 배선층까지 이르지 않는 것을 생각할 수 있다. 그러한 경우는, 하층의 배선 패턴을 배려하지 않고 더미 홀(203)의 형성 위치를 임의로 결정할 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법과 이에 의해 얻어지는 반도체 장치의 구성에 대해서, 도 13 내지 도 18을 사용하여 설명한다.
우선, 도 13a에 도시하는 바와 같이, 실리콘 기판(300) 상에 소정의 소자 등(도시하지 않음)을 형성함과 동시에, 이 실리콘 기판(300)을 예를 들면 SiO2로 이루어지는 절연막(301)으로 피복한 상태에서, 절연막(301) 상에 원하는 배선 패턴에 따라서 제 2 매립 배선을 형성하기 위한 배선 홈(302)을 형성한다. 배선 홈(302)의 형성은 제 2 매립 배선과 같은 층에 형성되는 다른 배선 부분의 홈 가공과 동시에, 주지의 리소그래피법 및 에칭법을 사용하여 행한다. 또한, 배선 홈(302)의 깊이는, 예를 들면 300nm으로 한다.
다음에, 도 13b에 도시하는 바와 같이, 절연막(301) 상에 배선층을 형성하기 때문에, 예를 들면 Ta(탄탈륨)으로 이루어지는 배리어 메탈(303)을 통해 절연막(301)의 표면(전체면)에 피복 형성한 후, 이 배리어 메탈(303)을 통해 절연막(301) 상에 Cu 배선 재료(304)를 퇴적함으로써, 상기 배선 홈(302)을 Cu 배선 재료(304)로 매립한다. Cu 배선 재료(304)에 의한 매립은 예를 들면, 배리어 메탈(303) 상에 스퍼터링법으로 Cu의 시드층을 80nm의 두께로 성막한 후, 전계 도금법으로 Cu의 도금층을 700nm의 두께로 퇴적함으로써 행한다.
이어서, 도 13c에 도시하는 바와 같이, 여분의 Cu 배선 재료(304)를 CMP법에 의해 연마하여 제거함으로써, 절연막(301)의 표면을 노출시킨다. 이로써, 배선 홈(302)이나 이와 동층의 홈 부분에만 Cu 배선 재료(304)가 매립된 상태로 남는다. 이 시점에서, 배선 홈(302)에 배리어 메탈(303)을 통해 Cu 배선 재료(304)가 매립된 상태에서 제 2 매립 배선(305)이 형성된다. 제 2 매립 배선(305)은 후술하는제 1 매립 배선보다도 배선 폭이 좁은 미세 배선으로서 형성된다.
계속해서, 도 14a에 도시하는 바와 같이, Cu의 확산 방지막(306)으로서 절연막(301) 및 제 2 매립 배선(305) 상에 SiC막을 50nm의 두께로 성막한 후, 제 2 매립 배선(305)이 형성되어 있는 배선층과 그 상층에 형성되는 배선층을 절연하기 위한 절연층(층간 절연막; 307)을 예를 들면 600nm의 두께로 성막한다.
이어서, 도 14b에 도시하는 바와 같이, 제 2 매립 배선(305) 상에서 절연막(307)에 리소그래피법 및 에칭법에 의해 콘택트 홀(308)과 더미 홀(309)을 동시에 형성한다. 이 때, 콘택트 홀(308) 근방에 더미 홀(309)이 위치하도록, 예를 들면, 구멍의 중심 피치로 1㎛ 정도 떨어져 콘택트 홀(308)과 더미 홀(309)을 1개씩 형성한다. 또한, 콘택트 홀(308) 및 더미 홀(309)의 바닥부에서는, 각각 확산 방지막(306)이 잔존하고 있어 제 2 매립 배선(305)의 표면이 노출되지 않는 상태로 한다. 또한, 더미 홀(309)은 콘택트 홀(308)보다도 큰 개방 구멍 직경을 가지고 형성한다. 더욱 상술하면, 콘택트 홀(308)에 대해서는, 후술하는 Cu 배선 재료를 콘택트 홀(308)에 매립할 때에 매립 불량(보이드)이 생기지 않을 크기로 형성하지만, 더미 홀(309)에 대해서는, 후술하는 Cu 배선 재료를 더미 홀(309)에 매립할 때에 매립 불량(보이드)이 생기는 크기(예를 들면, 0.12㎛)로 형성한다. 즉, 후술하는 Cu 배선 재료 매립 시에, 더미 홀(309) 내에서 의도적으로 매립 불량을 발생시키도록 더미 홀(309)의 개방 구멍 직경을 설정한다. 배선 재료의 매립 불량은 더미 홀(309)의 깊이가 깊어질수록(어스펙트비가 커질수록) 발생하기 쉬워진다. 그 때문에, Cu 배선 재료의 매립 불량이 생기는 크기(개방 구멍 직경)는 더미홀(309) 깊이와의 관계로 설정할 필요가 있다.
계속해서, 도 15a에 도시하는 바와 같이, 절연막(307) 상에 레지스트(310)를 도포함으로써, 콘택트 홀(308)과 더미 홀(309)을 레지스트(310)로 매립한 후, 이 레지스트(310) 상에 다른 레지스트(311)를 도포하여 패터닝한다.
이어서, 도 15b에 도시하는 바와 같이, 레지스트(311)의 패턴을 마스크로 하여, 레지스트(310)와 절연막(307)을 에칭법에 의해 홈 가공함으로써, 제 1 매립 배선을 형성하기 위한 배선 홈(312)을 예를 들면 300nm의 깊이로 형성한 후, 절연막(307) 상에 남아 있는 레지스트(310, 311)를 제거한다. 이어서, 콘택트 홀(308) 및 더미 홀(309)의 바닥부에 잔존하고 있는 확산 방지막(306)을 에칭으로 제거함으로써, 콘택트 홀(308) 및 더미 홀(309)의 바닥부에 제 2 매립 배선(305)의 표면을 노출시킨다. 이로써, 콘택트 홀(308)과 더미 홀(309)이 모두 제 2 매립 배선(305)에 연통과한 상태가 된다.
다음으로, 도 16a에 도시하는 바와 같이, 절연막(307) 상에 배선층을 형성하기 때문에, 예를 들면 상기와 마찬가지로 Ta으로 이루어지는 배리어 메탈(313)을 절연막(307)의 표면(일부는 제 2 매립 배선(305)의 표면)에 피복 형성한 후, 이 배리어 메탈(313)을 통해 절연막(307) 상에 Cu 배선 재료(314)를 퇴적함으로써, 상기 배선 홈(312)과 동시에 콘택트 홀(308)과 더미 홀(309)을 Cu 배선 재료(314)로 매립한다. Cu 배선 재료(314)에 의한 매립은 예를 들면, 배리어 메탈(313) 상에 스퍼터링법으로 Cu의 시드층을 80nm의 두께로 성막한 후, 전계 도금법으로 Cu의 도금층을 800nm의 두께로 퇴적함으로써 행한다. 이 때, 더미 홀(309)의 내부에서는,그 구멍 직경이 작은(어스펙트비가 큰) 것에 기인하여 Cu 배선 재료(314)의 매립성이 낮아진다. 그 때문에, 더미 홀(309) 내부가 Cu 배선 재료(314)로 완전히 매립되지 않아, 결과적으로 더미 홀(309)의 내부에 보이드(315)가 발생한다.
이어서, 도 16b에 도시하는 바와 같이, 여분의 Cu 배선 재료(314)를 CMP법에 의해 연마하여 제거함으로써, 절연막(307)의 표면을 노출시킨다. 이로써, 배선 홈(312)이나 이와 동층의 홈 부분에만 Cu 배선 재료(314)가 매립된 상태로 남는다. 이 시점에서, 배선 홈(312)에 배리어 메탈(313)을 거쳐서 Cu 배선 재료(314)가 매립된 상태에서 제 1 매립 배선(316)이 형성된다. 제 1 매립 배선(316)은 상술한 제 2 매립 배선(305)의 상층에 상기 제 2 매립 배선(305)보다도 배선 폭이 넓은 광폭 배선으로서 형성된다.
계속해서, 도 17에 도시하는 바와 같이, Cu의 확산 방지막(317)으로서 절연막(307) 및 제 1 매립 배선(316) 상에 SiC막을 50nm의 두께로 성막한다. 이로써, 실리콘 기판(300) 상의 배선 패턴을 평면적으로 투시하여 보면, 도 18에 도시하는 바와 같이, 제 2 매립 배선(305)의 상층에 제 1 매립 배선(316)이 중복된 상태로 형성됨과 동시에, 그 중복 부분에 콘택트 홀(308)과 더미 홀(309)이 서로 이웃하도록 형성된다. 이후, 상기와 동일한 순서로 절연층, 배선층 등을 형성함으로써, 실리콘 기판(300) 상에 다층 배선을 형성할 수 있다.
이렇게 하여 얻어진 반도체 장치에 있어서는, 제 1 매립 배선(316)의 하층에 제 2 매립 배선(305)이 형성됨과 동시에, 이들 제 1 매립 배선(316)과 제 2 매립 배선(305) 사이에 콘택트 홀(308)과 더미 홀(309)이 형성되고, 또한 제 1 매립 배선(316) 아래에서 더미 홀(309)이 콘택트 홀(308)보다 작은 개방 구멍 직경을 가지고 형성된 상태가 된다. 또한, 콘택트 홀(308)과 더미 홀(309)의 각 구멍 내에 각각 Cu 배선 재료(304, 314)(도 13, 도 16 참조)가 매립된 상태가 된다.
이러한 구성의 반도체 장치에 있어서는, 더미 홀(309)의 내부에 Cu 배선 재료의 매립 불량에 의한 보이드(315)가 존재하게 되기 때문에, 스트레스 마이그레이션에 의한 Cu 소실(빈 구멍)이 보이드(315) 부분에 집중적으로 발생된다. 그 때문에, 상기 구성의 반도체 장치의 경우는, 상기 도 17에 도시하는 바와 같이, 더미 홀(309)의 내부에서 Cu 소실에 의해 보이드(315)가 커지지만, 이로써 스트레스가 개방되기 때문에, 더미 홀(309) 근방에 위치하는 콘택트 홀(308)의 내부나 이 콘택트 홀(308)과 제 1 매립 배선(316)과의 접속 부분 및 콘택트 홀(308)과 제 2 매립 배선(305)과의 접속 부분에서는, Cu 소실에 의한 빈 구멍 발생을 확실하게 회피할 수 있다. 그 결과, 제 1 매립 배선(316)과 제 2 매립 배선(305) 사이에서 배선 저항의 상승이나 단선 불량 발생을 미연에 방지하여, 제 1 매립 배선(316)과 제 2 매립 배선(305)과의 도통 상태를 양호하게 유지할 수 있다.
덧붙여 말하면, 본 발명의 제 3 실시예에 따른 반도체 장치를 사용하여, 200℃, 1000시간의 고온 방치 시험을 행한 바, 더미 홀(309) 내의 보이드(315)는 커졌지만, 도통을 확보해야 하는 콘택트 홀(308)의 내부나 이 콘택트 홀(308)로 이어지는 제 1 매립 배선(316)의 접속 부분 및 제 2 매립 배선(305)의 접속 부분에서 Cu 소실이 보이지 않았다.
또한, 더미 홀(309)의 개방 구멍 직경을 매립 불량이 생기는 크기로 설정하면, 통상의 콘택트 홀과 비교하여, 구멍 개방 가공 시의 에칭 레이트가 작아지기 때문에, 가령 더미 홀(309) 하에 배선층이 존재한다고 해도, 실제로는 더미 홀(309)의 바닥부가 하층의 배선층까지 이르지 않는 것을 생각할 수 있다. 그러한 경우는, 하층의 배선 패턴을 배려하지 않고 더미 홀(309)의 형성 위치를 임의로 결정할 수 있다.
또한, 상기 제 3 실시예에 있어서는, 제 2 매립 배선(305)을 제 1 매립 배선(316)의 하층에 형성하는 경우를 예로 들어 설명하였지만, 이들 상하 관계를 반대로 한 경우, 즉 도 17에 있어서, 하층의 배선(305)을 제 1 매립 배선(광폭 배선), 상층의 배선(316)을 제 2 매립 배선(미세 배선)으로 한 경우라도, 상기와 동일한 효과를 얻을 수 있다. 이 경우, 반도체 장치의 구성으로서는, 제 2 매립 배선은 제 1 매립 배선의 상층에 형성되고, 더미 홀은 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 제 1 매립 배선 상에 형성되게 된다. 또한, 반도체 장치의 제조 방법으로서는, 각각의 배선을 형성하기 위한 배선 홈의 폭이 변할 뿐으로, 기본적으로는 상기 제 3 실시예의 경우와 같다. 즉, 제 1 매립 배선을 형성하는 공정과, 더미 홀에 배선 재료를 매립할 때에 매립 불량이 생기는 크기로, 제 1 매립 배선 상에 콘택트 홀과 더미 홀을 형성하는 공정과, 제 1 매립 배선의 상층에 콘택트 홀과 더미 홀로 연통하는 상태로 제 2 매립 배선을 형성하기 위한 배선 홈을 형성하는 공정과, 이들 콘택트 홀, 더미 홀 및 배선 홈에 배선 재료(Cu)를 매립하는 공정을 갖게 된다.
또한, 상기 제 1 내지 제 3 실시예에 있어서는, 제 1 매립 배선을 광폭 배선으로 하고, 제 2 매립 배선을 미세 배선으로 하였지만, 스트레스 마이그레이션에 의한 Cu 소실은 주로 배선 폭과 홀 개방 구멍 직경의 관계에 의존하고, 또한, 프로세스에 의해 콘택트 홀 내부에서 생기거나, 또한, 콘택트 홀 바닥부의 하층 배선 측에서 발생하지만 지배받기 때문에, 제 1 매립 배선이 제 2 매립 배선보다도 폭이 좁은 경우나, 제 1 매립 배선과 제 2 매립 배선의 폭이 서로 같은 경우라도 동일하게 일어날 수 있다. 따라서, 본 발명은 제 1 매립 배선의 폭과 제 2 매립 배선의 폭이 상대적으로 어떠한 관계라도 적용 가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 저저항 배선 재료로서 Cu를 사용한 경우에, 스트레스 마이그레이션에 의한 Cu 소실을 확실하게 방지하여, 제 1 매립 배선과 제 2 매립 배선과의 도통 상태를 장기에 걸쳐 양호하게 유지할 수 있다. 그 결과, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.

Claims (13)

  1. 제 1 매립 배선과,
    상기 제 1 매립 배선과 다른 층에 형성된 제 2 매립 배선과,
    상기 제 1 매립 배선과 상기 제 2 매립 배선을 도통시키기 위해 상기 제 1 매립 배선과 상기 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과,
    상기 콘택트 홀 근방에서 상기 콘택트 홀과 다른 개방 구멍 직경을 가지고 상기 제 1 매립 배선에 연통하도록 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 2 매립 배선은 상기 제 1 매립 배선의 상층에 형성되고,
    상기 더미 홀은 상기 콘택트 홀보다도 큰 개방 구멍 직경을 가지며 상기 제 1 매립 배선 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 2 매립 배선은 상기 제 1 매립 배선의 상층에 형성되고,
    상기 더미 홀은 상기 콘택트 홀보다도 작은 개방 구멍 직경을 가지며 상기 제 1 매립 배선 아래에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 2 매립 배선은 상기 제 1 매립 배선의 하층에 형성되고,
    상기 더미 홀은 상기 콘택트 홀보다도 작은 개방 구멍 직경을 가지며 상기 제 1 매립 배선 아래에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 2 매립 배선은 상기 제 1 매립 배선의 상층에 형성되고,
    상기 더미 홀은 상기 콘택트 홀보다도 작은 개방 구멍 직경을 가지며 상기 제 1 매립 배선 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 배선 재료로서 구리를 사용한 것을 특징으로 하는 반도체 장치.
  7. 제 3 항에 있어서, 상기 더미 홀의 개방 구멍 직경은 상기 더미 홀에 상기 배선 재료를 매립할 때에 매립 불량이 생기는 크기로 설정되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항에 있어서, 상기 더미 홀의 개방 구멍 직경은 상기 더미 홀에 상기 배선 재료를 매립할 때에 매립 불량이 생기는 크기로 설정되어 있는 것을 특징으로하는 반도체 장치.
  9. 제 5 항에 있어서, 상기 더미 홀의 개방 구멍 직경은 상기 더미 홀에 상기 배선 재료를 매립할 때에 매립 불량이 생기는 크기로 설정되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1 매립 배선과, 상기 제 1 매립 배선의 상층에 형성된 제 2 매립 배선과, 상기 제 1 매립 배선과 상기 제 2 매립 배선을 도통시키기 위해 상기 제 1 매립 배선과 상기 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 상기 콘택트 홀 근방에서 상기 콘택트 홀보다도 큰 개방 구멍 직경을 가지고 상기 제 1 매립 배선 상에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서,
    상기 제 1 매립 배선을 형성하는 공정과,
    상기 제 1 매립 배선 상에 확산 방지막을 거쳐서 절연막을 형성한 후, 이 절연막에 상기 콘택트 홀과 상기 더미 홀을 에칭에 의해 동시에 형성함으로써, 상기 더미 홀의 바닥부에서 상기 제 1 매립 배선의 표면을 노출시키는 공정과,
    상기 콘택트 홀과 상기 더미 홀에 상기 배선 재료를 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 매립 배선과, 상기 제 1 매립 배선의 상층에 형성된 제 2 매립 배선과,상기 제 1 매립 배선과 상기 제 2 매립 배선을 도통시키기 위해 상기 제 1 매립 배선과 상기 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 상기 콘택트 홀 근방에서 상기 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 상기 제 1 매립 배선 아래에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서,
    상기 제 1 매립 배선을 형성하기 위한 배선 홈을 형성함과 동시에, 상기 배선 홈 아래에 상기 배선 재료의 매립 불량이 생기는 크기로 상기 더미 홀을 형성하는 공정과,
    상기 더미 홀과 상기 배선 홈에 배선 재료를 매립하는 공정과,
    상기 배선 재료의 매립에 의해 형성된 상기 제 1 매립 배선 상에 상기 콘택트 홀을 형성한 후, 상기 콘택트 홀에 배선 재료를 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 매립 배선과, 상기 제 1 매립 배선의 하층에 형성된 제 2 매립 배선과, 상기 제 1 매립 배선과 상기 제 2 매립 배선을 도통시키기 위해 상기 제 1 매립 배선과 상기 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 상기 콘택트 홀 근방에서 상기 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 상기 제 1 매립 배선 아래에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서,
    상기 제 2 매립 배선을 형성하는 공정과,
    상기 더미 홀에 상기 배선 재료를 매립할 때에 매립 불량이 생기는 크기로, 상기 제 2 매립 배선 상에 상기 콘택트 홀과 상기 더미 홀을 형성하는 공정과,
    상기 콘택트 홀과 상기 더미 홀에 연통하는 상태에서 상기 제 1 매립 배선을 형성하기 위한 배선 홈을 형성하는 공정과,
    상기 콘택트 홀, 상기 더미 홀 및 상기 배선 홈에 배선 재료를 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 1 매립 배선과, 상기 제 1 매립 배선의 상층에 형성된 제 2 매립 배선과, 상기 제 1 매립 배선과 상기 제 2 매립 배선을 도통시키기 위해 상기 제 1 매립 배선과 상기 제 2 매립 배선 사이에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 콘택트 홀과, 상기 콘택트 홀 근방에서 상기 콘택트 홀보다도 작은 개방 구멍 직경을 가지고 상기 제 1 매립 배선 상에 형성됨과 동시에, 구멍 내에 배선 재료가 매립된 더미 홀을 구비하는 반도체 장치의 제조 방법으로서,
    상기 제 1 매립 배선을 형성하는 공정과,
    상기 더미 홀에 상기 배선 재료를 매립할 때에 매립 불량이 생기는 크기로, 상기 제 1 매립 배선 상에 상기 콘택트 홀과 상기 더미 패턴을 형성하는 공정과,
    상기 제 1 매립 배선의 상층에 상기 콘택트 홀과 상기 더미 패턴에 연통하는 상태로 상기 제 2 매립 배선을 형성하기 위한 배선 홈을 형성하는 공정과,
    상기 콘택트 홀, 상기 더미 홀 및 상기 배선 홈에 배선 재료를 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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