TWI247360B - Semiconductor device and method of manufacturing the same - Google Patents

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TWI247360B TW093104339A TW93104339A TWI247360B TW I247360 B TWI247360 B TW I247360B TW 093104339 A TW093104339 A TW 093104339A TW 93104339 A TW93104339 A TW 93104339A TW I247360 B TWI247360 B TW I247360B
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Description

1247360 九、發明說明： 【發明所屬之技術領域】 本發明係關於具有以接觸孔使2個配線導通之配線圖案 之半導體裝置及其製造方法。 【先前技術】 使形成於不同層（上層、下層）之2個配線導通（電性連接） 用之接觸孔係依照作為連接對象之配線層之寬（配線寬）及 流通於接觸孔内之電流，決定其配置之孔數。因此，通常， 以配線寬相對地寬之所謂寬配線為連接對象之接觸孔係在 1個配線配置多數個。但，在連接配線寬大有差異之2個配 線，例如寬配線與配線寬比其狹窄之微細配線之情形（例如 為電位固定而由電源線以微細配線引出之情形等）則有必 要配合微細配線之配線寬而決定接觸孔内之個數故即使是 寬配線，也有以單一接觸孔連接之情形。 另一方面，形成配線之配線材料、及使用於配線層間之 絕緣之絕緣材料已轉移至Cu(銅）所代表之低電阻之配線材 料、及SiLK、SiOC等所代表之低電介質材料，以作為應付 配線間距之縮小比例所引起之配線延遲對策。也有報告指 稱作為低電阻之配線材料之Cu與以往廣被使用作為配線材 料之Al(链）更具有優異之電子遷移耐性。但，使用Cu形成 微細配線時，由於在乾式蝕刻方法中，對作為底層之絕緣 膜’並無可以高選擇比蝕刻Cu之適當的氣體存在，故一般 使用金屬鑲丧法形成埋入配線。尤其，同時埋入形成絕緣 膜之接觸孔、與作為埋入配線之形成部位之配線溝之雙金 90142.doc 1247360 屬鑲嵌法從可擴大在微影技術中之對準容許範圍及縮短工 序之觀點言之，頗有潛力。彳關利用Cu形成埋入配線之方 法，例如已知有下列專利文獻1所載之方法。 [專利文獻1 ] 曰本特開平10-154709號公報 【發明所欲解決之問題】 但，使用Cu作為配線材料時，具有以下不利現象。即， 如圖19(A)、（B)所示，使用具有以接觸孔4〇3使下層之寬配 線401與上層之微細配線402導通之配線圖案之半導體裝置 進行作為配線可靠性評估之高溫放置試驗時，確認有配線 電阻上升，最後電性連接（導通）被切斷之現象。又，分析此 現象之不良部分之結果，確認在接觸孔4〇3下之寬配線4〇1 側有Cu之消失部分404。在本例中，寬配線4〇1雖形成在接 觸孔403之下，但寬配線形成在接觸孔之上時，也確認有同 樣之現象。.即，如圖20(A)、（B)所示，使用具有以接觸孔 503使上層之寬配線5〇1與下層之微細配線5〇2導通之配線 圖案之半導體裝置進行作為配線可靠性評估之高溫放置試 驗時’確認在接觸孔503之内部有Cu之消失部分504。 尤其在以一個接觸孔使寬配線與微細配線導通之情形， 寬配線之配線寬與接觸孔之開孔徑之尺寸關係滿足某種範 圍之條件時’容易發生此種Cu之消失。依據本發明人之實 驗’配線之寬1 .〇 μχη，連接於此之接觸孔之開孔徑為直徑 0·14 μπι時，可發現cu之消失。因此，為避免Cu之消失，以 不滿足該條件之方式設定寬配線與接觸孔之尺寸關係較為 90142.doc 1247360 有效。但，在配線圖案之設計上，各種限制條件重疊在一 起，故欲以避免Cu之消失為優先而最適當地設定寬配線與 接觸孔之尺寸關係極為困難。 目刖，Cu消失之機理雖未明確，但例如在技術論文雜誌 「IRPS(Intemati〇iial Reliability Physics SymP〇sium)2002」 之論文名稱「stress-induced Voiding Under Vias Connected To Wide Cu Metal Leads」（ρ·312一321)中也曾報告指稱··應 力遷移引起之Cii之消失，即Cu膜之晶粒（grain)生長所連帶 產生之空孔可能受到配線層與絕緣膜之熱膨脹係數差引起 之應力及絕緣膜本身之應力之影響，會集中於密接性相對 較低之部分（應力釋放之部分），結果引起CU2消失。 【發明内容】 本發明係為解決上述之問題而設計者，其目的在於提供 在配線材料使用Cu而以接觸孔使寬配線與微細配線導通 時，可防止Cii之消失之半導體裝置之製造方法及因此所獲 得之半導體裝置。 【解決問題之手段】 本發明半導體裝置係包含··第1埋入配線；第2埋入配線， 其係形成於異於此第1埋入配線之層者；接觸孔，其係為使 此等第1埋入配線與前述第2埋入配線導通而形成於第1埋 入配線與前述第2埋入配線間，並在孔内埋入配線材料者； 及虛設孔，其係在此接觸孔附近以異於接觸孔之開孔徑形 成連通於第1埋入配線之狀態，並在孔内埋入配線材料者。 在此半導體裝置中，由於採用在接觸孔附近以連通於第} 90142.doc 1247360 埋入配線之狀悲形成虛設孔’並以異於接觸孔之開孔徑形 成此虛設孔之構成，故在實際製造此半導體裝置時，可採 用利用接觸孔與虛設孔之開孔徑之差異之處理，使配線材 料之消失處集中於虛設孔之形成處。 例如，在將第2埋入配線形成於第1埋入配線之上層，並 以大於接觸孔之開孔徑將虛設孔形成於第1埋入配線上之 情形，在其製造過程中，在第1埋入配線上，以蝕刻同時形 成（開孔）接觸孔與虛設孔時，利用蝕刻率之差異而僅在虛設 孔下之第1埋入配線部分造成#刻傷害而使與配線材料之 密接性惡化，故可藉此使Cu之消失所形成之空孔集中地產 生於虛設孔下。 又，在將第2埋入配線形成於第1埋入配線之上層，並以 小於接觸孔之開孔徑將虛設孔形成於第丨埋入配線下之情 形、在將第2埋入配線形成於第1埋入配線之下層，並以小 於接觸孔之開孔徑將虛設孔形成於第1埋入配線上之情 形、或在將第2埋入配線形成於第1埋入配線之上層，並以 小於接觸孔之開孔徑將虛設孔形成於第1埋入配線上之情 形’分別在其製造過程中，將虛設孔之開孔徑設定於可產 生配線材料之埋入不良之大小而形成虛設孔時，在實際地 將配線材料埋入虛設孔時可產生埋入不良，故可使CU之消 失所形成之空孔集中地產生於虛設孔之埋入不良部分。 又’本發明之半導體裝置之製造方法係用於製造半導體 裝置’而該半導體裝置係包含：第1埋入配線；第2埋入配 線，其係形成於前述第1埋入配線之上層者；接觸孔，其係 90l42.doc 1247360 為使此等第1埋入配線與前述第2埋入配線導通而形成於第 1埋入配線與前述第2埋入配線間，並在孔内埋入配線材料 者；及虛設孔，其係在此接觸孔附近以大於接觸孔之開孔 徑形成於第1埋入配線上，並在孔内埋入配線材料者；且包 含：形成前述第1埋入配線之工序；在第1埋入配線上經由 擴散防止膜形成絕緣膜後，利用蝕刻在此絕緣膜同時形成 接觸孔與虛設孔，藉以使第1埋入配線之表面在虛設孔之底 部露出之工序；及在接觸孔與虛設孔埋入配線材料之工序 者。 在此半導體裝置之製造方法中，利用蝕刻在第1埋入配線 上之絕緣膜同時形成接觸孔與虛設孔時，因開孔徑之大小 關係引起之蝕刻率之差異，可使虛設孔形成得比接觸孔 深，故可使第1埋入配線之表面在虛設孔之底部露出而不會 在接觸孔之底部露出，而可在該虛設孔之底部造成傷害。 因此，其後，在接觸孔與虛設孔埋入配線材料時，可在接 觸孔之底部相對地提高與配線材料之密接性，另一方面， 可在虛設孔之底部相對地降低與配線材料之密接性。其結 果，可使Cu之消失所形成之空孔集中地產生於虛設孔下。 又’本發明之半導體裝置之製造方法係用於製造半導體 裝置，而該半導體裝置係包含：第1埋入配線；第2埋入配 線，其係形成於此第1埋入配線之上層者；接觸孔，其係為 使此等第1埋入配線與第2埋入配線導通而形成於第1埋入 配線與第2埋入配線間，並在孔内埋入配線材料者；及虛設 孔，其係在此接觸孔附近以小於接觸孔之開孔徑形成於第i 90142.doc 1247360 埋入配線下，並在孔内埋入配線材料者；且包含：形成為 形成第1埋入配線用之配線溝，並在該配線溝之下以產生配 線材料之埋入不良之大小形成虛設孔之工序；在虛設孔與 配線溝埋入配線材料之工序；及在埋入配線材料所形成之 第1埋入配線上形成接觸孔後，在接觸孔埋入配線材料之工 序者。 在此半導體裝置之製造方法中，由於在形成為形成第1 埋入配線用之配線溝之下以產生配線材料之埋入不良之大 小形成虛設孔，故在將配線材料埋入此虛設孔時可在虛設 孔内產生埋入不良。因此，在利用此製造方法所獲得之半 導體裝置中，可使Cu之消失所形成之空孔集中地產生於虛 設孔内之埋入不良部分，以避免在接觸孔之ClI消失。 又，本發明之半導體裝置之製造方法係用於製造半導體 裝置’而該半導體裝置係包含：第1埋入配線；第2埋入配 線’其係形·成於此第1埋入配線之下層者；接觸孔，其係為 使此等第1埋入配線與第2埋入配線導通而形成於第1埋入 配線與第2埋入配線間，並在孔内埋入配線材料者；及虛設 孔，其係在此接觸孔附近以小於接觸孔之開孔徑形成於第i 埋入配線下，並在孔内埋入配線材料者；且包含：形成第2 埋入配線之工序；在虛設孔埋入配線材料時，以產生埋入 不良之大小在第2埋入配線上形成接觸孔與虛設孔之工 序；以連通於接觸孔與虛設孔之狀態形成為形成第丨埋入配 線用之配線溝之工序；以及在接觸孔、虛設孔及配線溝埋 入配線材料之工序者。 90142.doc -10- 1247360 在此半導體裝置之製造方法中，由於在第2埋入配線上形 成接觸孔與虛設孔時，以產生配線材料之埋入不良之大小 形成虛設孔，故在將配線材料埋入此虛設孔時可在虛設孔 内產生埋入不良。因此，在利用此製造方法所獲得之半導 體裝置中，可使Cu之消失所形成之空孔集中地產生於虛設 孔内之埋入不良部分，以避免在接觸孔之Cu消失。 又’本發明之半導體裝置之製造方法係用於製造半導體 裝置’而該半導體裝置係包含··第丨埋入配線；第2埋入配 線’其係形成於此第1埋入配線之上層者；接觸孔，其係為 使此等第1埋入配線與第2埋入配線導通而形成於第1埋入 配線與第2埋入配線間，並在孔内埋入配線材料者；及虛設 孔，其係在此接觸孔附近以小於接觸孔之開孔徑形成於第1 埋入配線上，並在孔内埋入配線材料者；且包含：形成第i 埋入配線之工序；在虛設孔埋入配線材料時，以產生埋入 不良之大小在第1埋入配線上形成接觸孔與虛設孔之工 序；在第1埋入配線之上層，以連通於接觸孔與虚設孔之狀 態形成為形成第2埋入配線用之配線溝之工序；以及在接觸 孔、虛設孔及配線溝埋入配線材料之工序者。 在此半導體裝置之製造方法中，由於在第丨埋入配線上形 成接觸孔與虛設孔時，以產生配線材料之埋入不良之大小 形成虛設孔，故在將配線材料埋入此虛設孔時可在虛設孔 内產生埋入不良。因此，在利用此製造方法所獲得之半導 體裝置中，可使Cu之消失所形成之空孔集中地產生於虛設 孔内之埋入不良部分，以避免在接觸孔之CU消失。 90142.doc -11 - 1247360 【實施方式】 以下，一面參照圖式，一面詳細說明本發明之實施形態。 [第1實施形態] 茲圖1〜圖6說明有關本發明之第1實施形態之半導體襄置 之製造方法與因此所得之半導體裝置之構成。 首先，如圖1(A)所示，在矽基板100上形成特定之元件等 (未圖示），並在以例如Si〇2構成之絕緣膜1 〇丨覆蓋此矽基板 100之狀態，在絕緣膜101上依照希望之配線圖案，形成為 形成第1埋入配線用之配線溝102。配線溝102之形成係在與 形成於與第1埋入配線相同層之其他配線部分之溝加工同 時地’利用習知之微影法及姓刻法形成。又，配線溝1 〇2 之深度例如為200 nm。 其次，如圖1(B)所示，為在絕緣膜ι〇1上形成配線層，例 如將Ta(组）構成之阻擋層金屬1〇3覆蓋形成於絕緣膜1〇1之 表面（全面）後，經由此阻擋層金屬1〇3將〇11配線材料1〇4沉 積於絕緣膜101上，藉以在上述配線溝1 〇2中埋入Cu配線材 料104。Cu配線材料104之埋入係利用例如在阻擋層金屬 103，以濺射法形成80 nm厚之Cu之籽晶層後，以電場電鍍 法沉積700 nm厚之Cii之電鍍層加以執行。附帶言之，作為 Cu之埋入技術，也可採用氣相生長法（CvD法）。 接著，如圖1(C)所示，利用CMP(化學機械研磨）法研磨除 去多餘之Cii配線材料104時，可使絕緣膜101之表面露出。 因此，Cu配線材料104以被埋入之狀態僅殘留於配線溝1 〇2 及與此同層之溝部分。在此時點，在配線溝丨〇2以經由阻擋 90142.doc 12 1247360 層金屬103埋入Cu配線材料104之狀態形成第1埋入配線 105。第1埋入配線1〇5係被形成作為配線寬比後述第2埋入 配線更寬之寬配線。 接著，如圖2(A)所示，作為Cu之擴散防止膜106，在絕緣 膜101及第1埋入配線105上，以50 nm厚度形成SiC膜後，例 如以600 nm厚度形成用來絕緣形成第1埋入配線105之配線 層與形成於其上層之配線層之絕緣膜（層間絕緣膜）丨07。 接著，如圖2(B)所示，在第1埋入配線1〇5上，以微影法 及蝕刻法將接觸孔108與虛設孔1 〇9同時形成於絕緣膜 107，藉以使第1埋入配線1〇5之表面露出於虛設孔1〇9之底 部。此時，以使虛設孔109位於接觸孔1〇8附近方式，例如 孔中心間距相離1 μηι而各形成1個接觸孔1〇8與虛設孔1〇9。 在此，在本專利說明書，所謂「接觸孔」，係指為使形成 於互異之層之第1埋入配線與第2埋入配線導通而形成於該 第1埋入配線與第2埋入配線間之孔。另一方面，所謂「虛 設孔」，係指在電路動作上，即使分斷虛設孔内之導電路也 不受任何影響之孔，更具體而言，係指在虛設孔中埋入配 線材料之狀態下’其本身除了第1埋入配線以外，不接觸任 何地方而形成電的懸空狀態之孔，或雖連接於第1埋入配線 以外之配線，但其連接對象之配線為處於電的懸空狀態之 假配線之孔’或與接觸孔共同形成於第1埋入配線與第2埋 入配線間之孔。又，所謂「接觸孔附近」，係指例如與此接 觸孔之中心相距20倍之該接觸孔之開孔徑之尺寸範圍内。 又，在「接觸孔附近」，最好在最接近於此接觸孔之位置形 90142.doc -13- 1247360 成「虛設孔」。 在此，利用電漿蝕刻等乾式蝕刻法在絕緣膜1〇7施行開孔 加工時’配合其前面之光阻膜圖案化所形成之圖案形狀， 以大於接觸孔10 8之開孔徑形成虛設孔1 〇 9時，可使虛設孔 109之蝕刻率大於接觸孔1〇8。 以下係表示適用於開孔加工之餘刻條件之一例。 C4F8 氣流量：2 seem Ar氣流量·· looo seem N2氣流量：160 seem 在此姓刻條件中，利用對通常使用之蝕刻條件，相對地 減少有助於姓刻之（：4匕氣流量，以增大對開孔徑之蝕刻依 存性。又’虛設孔1 〇9之開孔徑係設定於例如〇·2 #瓜，以便 可藉钱刻使位於下層之第！埋入配線1〇5表面露出。 在此種條件下’同時姓刻接觸孔108與虛設孔1〇9時，必 然地可將虛設孔1 〇9形成得比接觸孔1 〇8深。因此，藉適宜 地調整蝕刻時間等，如上述圖2(B)所示，在接觸孔1〇8之底 部會殘存擴散防止膜106而不露出第^里入配線1〇5表面，在 虛设孔1〇9之底部會除去（蝕刻掉）擴散防止膜1〇6而獲得露 出第1埋入配線105表面之狀態。在此狀態下，第丨埋入配線 105之露出部經由虛設孔1〇9而受到大的蝕刻傷害。 接著’如圖3(A)所示，在絕緣膜1〇7上塗敷光阻膜11〇， 以光阻膜110埋入接觸孔1〇8與虛設孔1〇9後，在此光阻膜 110上塗敷另一光阻膜丨u，以施行圖案化。 接著，如圖3(B)所示，以光阻膜lu之圖案為掩膜，利用 90142.doc -14· 1247360 蝕刻法施行光阻膜110與絕緣膜107之溝加工，以例如300 nm 之深度形成用來形成第2埋入配線之配線溝112後，除去殘 存於絕緣膜107上之光阻膜110、111。接著，以蝕刻除去殘 存於接觸孔108底部之擴散防止膜106，使第1埋入配線1〇5 表面露出接觸孔108底部，藉以使接觸孔1〇8與虛設孔1〇9 均呈現連通於第1埋入配線105之狀態。 接著，如圖4(A)所示，為在絕緣膜107上形成配線層，例 如與上述同樣地，將Ta(鈕）構成之阻擋層金屬11 3覆蓋形成 於絕緣膜10 7之表面（一部分為第1埋入配線1 〇 5表面）後，經 由此阻擋層金屬113將Cu配線材料114沉積於絕緣膜1 〇7 上，藉以與上述配線溝112同時在接觸孔108與虛設孔109中 埋入Cu配線材料114。Cu配線材料114之埋入係利用例如在 阻擋層金屬113，以濺射法形成80 nm厚之Cu之籽晶層後， 以電場電鍍法沉積800 nm厚之Cu之電鍍層加以執行。 接著’如圖4(B)所示，利用CMP法研磨除去多餘之Cu配 線材料114時，可使絕緣膜107之表面露出。因此，Cu配線 材料104以被埋入之狀態僅殘留於配線溝112及與此同層之 溝部分。在此時點，在配線溝112以經由阻擋層金屬113埋 入Cu配線材料114之狀態形成第2埋入配線115。第2埋入配 線115係在前述第1埋入配線1 05上層被形成作為配線寬比 該第1埋入配線105上更窄之微細配線。 接著，如圖5所示，作為Cu之擴散防止膜116，在絕緣膜 107及第2埋入配線115上，以50 nm厚度形成SiC膜。因此， 平面地透視矽基板100上之配線圖案時，如圖6所示，第2 90142.doc -15- 1247360 埋入配線115係以重疊於第1埋入配線1〇5上層之狀態形 成，並在第2埋入配線115之端部以與該第2埋入配線115之 配線寬大致相同直徑形成接觸孔1 〇 8。又，在第1埋入配線 105上，以互相相鄰方式形成接觸孔與虛設孔1〇9。其 後’以與上述同樣之步驟形成絕緣層、配線層等時，即可 在石夕基板100上形成多層配線。又，在此，雖形成以與第2 埋入配線11 5同層之配線圖案Dp(圖6)覆蓋虛設孔1 〇9之狀 悲’但因此配線圖案Dp為對電路動作無任何助益之假的配 線圖案，故即使不設置也無妨。 在如此所得之半導體裝置中，在第}埋入配線1〇5上層形 成第2埋入配線115，並在此等第1埋入配線ι〇5與第2埋入配 線115間形成接觸孔1 〇8，且在第1埋入配線1 〇5上呈現以大 於接觸孔108之開孔徑形成虛設孔1〇9之狀態。且呈現在接 觸孔108與虛設孔1〇9之各孔内分別埋入Cu配線材料1〇4、 114(參照圖1、圖4)之狀態。 在此種構成之半導體裝置中，在接觸孔1⑽與第B里入配 線105之物理的連接部分、及虛設孔1〇9與第1埋入配線1〇5 之物理的連接部分，相對地比較各其密接性時，前者之密 接性高於後者（較牢固）。此理由係由於在利用蝕刻之開孔加 工中’第1埋入配線105表面在虛設孔1〇9之底面露出，此露 出部會因蝕刻而受到大傷害而使密接性惡化之故。相對 地’應力遷移引起之Cu之消失（空孔）會以密接性較低之部 分為起點集中地產生。因此，在上述構成之半導體裝置中， 如上述圖5所示，在第1埋入配線1〇5上，於虛設孔1〇9之底 90142.doc -16- 1247360 部會集中地產生Cu之消失所引起之空孔117。因此，會因空 孔117之產生而釋放應力，故在位於虛設孔1〇9附近之接觸 孔108内部、以及在接觸孔1〇8與第1埋入配線1〇5之連接部 分、及接觸孔108與第2埋入配線115之連接部分，可確實避 免產生Cu之消失所引起之空孔。其結果，在第1埋入配線1〇5 與第2埋入配線115之間可防患配線電阻之上升及斷線不良 之發生於未然，維持第1埋入配線105與第2埋入配線11 5之 良好之導通狀態。 •附帶言之，使用本發明之第1實施形態之半導體裝置，施 行200°C、1000小時之高溫放置試驗之結果，在虛設孔1〇9 之底部雖確認有Cu之消失所引起之空孔，但在預備確保導 通之接觸孔108内部、以及連接在此接觸孔1〇8之第1埋入配 線105之連接部分、及第2埋入配線115之連接部分，則未見 到Cu之消失現象。 [第2實施形態] 茲圖7〜圖12說明有關本發明之第2實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成。 首先，如圖7(A)所示，在矽基板200上形成特定之元件等 (未圖示），並在以例如Si〇2構成之絕緣膜201覆蓋此矽基板 200之狀態，在絕緣膜201上依照希望之配線圖案，形成為 形成第1埋入配線用之配線溝202，並在此配線溝202之下， 以連通於該配線溝202之狀態形成1個虛設孔203。配線溝 202之形成係在與形成於與第1埋入配線相同層之其他配線 部分之溝加工同時地，利用習知之微影法及蝕刻法形成。 90142.doc 1247360 又，配線溝202之深度例如為300 nm。另一方面，虛設孔203 係以在配線溝202内開孔方式形成，並以在將後述之Cu配線 材料埋入虛設孔203内時可產生配線材料之埋入不良（空孔） 之大小（例如0.12 μιη)形成。也就是說，在後述之Cu配線材 料埋入時，以故意在虛設孔203内產生埋入不良方式設定虛 設孔203之開孔徑。配線材料之埋入不良在虛設孔203之深 度愈深（縱橫比愈大）時，愈容易發生。因此，可產生Cu配 線材料之埋入不良之大小（開孔徑）有必要以與虛設孔203之 深度之關係加以設定。 其次，如圖7(B)所示，為在絕緣膜201上形成配線層，例 如將Ta(钽）構成之阻擋層金屬204覆蓋形成於絕緣膜201之 表面（全面）後，經由此阻擋層金屬204將Cu配線材料205沉 積於絕緣膜201上，藉以在上述配線溝202與虛設孔203中埋 入Cu配線材料205。Cu配線材料205之埋入係利用例如在阻 擋層金屬204，以濺射法形成80 nm厚之Cu之籽晶層後，以 電場電鍍法沉積700 nm厚之Cu之電鍍層加以執行。此時， 在虛設孔203之内部，由於其孔徑較小（縱橫比較大），導致 Cu配線材料205之埋入性變低。因此，Cu配線材料205無法 完全埋入虛設孔203内，結果會在虛設孔203之内部產生空 子L206 。 接著，如圖7(C)所示，利用CMP法研磨除去多餘之Cu配 線材料205時，可使絕緣膜201之表面露出。因此，Cu配線 材料205以被埋入之狀態僅殘留於虛設孔203與配線溝 202、甚至於與配線溝202同層之溝部分。在此時點，在配 90142.doc -18- 1247360 線溝202以經由阻擋層金屬204埋入Cu配線材料205之狀態 形成第1埋入配線207。第1埋入配線207係被形成作為配線 寬比後述第2埋入配線更寬之寬配線。又，在第1埋入配線 207之下形成虛設孔203。 接著，如圖8(A)所示，作為Cu之擴散防止膜208，在絕緣 膜201及第1埋入配線207上，以50 nm厚度形成SiC膜後，例 如以600 nm厚度形成用來絕緣形成第1埋入配線2〇7之配線 層與形成於其上層之配線層之絕緣膜（層間絕緣膜）2〇9。 接著，如圖8(B)所示，在第1埋入配線207上，以微影法 及勉刻法（乾式蝕刻法）將接觸孔21 〇形成於絕緣膜209。此 時’以使虛設孔2 0 3位於接觸孔2 10附近方式，例如在孔中 心間距距離虛設孔203約1 μιη處形成1個接觸孔210。又，在 接觸孔210之底部殘存擴散防止膜2〇8而呈現露出第1埋入 配線207之狀態。 接著，如圖9(A)所示，在絕緣膜209上塗敷光阻膜211， 以光阻膜2 11埋入接觸孔21 〇後，在此光阻膜2 11上塗敷另一 光阻膜2 12 ’以施行圖案化。 接著，如圖9(B)所示，以光阻膜212之圖案為掩膜，利用 姓刻法施行光阻膜211與絕緣膜209之溝加工，以例如300 nm 之冰度形成用來形成第2埋入配線之配線溝2 1 3後，除去殘 存於絕緣膜209上之光阻膜211、212。接著，以蝕刻除去殘 存於接觸孔210底部之擴散防止膜2〇8，使第1埋入配線2〇7 表面露出接觸孔210底部，而以連通於第1埋入配線2〇7之狀 態形成接觸孔210。 90142.doc -19- 1247360 接著，如圖10(A)所示，為在絕緣膜209上形成配線層， 例如與上述同樣地，將Ta構成之阻擋層金屬214覆蓋形成於 絕緣膜209之表面（一部分為第1埋入配線207表面）後，經由 此阻擋層金屬214將Cu配線材料215沉積於絕緣膜209上，藉 以在上述配線溝21 3中埋入Cu配線材料2 1 5。Cu配線材料 215之埋入係利用例如在阻擋層金屬214上，以濺射法形成 80 nm厚之Cu之籽晶層後，以電場電鍍法沉積800 nm厚之 Cu之電鍍層加以執行。 接著，如圖10(B)所示，利用CMP法研磨除去多餘之Cu 配線材料215時，可使絕緣膜209之表面露出。因此，Cu配 線材料215以被埋入之狀態僅殘留於配線溝213及與此同層 之溝部分。在此時點，在配線溝213以經由阻擋層金屬214 埋入Cu配線材料215之狀態形成第2埋入配線216。第2埋入 配線216係在前述第1埋入配線207上層被形成作為配線寬 比該第1埋入配線207上更窄之微細配線。 接著，如圖11所示，作為Cu之擴散防止膜21 7，在絕緣膜 209及第2埋入配線21 6上，以50 nm厚度形成SiC膜。因此， 平面地透視矽基板200上之配線圖案時，如圖12所示，第2 埋入配線216係以重疊於第i埋入配線207上層之狀態形 成’並在第2埋入配線216之端部以與該第2埋入配線2 16之 配線寬大致相同直徑形成接觸孔21 〇。又，在第1埋入配線 207上，以互相相鄰方式形成接觸孔21〇與虛設孔2〇3。其 後，以與上述同樣之步驟形成絕緣層、配線層等時，即可 在矽基板200上形成多層配線。 90142.doc -20- 1247360 在如此所得之半導體裝置中，在第1埋入配線2〇7上層形 成第2埋入配線216，並在此等第1埋入配線207與第2埋入配 線2 1 6間形成接觸孔2 1 〇，且在第1埋入配線207下呈現以小 於接觸孔210之開孔徑形成虛設孔203之狀態。且呈現在接 觸孔210與虛設孔203之各孔内分別埋入Cu配線材料205、 215(參照圖7、圖10)之狀態。 在此種構成之半導體裝置中，在虛設孔203之内部存在有 Cu配線材料之埋入不良所引起之空孔2〇6，應力遷移引起之 Cu之消失（空孔）會集中地產生於空孔206之部分。因此，在 上述構成之半導體裝置中，如上述圖11所示，於虛設孔203 之内部，Cu之消失會引起空孔206增大，但會因此而釋放應 力，故在位於虛設孔203附近之接觸孔210内部、以及在此 接觸孔210與第1埋入配線207之連接部分、及接觸孔210與 第2埋入配線216之連接部分，可確實避免產生Cu之消失所 引起之空孔。其結果，在第1埋入配線207與第2埋入配線216 之間可防患配線電阻之上升及斷線不良之發生於未然，維 持第1埋入配線207與第2埋入配線216之良好之導通狀態。 附帶言之，使用本發明之第2實施形態之半導體裝置，施 行200°C、1000小時之高溫放置試驗之結果，雖在虛設孔203 内之空孔206會變大，但在預備確保導通之接觸孔210内 部、以及連接在此接觸孔210之第1埋入配線207之連接部 分、及第2埋入配線216之連接部分，則未見到Cu之消失現 象。 又，將虛設孔203之開孔徑設定於可產生埋入不良之大小 90142.doc 21 1247360 日守，與通常之接觸孔相比，開孔加工時之钱刻率會變小， 故縱使在虛設孔203下有配線層存在，實際上，虛設孔2〇3 之底部也不會達到下層之配線層。在該種情形，可任意決 疋虛δ又孔203之形成位置而不必顧慮下層之配線圖案。 [弟3實施形態] 茲圖13〜圖18說明有關本發明之第3實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成。 首先’如圖13(A)所示，在矽基板3〇〇上形成特定之元件 等（未圖示），並在以例如Si〇2構成之絕緣膜3〇1覆蓋此矽基 板300之狀態’在絕緣膜3〇 1上依照希望之配線圖案，形成 為形成第2埋入配線用之配線溝3〇2。配線溝302之形成係在 與形成於與第2埋入配線相同層之其他配線部分之溝加工 同時地，利用習知之微影法及蝕刻法形成。又，配線溝3〇2 之深度例如為300 nm。 其次，如圖13(B)所示，為在絕緣膜301上形成配線層， 例如將Ta(钽）構成之阻擋層金屬303覆蓋形成於絕緣膜301 之表面（全面）後，經由此阻擋層金屬303將Cu配線材料304 沉積於絕緣膜301上，藉以在上述配線溝302中埋入Cu配線 材料304。Cu配線材料304之埋入係利用例如在阻擋層金屬 303上，以濺射法形成80 nm厚之Cu之籽晶層後，以電場電 錄法沉積700 nm厚之Cu之電鍍層加以執行。 接著，如圖13(C)所示，·利用CMP法研磨除去多餘之Cu 配線材料304時，可使絕緣膜301之表面露出。因此，Cu配 線材料304以被埋入之狀態僅殘留於配線溝302、及與此同 90142.doc -22- 1247360 層之溝部分。在此時點，在配線溝302以經由阻擋層金屬303 埋入Cu配線材料304之狀態形成第2埋入配線305。第2埋入 配線305係被形成作為配線寬比後述第1埋入配線更窄之微 細配線。 接著，如圖14(A)所示，作為Cu之擴散防止膜306，在絕 緣膜301及第2埋入配線305上，以50 nm厚度形成SiC膜後， 例如以600 nm厚度形成用來絕緣形成第2埋入配線305之配 線層與形成於其上層之配線層之絕緣膜（層間絕緣膜）3 0 7。 接著，如圖14(B)所示，在第2埋入配線305上，以微影法 及蝕刻法將接觸孔308與虛設孔309同時形成於絕緣膜 307。此時，以使虛設孔309位於接觸孔308附近方式，例如 在孔中心間距相距約1 μιη各形成1個接觸孔308與虛設孔 309。又，在接觸孔308與虛設孔309之底部分別殘存擴散防 止膜306而呈現露出第2埋入配線305之表面狀態。又，虛設 孔309係以大於接觸孔308之開孔徑形成。更詳細言之，接 觸孔308雖以在將後述之Cu配線材料埋入接觸孔308内時可 產生配線材料之埋入不良（空孔）之大小形成，但虛設孔309 則以在將後述之Cu配線材料埋入虛設孔309内時可產生配 線材料之埋入不良（空孔）之大小（例如0.12 μιη)形成。也就 是說，在後述之Cu配線材料埋入時，以故意在虛設孔309 内產生埋入不良方式設定虛設孔309之開孔徑。配線材料之 埋入不良在虛設孔309之深度愈深（縱橫比愈大）時，愈容易 發生。因此，可產生Cu配線材料之埋入不良之大小（開孔徑） 有必要以與虛設孔309之深度之關係加以設定。 90142.doc -23- 1247360 接著，如圖15(A)所示，在絕緣膜307上塗敷光阻膜310， 以光阻膜310埋入接觸孔308與虛設孔309後，在此光阻膜 3 10上塗敷另一光阻膜3 π，以施行圖案化。 接著，如圖15(B)所示，以光阻膜311之圖案為掩膜，利用 姓刻法施行光阻膜310與絕緣膜307之溝加工，以例如300 nm 之深度形成用來形成第1埋入配線之配線溝3 12後，除去殘 存於絕緣膜307上之光阻膜310、311。接著，以蝕刻除去殘 存於接觸孔308及虛設孔309之底部之擴散防止膜306,使第 2埋入配線305表面露出接觸孔308及虛設孔309底部，而使 接觸孔308及虛設孔309呈現連通於第2埋入配線305之狀 態。 接著，如圖16(A)所示，為在絕緣膜307上形成配線層， 例如與上述同樣地，將Ta構成之阻擋層金屬313覆蓋形成於 絕緣膜3 0 7之表面（一部分為第2埋入配線3 0 5表面）後，經由 此阻擋層金屬313將Cu配線材料3 14沉積於絕緣膜307上，藉 以與上述配線溝313同時在接觸孔308及虛設孔309中埋入 Cu配線材料3 14。Cu配線材料3 14之埋入係利用例如在阻擋 層金屬3 13上，以濺射法形成80 nm厚之Cu之籽晶層後，以 電場電鍍法沉積800 nm厚之Cu之電鍍層加以執行。此時， 在虛設孔309之内部，由於其孔徑較小（縱橫比較大），導致 C u配線材料3 14之埋入性變低。因此，c u配線材料3 14無法 完全埋入虛設孔309内，結果會在虛設孔309之内部產生空 孔 3 15 〇 接著，如圖16(B)所示，利用CMP法研磨除去多餘之Cu 90142.doc -24- 1247360 配線材料314時，可使絕緣膜307之表面露出。因此，Cu配 線材料3 14以被埋入之狀態僅殘留於配線溝3 12及與此同層 之溝部分。在此時點，在配線溝312以經由阻擋層金屬313 埋入Cu配線材料314之狀態形成第1埋入配線316。第1埋入 配線3 16係在前述第2埋入配線305上層被形成作為配線寬 比該第2埋入配線305上更寬之寬配線。 接著，如圖17所示，作為Cu之擴散防止膜317，在絕緣膜 3 07及第1埋入配線316上，以50 nm厚度形成SiC膜。因此， 平面地透視矽基板300上之配線圖案時，如圖is所示，第1 埋入配線3 16係以重疊於第2埋入配線3 05上層之狀態形 成’並將接觸孔308與虛設孔309以相互鄰接方式形成於其 重疊部分。其後，以與上述同樣之步驟形成絕緣層、配線 層等時，即可在矽基板300上形成多層配線。 在如此所得之半導體裝置中，在第1埋入配線3丨6下層形 成第2埋入配線3 0 5，並在此等第1埋入配線3 16與第2埋入配 線305間形成接觸孔308與虛設孔309，且在第1埋入配線3 16 下呈現以小於接觸孔308之開孔徑形成虛設孔309之狀態。 又’在接觸孔210與虛設孔309之各孔内分別呈現埋入匚11配 線材料304、314(參照圖13、圖16)之狀態。 在此種構成之半導體裝置中，在虛設孔309之内部存在有 Cu配線材料之埋入不良所引起之空孔3 15，應力遷移引起之 Cu之消失（空孔）會集中地產生於空孔3丨5之部分。因此，在 上述構成之半導體裝置之情形，如上述圖17所示，於虛設 孔3 09之内部，Cu之消失會引起空孔315增大，但會因此而 90142.doc -25- 1247360 釋放應力，故在位於虛設孔309附近之接觸孔308内部、以 及在此接觸孔308與第1埋入配線316之連接部分、及接觸孔 308與第2埋入配線305之連接部分，可確實避免產生cu之消 失所引起之空孔。其結果，在第1埋入配線3 16與第2埋入配 線3 05之間可防患配線電阻之上升及斷線不良之發生於未 然，維持第1埋入配線3 16與第2埋入配線305之良好之導通 狀態。 附帶言之，使用本發明之第3實施形態之半導體裝置，施 行200°C、1000小時之高溫放置試驗之結果，在虛設孔3〇9 内之空孔315會變大，但在預備確保導通之接觸孔3 〇8内 部、以及連接在此接觸孔3 0 8之第1埋入配線3 16之連接部 分、及第2埋入配線3 0 5之連接部分，則未見到c u之消失現 象。 又，將虛設孔309之開孔徑設定於可產生埋入不良之大小 時，與通常之接觸孔相比，開孔加工時之蝕刻率會變小， 故縱使在虛設孔309下有配線層存在，實際上，虛設孔309 之底部也不會達到下層之配線層。在該種情形，可任意決 定虛設孔309之形成位置而不必顧慮下層之配線圖案。 又’在上述第3實施形態中’雖列舉將第2埋入配線3 〇 5 形成於第1埋入配線3 16之下層之情形為例加以說明，但也 可將此等上下層關係反轉，即在圖17中，以下層之配線3〇5 作為第1埋入配線（寬配線），以上層之配線3 1 6作為第2埋入 配線（微細配線）時，也可獲得上述同樣之效果。此時，作為 半導體裝置之構成，將第2埋入配線形成於第1埋入配線之 ()0149 Hnr 1247360 上層’將虛設孔以小於接觸孔之開孔徑形成於第1埋入配線 上。又’作為半導體裝置之製造方法，僅改變形成各配線 用之配線溝之寬而已，基本上與上述第3實施形態之情形相 同。即包含：形成第1埋入配線之工序；在虛設孔埋入配線 材料時’以產生埋入不良之大小在第1埋入配線上形成接觸 孔與虛没孔之工序；在第1埋入配線之上層，以連通於接觸 孔與虛設孔之狀態形成為形成第2埋入配線用之配線溝之 工序；及在此等接觸孔、虛設孔及配線溝埋入配線材料（Cu) 之工序。 又，在上述第1〜第3實施形態中，係將第1埋入配線形成 作為寬配線，將第2埋入配線形成作為微細配線，但應力遷 移所引起之之Cu之消失主要係依存於配線寬與孔開孔徑之 關係’且因處理方法而支配性地產生於接觸孔内部或產生 於接觸孔底部之下層配線側，故在第1埋入配線窄於第2埋 入配線時及第1埋入配線與第2埋入配線之寬度相同時也同 樣會產生。因此，不管第1埋入配線與第2埋入配線之寬度 相對地處於何種關係，均可適用本發明。 【發明之效果】 如上所述，依據本發明，使用Cu作為低電阻配線材料時， 可確實防止電子遷移引起之Cu之消失，可長期維持第1埋入 配線與第2埋入配線之導通狀態。其結果，可提供高可靠性 之半導體裝置。 【圖式簡單說明】 圖1(A)〜(C)係說明有關本發明之第1實施形態之半導體裝 00149 Hnr -71 - 1247360 置之製造方法與因此所得之半導體裝置之構成之圖（其υ。 圖2(A)、（8)係#兒明有關本發明之第1實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其2)。 圖3(A)、（Β)係說明有關本發明之第1實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其3)。 圖4(A)、（Β)係就明有關本發明之第1實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其句。 圖5係說明有關本發明之第丨實施形態之半導體裝置之製 造方法與因此所得之半導體裝置之構成之圖（其5)。 圖6係說明有關本發明之第丨實施形態之半導體裝置之製 造方法與因此所得之半導體裝置之構成之圖（其6)。 圖7(A)〜(C)係說明有關本發明之第2實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其丨）。 圖8(A)、（B)係說明有關本發明之第2實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其2)。 圖9(A)、（B)係說明有關本發明之第2實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其3)。 圖10(A)、（B)係說明有關本發明之第2實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其4)。 圖11係說明有關本發明之第2實施形態之半導體裝置之 製造方法與因此所得之半導體裝置之構成之圖（其5)。 圖12係說明有關本發明之第2實施形態之半導體裝置之 製造方法與因此所得之半導體裝置之構成之圖（其6)。 圖13(A)〜(C)係說明有關本發明之第3實施形態之半導體 1247360 裝置之製造方法與因此所得之半導體裝置之構成之圖（其小 圖14(A)、⑻係說明有關本發明之第3實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖(其2)。 圖15(A)、（B)係^明有關本發明之第3實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其3)。 圖16(A)、（B)係說明有關本發明之第3實施形態之半導體裝 置之製造方法與因此所得之半導體裝置之構成之圖（其4)。 圖17係說明有關本發明之第3實施形態之半導體裝置之 製造方法與因此所得之半導體裝置之構成之圖（其5)。 圖18係說明有關本發明之第3實施形態之半導體裝置之 製造方法與因此所得之半導體裝置之構成之圖（其6)。 圖19(A)、（B)係說明本發明之問題之圖（其1)。 圖20(A)、（B)係說明本發明之問題之圖（其2)。 【主要元件符號說明】 105 第1埋入配線 1〇8 接觸孔 109 虛設孔 115 第2埋入配線 203 虛設孔 206 空孔 207 第1埋入配線 210 觸孔 216 第2埋入配線 305 2埋入配線 1247360 308 觸孔 309 設孔 315 孔 316 1埋入配線 90142.doc

Claims (1)

1247360 十、申請專利範圍： 1. 一種半導體裝置’其特徵在於包含： 第1埋入配線； 第2埋入配線’其係形成於異於前述第丨埋入配線之層 者； 接觸孔’其係為使前述第1埋入配線與前述第2埋入配 線導通而形成於前述第1埋入配線與前述第2埋入配線 間，並在孔内埋入有配線材料者；及 虛設孔’其係在前述接觸孔附近以異於前述接觸孔之 開孔徑开》成連通於前述第1埋入配線之狀態，並在孔内埋 入配線材料者。 2·如申請專利範圍第1項之半導體裝置，其中 前述第2埋入配線係形成於前述第1埋入配線之上層； 前述虛設孔係以大於前述接觸孔之開孔徑形成於前述 第1埋入配線上者。 3·如申請專利範圍第1項之半導體裝置，其中 前述第2埋入配線係形成於前述第1埋入配線之上層； 前述虛設孔係以小於前述接觸孔之開孔徑形成於前述 第1埋入配線下者。 4·如申請專利範圍第1項之半導體裝置，其中 前述第2埋入配線係形成於前述第1埋入配線之下層； 前述虛設孔係以小於前述接觸孔之開孔徑形成於前述 第1埋入配線下者。 5·如申請專利範圍第1項之半導體裝置，其中 90142.doc 1247360 如述弟2埋入配線係形成於前述第1埋入配線之上層； 前述虛設孔係以小於前述接觸孔之開孔徑形成於前述 第1埋入配線上者。 6·如申請專利範圍第1項之半導體裝置，其中 使用銅作為前述配線材料者。 7.如申請專利範圍第3項之半導體裝置，其中 前述虛設孔之開孔徑係設定於將前述配線材料埋入該 虛設孔時可產生埋入不良之大小者。 8_如申請專利範圍第4項之半導體裝置，其中 前述虛設孔之開孔徑係設定於將前述配線材料埋入該 虛設孔時可產生埋入不良之大小者。 9·如申請專利範圍第5項之半導體裝置，其中 刖述虛設孔之開孔徑係設定於將前述配線材料埋入該 虛設孔時可產生埋入不良之大小者。 10· —種半導體裝置之製造方法，其特徵在於製造半導體裝 置，而該半導體裝置係包含： 第1埋入配線，第2埋入配線’其係形成於前述第1埋入 配線之上層者；接觸孔’其係為使前述第1埋入配線與前 述第2埋入配線導通而形成於前述第丨埋入配線與前述第 2埋入配線間，並在孔内埋入有配線材料者；及虛設孔， 其係在前述接觸孔附近以大於前述接觸孔之開孔徑形成 於刖述第1埋入配線上’並在孔内埋入有配線材料者；且 包含： 形成前述第1埋入配線之工序； 90142.doc . 2 - 1247360 在前述第1埋入配線上經由擴散防止膜形成絕緣膜 後，利用蝕刻在此絕緣膜同時形成前述接觸孔與前述虛 設孔，藉以使前述第丨埋入配線之表面在前述虛設孔之底 部露出之工序；及 在刖述接觸孔與前述虛設孔埋入前述配線材料之工序 者。 11. 12. 一種半導體裝置之製造方法，其特徵在於製造半導體裝 置’而該半導體裝置係包含·· 第1埋入配線；第2埋入配線，其係形成於前述第丨埋入 配線之上層者；接觸孔，其係為使前述第丨埋入配線與前 述第2埋入配線導通而形成於前述第1埋入配線與前述第 2埋入配線間，並在孔内埋入有配線材料者；及虛設孔， 其係在刖述接觸孔附近以小於前述接觸孔之開孔徑形成 於刖述第1埋入配線下，並在孔内埋入有配線材料者；且 包含： 形成供形成前述第1埋入配線之配線溝，並在該配線溝 之下以產生前述配線材料之埋入不良之大小形成前述虛 設孔之工序； 在前述虛設孔與前述配線溝埋入配線材料之工序；及 在埋入前述配線材料所形成之前述第1埋入配線上形 成前述接觸孔後，在前述接觸孔埋入配線材料之工序者。 一種半導體裝置之製造方法，其特徵在於製造半導體裝 置，而該半導體裝置係包含： 第1埋入配線；第2埋入配線，其係形成於前述第1埋入 90142.doc 1247360 配線之下層者；接觸孔，其係為使前述第1埋入配線與前 述第2埋入配線導通而形成於前述第1埋入配線與前述第 2埋入配線間，並在孔内埋入有配線材料者；及虛設孔， 其係在前述接觸孔附近以小於前述接觸孔之開孔徑形成 於前述第1埋入配線下，並在孔内埋入有配線材料者；且 包含： 形成前述第2埋入配線之工序； 在前述虛設孔埋入前述配線材料時，以產生埋入不良 之大小在前述第2埋入配線上形成前述接觸孔與前述虛 設孔之工序； 以連通於前述接觸孔與前述虛設孔之狀態形成供形成 前述第1埋入配線之配線溝之工序；及 在刖述接觸孔、前述虛設孔及前述配線溝埋入配線材 料之工序者。 13· —種半導體裝置之製造方法，其特徵在於製造半導體裝 置，而該半導體裝置係包含： 第1埋入配線；第2埋入配線，其係形成於前述第1埋入 配線之上層者；接觸孔，其係為使前述第1埋入配線與前 述第2埋入配線導通而形成於前述第1埋入配線與前述第 2埋入配線間’並在孔内埋入有配線材料者；及虛設孔， 其係在前述接觸孔附近以小於前述接觸孔之開孔徑形成 於刖述第1埋入配線上’並在孔内埋入有配線材料者；且 包含： 形成前述第1埋入配線之工序； 90142.doc -4- 1247360 在前述虚没孔埋入前述配線材料時，以產生埋入不良 之大小在前述第1埋入配線上形成前述接觸孔與前述虛 設孔圖案之工序； 在前述第1埋入配線之上層，以連通於前述接觸孔與前 述虛設孔圖案之狀態形成供形成前述第2埋入配線之配 線溝之工序；及 在前述接觸孔、前述虛設孔及前述配線溝埋入配線材 料之工序者。 90142.doc
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273523A (ja) * 2003-03-05 2004-09-30 Renesas Technology Corp 配線接続構造
JP4425707B2 (ja) * 2004-05-25 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006173390A (ja) * 2004-12-16 2006-06-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006202852A (ja) 2005-01-18 2006-08-03 Toshiba Corp 半導体装置
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP5466102B2 (ja) * 2010-07-08 2014-04-09 セイコーインスツル株式会社 貫通電極付きガラス基板の製造方法及び電子部品の製造方法
US8941242B2 (en) * 2011-12-07 2015-01-27 Freescale Semiconductor, Inc. Method of protecting against via failure and structure therefor
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes
US9177910B2 (en) * 2012-04-18 2015-11-03 Micron Technology, Inc. Interconnect structures for integrated circuits and their formation
US9583438B2 (en) * 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940432B2 (ja) * 1995-04-27 1999-08-25 ヤマハ株式会社 半導体装置とその製造方法
US6468894B1 (en) * 2001-03-21 2002-10-22 Advanced Micro Devices, Inc. Metal interconnection structure with dummy vias

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