JP2001168291A - 半導体集積回路およびそれを備えたデジタルカメラ - Google Patents
半導体集積回路およびそれを備えたデジタルカメラInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 claims description 13
- 230000001965 increasing effect Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 99
- 239000000758 substrate Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 210000004556 brain Anatomy 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 大規模マクロセル部の省面積化を実現するこ
と。 【解決手段】 ＣＰＵなどのマクロセル部１は、配線層
５を５層化することにより、マクロセル部１内の配線形
成の余裕度を高め、主電源電位線２７や主接地電位線２
８をマクロセル部１の領域内に配置することにより、回
路の省面積化を図る。更に、基本セル領域３上の主電源
電位線２７ｃと主接地電位線２８ｃを複数に細分化する
ことにより、基本セル領域３の内部配線６の配線効率を
向上させる。
と。 【解決手段】 ＣＰＵなどのマクロセル部１は、配線層
５を５層化することにより、マクロセル部１内の配線形
成の余裕度を高め、主電源電位線２７や主接地電位線２
８をマクロセル部１の領域内に配置することにより、回
路の省面積化を図る。更に、基本セル領域３上の主電源
電位線２７ｃと主接地電位線２８ｃを複数に細分化する
ことにより、基本セル領域３の内部配線６の配線効率を
向上させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
およびそれを備えたデジタルカメラに関し、より特定的
には、ＣＰＵなどの大規模マクロセル部を含む半導体集
積回路およびそれを備えたデジタルカメラに関する。
およびそれを備えたデジタルカメラに関し、より特定的
には、ＣＰＵなどの大規模マクロセル部を含む半導体集
積回路およびそれを備えたデジタルカメラに関する。
【０００２】
【従来の技術】従来、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉ
ｄｅｄ Ｄｅｓｉｇｎ）を使用して特定用途向けのデバ
イスを簡単に実現するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ）が知られている。このＡＳＩＣの設計手法と
して、ゲートアレイ、スタンダードセルおよびエンベデ
ッドアレイの各方式が、セミカスタムＬＳＩを効率よく
設計するものとして従来から知られている。
ｄｅｄ Ｄｅｓｉｇｎ）を使用して特定用途向けのデバ
イスを簡単に実現するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ）が知られている。このＡＳＩＣの設計手法と
して、ゲートアレイ、スタンダードセルおよびエンベデ
ッドアレイの各方式が、セミカスタムＬＳＩを効率よく
設計するものとして従来から知られている。
【０００３】ゲートアレイ方式は、トランジスタをアレ
イ状に敷き詰めた基本セルを配列しておき、この基本セ
ルに配線を施して論理回路を形成する方式である。この
ゲートアレイ方式では、製造工程が配線工程だけで済む
ので、設計完了からサンプル試作までの期間であるＴＡ
Ｔ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が短くなると
いう長所がある。
イ状に敷き詰めた基本セルを配列しておき、この基本セ
ルに配線を施して論理回路を形成する方式である。この
ゲートアレイ方式では、製造工程が配線工程だけで済む
ので、設計完了からサンプル試作までの期間であるＴＡ
Ｔ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が短くなると
いう長所がある。
【０００４】スタンダードセル方式は、最適設計した検
証済みの論理回路セルやマクロセル部をＣＡＤの設計デ
ータベースに予め登録しておき、この論理回路セルやマ
クロセル部をＣＡＤを使用して任意に組み合わせて構成
する方式である。このスタンダードセル方式では、トラ
ンジスタ形成工程から品種固有のマスクを使うため、設
計が完了するまで製造が開始できないという欠点があ
る。このため、このスタンダードセル方式では、ゲート
アレイ方式に比べてＴＡＴが長くなるという不都合があ
る。その一方、このスタンダードセル方式では、ＣＰＵ
やメモリなどの大規模なマクロセル部を設計しやすいと
いう長所がある。
証済みの論理回路セルやマクロセル部をＣＡＤの設計デ
ータベースに予め登録しておき、この論理回路セルやマ
クロセル部をＣＡＤを使用して任意に組み合わせて構成
する方式である。このスタンダードセル方式では、トラ
ンジスタ形成工程から品種固有のマスクを使うため、設
計が完了するまで製造が開始できないという欠点があ
る。このため、このスタンダードセル方式では、ゲート
アレイ方式に比べてＴＡＴが長くなるという不都合があ
る。その一方、このスタンダードセル方式では、ＣＰＵ
やメモリなどの大規模なマクロセル部を設計しやすいと
いう長所がある。
【０００５】エンベデッドアレイ方式は、ゲートアレイ
方式とスタンダードセル方式との両方の長所を取り入れ
たものである。すなわち、このエンベデッドアレイは、
ゲートアレイのランダムロジック部に、スタンダードセ
ルのマクロセル部を埋め込んだ構造を有する。エンベデ
ッドアレイは、ランダムロジック部のゲート数や、内蔵
するマクロセル部の種類を決定した後、直ちにウェーハ
の製造を開始して配線工程の前まで製造を進めておく。
この状態で、論理設計の完成を待つ。論理シミュレーシ
ョン終了後は、ランダムロジック部に配線を施すだけで
完成する。
方式とスタンダードセル方式との両方の長所を取り入れ
たものである。すなわち、このエンベデッドアレイは、
ゲートアレイのランダムロジック部に、スタンダードセ
ルのマクロセル部を埋め込んだ構造を有する。エンベデ
ッドアレイは、ランダムロジック部のゲート数や、内蔵
するマクロセル部の種類を決定した後、直ちにウェーハ
の製造を開始して配線工程の前まで製造を進めておく。
この状態で、論理設計の完成を待つ。論理シミュレーシ
ョン終了後は、ランダムロジック部に配線を施すだけで
完成する。
【０００６】つまり、このエンベデッドアレイ方式で
は、スタンダードセルのマクロセル部は予め登録されて
いるので、マクロセル部以外の部分が設計対象となる。
このため、スタンダードセルの各マクロセル部をトラン
ジスタ単位のレベルまで具体化する必要がないので、ス
タンダードセルに対してＴＡＴを短縮することができ
る。また、ランダムロジック部の回路を変更する場合は
配線工程のみで対応することができる。
は、スタンダードセルのマクロセル部は予め登録されて
いるので、マクロセル部以外の部分が設計対象となる。
このため、スタンダードセルの各マクロセル部をトラン
ジスタ単位のレベルまで具体化する必要がないので、ス
タンダードセルに対してＴＡＴを短縮することができ
る。また、ランダムロジック部の回路を変更する場合は
配線工程のみで対応することができる。
【０００７】上記のような従来のＡＳＩＣの設計におい
ては、回路中の信号線を電源電位や接地電位に固定する
ために、電源配線（電源電位線および接地電位線）が必
要である。たとえば、特開平８−１２５０２５号公報で
は、ＡＳＩＣマイコンの設計において、マクロセル部と
してのマイコンコアを取り囲むようにリング状に、主た
る電源配線である主電源電位線（電源幹線）および主接
地電位線（接地線幹線）を設けている。そして、このよ
うなマイコンコアの領域以外に設置された主電源電位線
および主接地電位線と、マイコンコア内の素子とを電気
的に接続するために、マイコンコア内に補助的な電源電
位線（電源配線）および接地電位線（接地線配線）を設
けている。
ては、回路中の信号線を電源電位や接地電位に固定する
ために、電源配線（電源電位線および接地電位線）が必
要である。たとえば、特開平８−１２５０２５号公報で
は、ＡＳＩＣマイコンの設計において、マクロセル部と
してのマイコンコアを取り囲むようにリング状に、主た
る電源配線である主電源電位線（電源幹線）および主接
地電位線（接地線幹線）を設けている。そして、このよ
うなマイコンコアの領域以外に設置された主電源電位線
および主接地電位線と、マイコンコア内の素子とを電気
的に接続するために、マイコンコア内に補助的な電源電
位線（電源配線）および接地電位線（接地線配線）を設
けている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の構成では、マクロセル部としてのマイコンコア
の領域外に主電源電位線および主接地電位線が存在する
ので、回路の省面積化を阻害するという問題点があっ
た。特に、マイコンコア全体に電源電位と接地電位とを
供給するための主電源電位線および主接地電位線には、
多くの電流が流れる。このため、エレクトロマイグレー
ションと、配線抵抗に起因する電圧降下の発生とを防止
するために、主電源電位線および主接地電位線の幅を太
くする必要がある。このような幅の太い主電源配線（主
電源電位線および主接地電位線）を、従来ではマイコン
コアの領域外に設置していたため、回路面積が増大する
という問題点があった。
た従来の構成では、マクロセル部としてのマイコンコア
の領域外に主電源電位線および主接地電位線が存在する
ので、回路の省面積化を阻害するという問題点があっ
た。特に、マイコンコア全体に電源電位と接地電位とを
供給するための主電源電位線および主接地電位線には、
多くの電流が流れる。このため、エレクトロマイグレー
ションと、配線抵抗に起因する電圧降下の発生とを防止
するために、主電源電位線および主接地電位線の幅を太
くする必要がある。このような幅の太い主電源配線（主
電源電位線および主接地電位線）を、従来ではマイコン
コアの領域外に設置していたため、回路面積が増大する
という問題点があった。
【０００９】この発明の一つの目的は、省面積化を実現
することが可能な半導体集積回路を提供することであ
る。この発明のもう一つの目的は、半導体集積回路のマ
クロセル部内の配線の余裕度を向上させることである。
この発明のさらにもう一つの目的は、半導体集積回路の
マクロセル部における内部配線のレイアウトの自由度を
増加させて内部配線の配線効率を向上させることであ
る。
することが可能な半導体集積回路を提供することであ
る。この発明のもう一つの目的は、半導体集積回路のマ
クロセル部内の配線の余裕度を向上させることである。
この発明のさらにもう一つの目的は、半導体集積回路の
マクロセル部における内部配線のレイアウトの自由度を
増加させて内部配線の配線効率を向上させることであ
る。
【００１０】この発明の他の目的は、上記したような半
導体集積回路を備えるデジタルカメラを提供することで
ある。
導体集積回路を備えるデジタルカメラを提供することで
ある。
【００１１】
【課題を解決するための手段および発明の効果】この発
明の一の局面における半導体集積回路は、複数の配線層
を有するマクロセル部と、マクロセル部の配線層によっ
て形成されたマクロセル部の内部配線と、マクロセル部
の配線層によって形成され、マクロセル部の領域内に配
置された主電源配線とを備えている。この一の局面によ
る半導体集積回路では、このようにマクロセル部の領域
内に主電源配線を配置することによって、マクロセル部
の領域外に主電源配線が配置されている従来の場合に比
べて、回路の省面積化を図ることができる。
明の一の局面における半導体集積回路は、複数の配線層
を有するマクロセル部と、マクロセル部の配線層によっ
て形成されたマクロセル部の内部配線と、マクロセル部
の配線層によって形成され、マクロセル部の領域内に配
置された主電源配線とを備えている。この一の局面によ
る半導体集積回路では、このようにマクロセル部の領域
内に主電源配線を配置することによって、マクロセル部
の領域外に主電源配線が配置されている従来の場合に比
べて、回路の省面積化を図ることができる。
【００１２】上記一の局面による半導体集積回路におい
て、好ましくは、主電源配線は、同一の配線層から形成
された複数の第１主電源配線を含む。この場合、主電源
配線は、各第１主電源配線間を接続する第２主電源配線
を含むのが好ましい。また、上記一の局面による半導体
集積回路において、好ましくは、マクロセル部は、多層
配線構造を有し、主電源配線は、マクロセル部における
多層配線の任意の配線層によって形成されている。そし
て、さらに、マクロセル部における多層配線の他の配線
層によって形成され、主電源配線と電気的に接続される
接続配線層を備える。このようにマクロセル部を多層配
線構造にすれば、マクロセル部内の配線の余裕度を向上
させることができる。その結果、マクロセル部の領域内
に容易に主電源配線を配置することができる。
て、好ましくは、主電源配線は、同一の配線層から形成
された複数の第１主電源配線を含む。この場合、主電源
配線は、各第１主電源配線間を接続する第２主電源配線
を含むのが好ましい。また、上記一の局面による半導体
集積回路において、好ましくは、マクロセル部は、多層
配線構造を有し、主電源配線は、マクロセル部における
多層配線の任意の配線層によって形成されている。そし
て、さらに、マクロセル部における多層配線の他の配線
層によって形成され、主電源配線と電気的に接続される
接続配線層を備える。このようにマクロセル部を多層配
線構造にすれば、マクロセル部内の配線の余裕度を向上
させることができる。その結果、マクロセル部の領域内
に容易に主電源配線を配置することができる。
【００１３】この場合、主電源配線と接続配線層とは、
接続孔配線によって接続されているのが好ましい。さら
に、好ましくは、主電源配線と、接続配線層とは、少な
くとも２つの接続孔配線によって接続されている。この
ように主電源配線と、接続配線層とを少なくとも２つの
接続孔配線によって接続すれば、１つの接続孔配線によ
って接続する場合に比べて、主電源配線と接続配線層と
の間の抵抗が低減されるので、主電源配線と接続配線層
との間での電圧降下を低減することができる。
接続孔配線によって接続されているのが好ましい。さら
に、好ましくは、主電源配線と、接続配線層とは、少な
くとも２つの接続孔配線によって接続されている。この
ように主電源配線と、接続配線層とを少なくとも２つの
接続孔配線によって接続すれば、１つの接続孔配線によ
って接続する場合に比べて、主電源配線と接続配線層と
の間の抵抗が低減されるので、主電源配線と接続配線層
との間での電圧降下を低減することができる。
【００１４】また、接続配線層の幅は、主電源配線の幅
とほぼ等しくするのが好ましい。このようにすれば、幅
の大きい主電源配線とほぼ同じ幅を有する接続配線層
と、主電源配線との間に容易に２つ以上の接続孔配線を
形成することができる。その結果、主電源配線と接続配
線層との間での電圧降下を容易に低減することができ
る。
とほぼ等しくするのが好ましい。このようにすれば、幅
の大きい主電源配線とほぼ同じ幅を有する接続配線層
と、主電源配線との間に容易に２つ以上の接続孔配線を
形成することができる。その結果、主電源配線と接続配
線層との間での電圧降下を容易に低減することができ
る。
【００１５】また、この場合、好ましくは、マクロセル
部は、半導体素子を有するセル列を含み、主電源配線の
下方には、その半導体素子を有するセル列が配置されて
いる。上記のようにマクロセル部を多層配線構造にすれ
ば、このように、主電源配線の下方に、半導体素子を有
するセル列を配置することが可能となる。その結果、各
セル列間の信号線の接続を、主電源配線に阻害されるこ
となく、容易に行うことができる。さらに、この場合、
好ましくは、マクロセル部は、複数のセル列からなるセ
ル領域を含み、主電源配線には、接続配線層を介して補
助電源配線が接続されており、補助電源配線は、セル領
域のセル列の長手方向に延びるように形成されている。
部は、半導体素子を有するセル列を含み、主電源配線の
下方には、その半導体素子を有するセル列が配置されて
いる。上記のようにマクロセル部を多層配線構造にすれ
ば、このように、主電源配線の下方に、半導体素子を有
するセル列を配置することが可能となる。その結果、各
セル列間の信号線の接続を、主電源配線に阻害されるこ
となく、容易に行うことができる。さらに、この場合、
好ましくは、マクロセル部は、複数のセル列からなるセ
ル領域を含み、主電源配線には、接続配線層を介して補
助電源配線が接続されており、補助電源配線は、セル領
域のセル列の長手方向に延びるように形成されている。
【００１６】また、好ましくは、主電源配線は、第１配
線層から形成された複数の第１主電源配線と、第２配線
層から形成され、各第１主電源配線間を接続するための
第２主電源配線とを含む。この場合、マクロセル部は、
３層以上の配線層を有し、第１主電源配線および第２主
電源配線のいずれか一方を最上の配線層によって形成
し、他方を上から２番目の配線層によって形成するのが
好ましい。このようにすれば、上から３番目より下の配
線層を用いて、各セル列間の信号線の接続を、主電源配
線に阻害されることなく、容易に行うことができる。
線層から形成された複数の第１主電源配線と、第２配線
層から形成され、各第１主電源配線間を接続するための
第２主電源配線とを含む。この場合、マクロセル部は、
３層以上の配線層を有し、第１主電源配線および第２主
電源配線のいずれか一方を最上の配線層によって形成
し、他方を上から２番目の配線層によって形成するのが
好ましい。このようにすれば、上から３番目より下の配
線層を用いて、各セル列間の信号線の接続を、主電源配
線に阻害されることなく、容易に行うことができる。
【００１７】また、上記一の局面による半導体集積回路
において、好ましくは、主電源配線は、高電位側の主電
源配線および低電位側の主電源配線の少なくとも一方を
含む。この場合、好ましくは、高電位側の主電源配線
は、主電源電位線を含み、低電位側の主電源配線は、主
接地電位線を含む。また、上記一の局面による半導体集
積回路において、好ましくは、主電源配線の少なくとも
一部は、細分化されている。このように、主電源配線の
少なくとも一部を細分化すれば、その主電源配線が細分
化された領域において、主電源配線の幅が細くなる。こ
れにより、主電源配線の幅が太い場合に比べて、その領
域におけるマクロセル部の内部配線のレイアウトの自由
度が増加する。その結果、主電源配線が細分化された領
域におけるマクロセル部の内部配線の配線効率を向上さ
せることができる。
において、好ましくは、主電源配線は、高電位側の主電
源配線および低電位側の主電源配線の少なくとも一方を
含む。この場合、好ましくは、高電位側の主電源配線
は、主電源電位線を含み、低電位側の主電源配線は、主
接地電位線を含む。また、上記一の局面による半導体集
積回路において、好ましくは、主電源配線の少なくとも
一部は、細分化されている。このように、主電源配線の
少なくとも一部を細分化すれば、その主電源配線が細分
化された領域において、主電源配線の幅が細くなる。こ
れにより、主電源配線の幅が太い場合に比べて、その領
域におけるマクロセル部の内部配線のレイアウトの自由
度が増加する。その結果、主電源配線が細分化された領
域におけるマクロセル部の内部配線の配線効率を向上さ
せることができる。
【００１８】この場合、細分化された複数の主電源配線
には、それぞれ、接続配線層が接続されているのが好ま
しい。また、細分化された複数の主電源配線には、接続
配線層を介して補助電源配線が共通接続されているのが
好ましい。このように、細分化された複数の主電源配線
に、接続配線層を介して補助電源配線を共通接続すれ
ば、主電源配線が細分化されていない場合に比べて、隣
接する主電源配線間に接続されている補助電源配線の長
さが短くなる。それにより、各主電源配線間において、
補助電源配線の抵抗が小さくなる。その結果、各主電源
配線間における電圧降下を低減することができる。
には、それぞれ、接続配線層が接続されているのが好ま
しい。また、細分化された複数の主電源配線には、接続
配線層を介して補助電源配線が共通接続されているのが
好ましい。このように、細分化された複数の主電源配線
に、接続配線層を介して補助電源配線を共通接続すれ
ば、主電源配線が細分化されていない場合に比べて、隣
接する主電源配線間に接続されている補助電源配線の長
さが短くなる。それにより、各主電源配線間において、
補助電源配線の抵抗が小さくなる。その結果、各主電源
配線間における電圧降下を低減することができる。
【００１９】また、細分化された複数の主電源配線は、
ほぼ均等の間隔で配置されているのが好ましい。このよ
うに主電源配線をほぼ均等に配置すれば、その主電源配
線が細分化された領域の全体に渡って、電圧降下による
電位のバラツキを少なく抑えることができる。その結
果、局所的な電圧降下に起因する誤動作の発生を抑制す
ることができる。
ほぼ均等の間隔で配置されているのが好ましい。このよ
うに主電源配線をほぼ均等に配置すれば、その主電源配
線が細分化された領域の全体に渡って、電圧降下による
電位のバラツキを少なく抑えることができる。その結
果、局所的な電圧降下に起因する誤動作の発生を抑制す
ることができる。
【００２０】また、この場合、好ましくは、マクロセル
部は、スタンダードセル方式のセル領域を含み、主電源
配線は、スタンダードセル方式のセル領域において細分
化されている。また、マクロセル部は、ゲートアレイ方
式のセル領域を含み、主電源配線は、ゲートアレイ方式
のセル領域において細分化されていてもよい。また、好
ましくは、主電源配線は、同一の配線層から形成された
複数の第１主電源配線を含む。この場合、主電源配線
は、各第１主電源配線間を接続する第２主電源配線を含
むのが好ましい。また、主電源配線は、主電源配線の細
分化された複数の部分を接続するための第３主電源配線
を含んでいてもよい。
部は、スタンダードセル方式のセル領域を含み、主電源
配線は、スタンダードセル方式のセル領域において細分
化されている。また、マクロセル部は、ゲートアレイ方
式のセル領域を含み、主電源配線は、ゲートアレイ方式
のセル領域において細分化されていてもよい。また、好
ましくは、主電源配線は、同一の配線層から形成された
複数の第１主電源配線を含む。この場合、主電源配線
は、各第１主電源配線間を接続する第２主電源配線を含
むのが好ましい。また、主電源配線は、主電源配線の細
分化された複数の部分を接続するための第３主電源配線
を含んでいてもよい。
【００２１】また、好ましくは、マクロセル部は、多層
配線構造を有し、主電源配線は、マクロセル部における
多層配線の任意の配線層によって形成されている。そし
て、さらに、マクロセル部における多層配線の他の配線
層によって形成され、主電源配線と電気的に接続される
接続配線層を備える。このようにマクロセル部を多層配
線構造にすれば、マクロセル部内の配線の余裕度を向上
させることができる。その結果、マクロセル部の領域内
に容易に主電源配線を配置することができる。
配線構造を有し、主電源配線は、マクロセル部における
多層配線の任意の配線層によって形成されている。そし
て、さらに、マクロセル部における多層配線の他の配線
層によって形成され、主電源配線と電気的に接続される
接続配線層を備える。このようにマクロセル部を多層配
線構造にすれば、マクロセル部内の配線の余裕度を向上
させることができる。その結果、マクロセル部の領域内
に容易に主電源配線を配置することができる。
【００２２】この場合、好ましくは、主電源配線と接続
配線層とは、接続孔配線によって接続されている。ま
た、好ましくは、マクロセル部は、半導体素子を有する
セル列を含み、主電源配線の下方には、その半導体素子
を有するセル列が配置されている。上記のようにマクロ
セル部を多層配線構造にすれば、このように、主電源配
線の下方に、半導体素子を有するセル列を配置すること
が可能となり、その結果、各セル列間の信号線の接続
を、主電源配線に阻害されることなく、容易に行うこと
ができる。さらに、この場合、好ましくは、マクロセル
部は、複数のセル列からなるセル領域を含み、主電源配
線は、セル領域において細分化されており、細分化され
た主電源配線には、接続配線層を介して補助電源配線が
共通接続されており、補助電源配線は、セル領域のセル
列の長手方向に延びるように形成されている。
配線層とは、接続孔配線によって接続されている。ま
た、好ましくは、マクロセル部は、半導体素子を有する
セル列を含み、主電源配線の下方には、その半導体素子
を有するセル列が配置されている。上記のようにマクロ
セル部を多層配線構造にすれば、このように、主電源配
線の下方に、半導体素子を有するセル列を配置すること
が可能となり、その結果、各セル列間の信号線の接続
を、主電源配線に阻害されることなく、容易に行うこと
ができる。さらに、この場合、好ましくは、マクロセル
部は、複数のセル列からなるセル領域を含み、主電源配
線は、セル領域において細分化されており、細分化され
た主電源配線には、接続配線層を介して補助電源配線が
共通接続されており、補助電源配線は、セル領域のセル
列の長手方向に延びるように形成されている。
【００２３】また、この場合、好ましくは、主電源配線
は、第１配線層から形成された複数の第１主電源配線
と、第２配線層から形成され、各第１主電源配線間を接
続するための第２主電源配線とを含む。この場合、マク
ロセル部は、３層以上の配線層を有し、第１主電源配線
および第２主電源配線のいずれか一方を最上の配線層に
よって形成し、他方を上から２番目の配線層によって形
成するのが好ましい。このようにすれば、上から３番目
より下の配線層を用いて、各セル列間の信号線の接続
を、主電源配線に阻害されることなく、容易に行うこと
ができる。
は、第１配線層から形成された複数の第１主電源配線
と、第２配線層から形成され、各第１主電源配線間を接
続するための第２主電源配線とを含む。この場合、マク
ロセル部は、３層以上の配線層を有し、第１主電源配線
および第２主電源配線のいずれか一方を最上の配線層に
よって形成し、他方を上から２番目の配線層によって形
成するのが好ましい。このようにすれば、上から３番目
より下の配線層を用いて、各セル列間の信号線の接続
を、主電源配線に阻害されることなく、容易に行うこと
ができる。
【００２４】また、好ましくは、主電源配線は、高電位
側の主電源配線および低電位側の主電源配線の少なくと
も一方を含む。この場合、好ましくは、高電位側の主電
源配線は、主電源電位線を含み、低電位側の主電源配線
は、主接地電位線を含む。この発明の他の局面における
デジタルカメラは、複数の配線層を有するマクロセル部
と、マクロセル部の配線層によって形成されたマクロセ
ル部の内部配線と、マクロセル部の配線層によって形成
され、マクロセル部の領域内に配置された主電源配線と
を含む半導体集積回路を備えている。この他の局面によ
るデジタルカメラでは、このように、マクロセル部の領
域内に主電源配線が配置された半導体集積回路を備える
ことによって、マクロセル部の領域外に主電源配線が配
置されている従来の場合に比べて、デジタルカメラの回
路の省面積化を図ることができる。
側の主電源配線および低電位側の主電源配線の少なくと
も一方を含む。この場合、好ましくは、高電位側の主電
源配線は、主電源電位線を含み、低電位側の主電源配線
は、主接地電位線を含む。この発明の他の局面における
デジタルカメラは、複数の配線層を有するマクロセル部
と、マクロセル部の配線層によって形成されたマクロセ
ル部の内部配線と、マクロセル部の配線層によって形成
され、マクロセル部の領域内に配置された主電源配線と
を含む半導体集積回路を備えている。この他の局面によ
るデジタルカメラでは、このように、マクロセル部の領
域内に主電源配線が配置された半導体集積回路を備える
ことによって、マクロセル部の領域外に主電源配線が配
置されている従来の場合に比べて、デジタルカメラの回
路の省面積化を図ることができる。
【００２５】この発明のさらに他の局面によるデジタル
カメラは、複数の配線層を有するマクロセル部と、マク
ロセル部の配線層によって形成されたマクロセル部の内
部配線と、マクロセル部の配線層によって形成され、マ
クロセル部の領域内に配置されるとともに、少なくとも
一部が細分化された主電源配線とを含む半導体集積回路
を備えている。このさらに他の局面によるデジタルカメ
ラでは、このように、マクロセル部の領域内に配置され
る主電源配線の少なくとも一部を細分化することによっ
て、その主電源配線が細分化された領域において、主電
源配線の幅が細くなる。これにより、主電源配線の幅が
太い場合に比べて、その領域におけるマクロセル部の内
部配線のレイアウトの自由度が増加する。その結果、主
電源配線が細分化された領域におけるマクロセル部の内
部配線の配線効率を向上させることができる。それによ
り、高い配線効率を有するマクロセル部を含むデジタル
カメラを提供することができる。
カメラは、複数の配線層を有するマクロセル部と、マク
ロセル部の配線層によって形成されたマクロセル部の内
部配線と、マクロセル部の配線層によって形成され、マ
クロセル部の領域内に配置されるとともに、少なくとも
一部が細分化された主電源配線とを含む半導体集積回路
を備えている。このさらに他の局面によるデジタルカメ
ラでは、このように、マクロセル部の領域内に配置され
る主電源配線の少なくとも一部を細分化することによっ
て、その主電源配線が細分化された領域において、主電
源配線の幅が細くなる。これにより、主電源配線の幅が
太い場合に比べて、その領域におけるマクロセル部の内
部配線のレイアウトの自由度が増加する。その結果、主
電源配線が細分化された領域におけるマクロセル部の内
部配線の配線効率を向上させることができる。それによ
り、高い配線効率を有するマクロセル部を含むデジタル
カメラを提供することができる。
【００２６】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。 （第１実施形態）まず、図１および図２を参照して、こ
の第１実施形態による半導体集積回路のマクロセル部１
は、半導体チップ上に搭載されるＲＩＳＣ−ＣＰＵ、Ｃ
ＩＳＣ−ＣＰＵ、ＲＡＭ、ＲＯＭなどの大規模集積回路
のことを意味する。このマクロセル部１は、方形のハー
ドマクロ領域２と、方形の基本セル領域３とからなる長
方形状に構成されている。基本セル領域３は、スタンダ
ードセル方式で設計された複数の基本セル列３ａが複数
配列されることによって構成されている。マクロセル部
１のうち、ハードマクロ領域２は、ＲＩＳＣ−ＣＰＵ、
ＣＩＳＣ−ＣＰＵ、ＲＡＭ、ＲＯＭなどのコア部分に相
当する。また、マクロセル部１のうち、基本セル領域３
は、データパスや制御部などのランダムロジック部に相
当する。
態を図面に基づいて説明する。 （第１実施形態）まず、図１および図２を参照して、こ
の第１実施形態による半導体集積回路のマクロセル部１
は、半導体チップ上に搭載されるＲＩＳＣ−ＣＰＵ、Ｃ
ＩＳＣ−ＣＰＵ、ＲＡＭ、ＲＯＭなどの大規模集積回路
のことを意味する。このマクロセル部１は、方形のハー
ドマクロ領域２と、方形の基本セル領域３とからなる長
方形状に構成されている。基本セル領域３は、スタンダ
ードセル方式で設計された複数の基本セル列３ａが複数
配列されることによって構成されている。マクロセル部
１のうち、ハードマクロ領域２は、ＲＩＳＣ−ＣＰＵ、
ＣＩＳＣ−ＣＰＵ、ＲＡＭ、ＲＯＭなどのコア部分に相
当する。また、マクロセル部１のうち、基本セル領域３
は、データパスや制御部などのランダムロジック部に相
当する。
【００２７】マクロセル部１の断面構造としては、図２
に示すように、まず、セル基板１０１の表面に、トラン
ジスタ１ａ〜１ｃなどの各種能動素子が形成されてい
る。そして、セル基板１０１上には、５層の配線層５
ａ、５ｂ、５ｃ、５ｄおよび５ｅが形成されている。セ
ル基板１０１と１層目配線層５ａとの間には、層間絶縁
膜４ａが形成されており、１層目配線層５ａと２層目配
線層５ｂとの間には、層間絶縁膜４ｂが形成されてい
る。また、２層目配線層５ｂと３層目配線層５ｃとの間
には、層間絶縁膜４ｃが形成されており、３層目配線層
５ｃと４層目配線層５ｄとの間には、層間絶縁膜４ｄが
形成されている。４層目配線層５ｄと５層目配線層５ｅ
との間には、層間絶縁膜４ｅが形成されている。
に示すように、まず、セル基板１０１の表面に、トラン
ジスタ１ａ〜１ｃなどの各種能動素子が形成されてい
る。そして、セル基板１０１上には、５層の配線層５
ａ、５ｂ、５ｃ、５ｄおよび５ｅが形成されている。セ
ル基板１０１と１層目配線層５ａとの間には、層間絶縁
膜４ａが形成されており、１層目配線層５ａと２層目配
線層５ｂとの間には、層間絶縁膜４ｂが形成されてい
る。また、２層目配線層５ｂと３層目配線層５ｃとの間
には、層間絶縁膜４ｃが形成されており、３層目配線層
５ｃと４層目配線層５ｄとの間には、層間絶縁膜４ｄが
形成されている。４層目配線層５ｄと５層目配線層５ｅ
との間には、層間絶縁膜４ｅが形成されている。
【００２８】各配線層５ａ〜５ｅには、それぞれ、内部
配線６ａ〜６ｅが設けられている。この内部配線６ａ〜
６ｅを適宜接続して論理を完成させることによって、マ
クロセルとしての機能を実現させている。具体的には、
２層目の内部配線６ｂと３層目の内部配線６ｃとは、コ
ンタクトプラグ１０ｃによって接続されており、４層目
の内部配線６ｄと５層目の内部配線６ｅとは、コンタク
トプラグ１０ｅによって接続されている。
配線６ａ〜６ｅが設けられている。この内部配線６ａ〜
６ｅを適宜接続して論理を完成させることによって、マ
クロセルとしての機能を実現させている。具体的には、
２層目の内部配線６ｂと３層目の内部配線６ｃとは、コ
ンタクトプラグ１０ｃによって接続されており、４層目
の内部配線６ｄと５層目の内部配線６ｅとは、コンタク
トプラグ１０ｅによって接続されている。
【００２９】マクロセル部１における４層目配線層５ｄ
の短手方向左端部（図１の左端部）には、主電源配線と
しての主電源電位線（高電位側電源配線）７ａと、主接
地電位線（低電位側電源配線）８ａとが、互いに平行に
長手方向に延びるように配置されている。また、４層目
配線層５ｄの短手方向右端部（図１の右端部）にも、同
様に、主電源電位線７ａと主接地電位線８ａとが、互い
に平行に長手方向に延びるように配置されている。ま
た、１層目配線層５ａ、２層目配線層５ｂおよび３層目
配線層５ｃには、それぞれ、主電源電位線７ａおよび主
接地電位線８ａの各電位を、それぞれ、１層目の補助電
源電位線１１および補助接地電位線１２に伝達するため
の接続配線層９ａ、９ｂおよび９ｃ（図２参照）が設け
られている。
の短手方向左端部（図１の左端部）には、主電源配線と
しての主電源電位線（高電位側電源配線）７ａと、主接
地電位線（低電位側電源配線）８ａとが、互いに平行に
長手方向に延びるように配置されている。また、４層目
配線層５ｄの短手方向右端部（図１の右端部）にも、同
様に、主電源電位線７ａと主接地電位線８ａとが、互い
に平行に長手方向に延びるように配置されている。ま
た、１層目配線層５ａ、２層目配線層５ｂおよび３層目
配線層５ｃには、それぞれ、主電源電位線７ａおよび主
接地電位線８ａの各電位を、それぞれ、１層目の補助電
源電位線１１および補助接地電位線１２に伝達するため
の接続配線層９ａ、９ｂおよび９ｃ（図２参照）が設け
られている。
【００３０】また、４層目の主電源電位線７ａと、３層
目の接続配線９ｃとは、３つのコンタクトプラグ（接続
孔配線）１０ｄによって接続されている。３層目の接続
配線９ｃと２層目の接続孔配線９ｂとは、３つのコンタ
クトプラグ１０ｃによって接続されている。また、２層
目の接続配線９ｂと１層目の接続配線９ａとは、３つの
コンタクトプラグ１０ｂによって接続されている。な
お、コンタクトプラグ１０ｂ、１０ｃおよび１０ｄが、
本発明の「接続孔配線」に相当する。
目の接続配線９ｃとは、３つのコンタクトプラグ（接続
孔配線）１０ｄによって接続されている。３層目の接続
配線９ｃと２層目の接続孔配線９ｂとは、３つのコンタ
クトプラグ１０ｃによって接続されている。また、２層
目の接続配線９ｂと１層目の接続配線９ａとは、３つの
コンタクトプラグ１０ｂによって接続されている。な
お、コンタクトプラグ１０ｂ、１０ｃおよび１０ｄが、
本発明の「接続孔配線」に相当する。
【００３１】また、１層目の接続配線９ａから分岐する
ように、補助電源電位線１１が設けられている。また、
１層目の接続配線９ａおよび補助電源電位線１１は、そ
れぞれ、セル基板１０１とコンタクトプラグ１０ａによ
って接続されている。トランジスタ１ｂと１ｃとは、内
部配線６ｂによって接続されている。ここで、図２に示
した断面構造において、主電源電位線７ａと接続配線９
ｃとを接続するためのコンタクトプラグ１０ｄと、接続
配線９ｃと接続配線９ｂとを接続するためのコンタクト
プラグ１０ｃと、接続配線９ｂと接続配線９ａとを接続
するためのコンタクトプラグ１０ｂとは、４層目の主電
源電位線７ａの電位を１層目の補助電源電位線１１に、
損失を少なく伝達するために、少しでも多く設けること
が好ましい。そのために、第１実施形態では、接続配線
９ａ〜９ｃの幅は、幅の大きい主電源電位線７ａの幅と
ほぼ同じ幅に設定されている。これにより、主電源電位
線７ａと接続配線９ｃとの接続、接続配線９ｃと接続配
線９ｂとの接続、および、接続配線９ｂと接続配線９ａ
との接続を、それぞれ、３つのコンタクトプラグ１０
ｄ、１０ｃおよび１０ｂによって行うことが可能とな
る。それにより、各コンタクトプラグが１つずつの場合
に比べて、主電源電位線７ａから補助電源電位線１１に
至る経路での電位の損失を少なくすることができる。そ
の結果、この経路における電圧降下を低減することがで
きる。
ように、補助電源電位線１１が設けられている。また、
１層目の接続配線９ａおよび補助電源電位線１１は、そ
れぞれ、セル基板１０１とコンタクトプラグ１０ａによ
って接続されている。トランジスタ１ｂと１ｃとは、内
部配線６ｂによって接続されている。ここで、図２に示
した断面構造において、主電源電位線７ａと接続配線９
ｃとを接続するためのコンタクトプラグ１０ｄと、接続
配線９ｃと接続配線９ｂとを接続するためのコンタクト
プラグ１０ｃと、接続配線９ｂと接続配線９ａとを接続
するためのコンタクトプラグ１０ｂとは、４層目の主電
源電位線７ａの電位を１層目の補助電源電位線１１に、
損失を少なく伝達するために、少しでも多く設けること
が好ましい。そのために、第１実施形態では、接続配線
９ａ〜９ｃの幅は、幅の大きい主電源電位線７ａの幅と
ほぼ同じ幅に設定されている。これにより、主電源電位
線７ａと接続配線９ｃとの接続、接続配線９ｃと接続配
線９ｂとの接続、および、接続配線９ｂと接続配線９ａ
との接続を、それぞれ、３つのコンタクトプラグ１０
ｄ、１０ｃおよび１０ｂによって行うことが可能とな
る。それにより、各コンタクトプラグが１つずつの場合
に比べて、主電源電位線７ａから補助電源電位線１１に
至る経路での電位の損失を少なくすることができる。そ
の結果、この経路における電圧降下を低減することがで
きる。
【００３２】なお、図２では、切断箇所の関係上、主接
地電位線８ａに対応する接続配線およびコンタクトプラ
グは図示されていない。この場合、この主接地電位線８
ａに対応する接続配線およびコンタクトプラグの断面構
造は、図２に示した主電源電位線７ａに対応する接続配
線９ａ〜９ｃおよびコンタクトプラグ１０ｂ〜１０ｄと
同様の構造を有する。
地電位線８ａに対応する接続配線およびコンタクトプラ
グは図示されていない。この場合、この主接地電位線８
ａに対応する接続配線およびコンタクトプラグの断面構
造は、図２に示した主電源電位線７ａに対応する接続配
線９ａ〜９ｃおよびコンタクトプラグ１０ｂ〜１０ｄと
同様の構造を有する。
【００３３】また、マクロセル部１における最上（５層
目）配線層５ｅの長手方向両端部（図１の上端部および
下端部）には、４層目配線層５ｄに設けられた２本の電
源電位線７ａ、７ａを接続するための電源電位線７ｂ、
７ｂが設けられている。また、４層目の２本の接地電位
線８ａ、８ａを接続するための５層目の接地電位線８
ｂ、８ｂが、５層目の長手方向両端部（図１の上端部お
よび下端部）に設けられている。なお、主電源電位線７
ａおよび主接地電位線８ａが、本発明における「第１主
電源配線」に相当し、主電源電位線７ｂおよび主接地電
位線８ｂが、本発明における「第２主電源配線」に相当
する。
目）配線層５ｅの長手方向両端部（図１の上端部および
下端部）には、４層目配線層５ｄに設けられた２本の電
源電位線７ａ、７ａを接続するための電源電位線７ｂ、
７ｂが設けられている。また、４層目の２本の接地電位
線８ａ、８ａを接続するための５層目の接地電位線８
ｂ、８ｂが、５層目の長手方向両端部（図１の上端部お
よび下端部）に設けられている。なお、主電源電位線７
ａおよび主接地電位線８ａが、本発明における「第１主
電源配線」に相当し、主電源電位線７ｂおよび主接地電
位線８ｂが、本発明における「第２主電源配線」に相当
する。
【００３４】また、１層目配線層５ａにおける各基本セ
ル列３ａの長手方向（図１の左右方向）に沿って、主電
源電位線７ａに電気的に接続された１層目の接続配線９
ａから分岐した補助電源電位線１１と、主接地電位線８
ａに電気的に接続された１層目の接続配線９ａ（図示せ
ず）から分岐した補助接地電位線１２とが延びるように
形成されている。また、補助電源電位線１１と補助接地
電位線１２とは、基本セル列３ａを挟むように交互に配
列されている。なお、この補助電源電位線１１および補
助接地電位線１２が本発明における「補助電源配線」に
相当する。
ル列３ａの長手方向（図１の左右方向）に沿って、主電
源電位線７ａに電気的に接続された１層目の接続配線９
ａから分岐した補助電源電位線１１と、主接地電位線８
ａに電気的に接続された１層目の接続配線９ａ（図示せ
ず）から分岐した補助接地電位線１２とが延びるように
形成されている。また、補助電源電位線１１と補助接地
電位線１２とは、基本セル列３ａを挟むように交互に配
列されている。なお、この補助電源電位線１１および補
助接地電位線１２が本発明における「補助電源配線」に
相当する。
【００３５】第１実施形態では、上記のように、マクロ
セル部１の領域内に主電源電位線７ａ、７ｂおよび主接
地電位線８ａ、８ｂを配置することによって、マクロセ
ル部１の領域外に主電源電位線７ａ、７ｂおよび主接地
電位線８ａ、８ｂが配置されている従来の場合に比べ
て、回路の省面積化を図ることができる。また、マクロ
セル部１を、５層の配線層５ａ〜５ｅを有する多層配線
構造に構成することによって、マクロセル部１内の配線
の余裕度を向上させることができる。その結果、マクロ
セル部１の領域内に容易に電源電位線７ａ、７ｂおよび
主接地電位線８ａ、８ｂを配置することができる。
セル部１の領域内に主電源電位線７ａ、７ｂおよび主接
地電位線８ａ、８ｂを配置することによって、マクロセ
ル部１の領域外に主電源電位線７ａ、７ｂおよび主接地
電位線８ａ、８ｂが配置されている従来の場合に比べ
て、回路の省面積化を図ることができる。また、マクロ
セル部１を、５層の配線層５ａ〜５ｅを有する多層配線
構造に構成することによって、マクロセル部１内の配線
の余裕度を向上させることができる。その結果、マクロ
セル部１の領域内に容易に電源電位線７ａ、７ｂおよび
主接地電位線８ａ、８ｂを配置することができる。
【００３６】すなわち、主電源電位線７ｂおよび主接地
電位線８ｂを、最上の配線層である５層目配線層５ｅに
よって形成し、主電源電位線７ａおよび主接地電位線８
ａを上から２番目の４層目配線層５ｄによって形成する
ことによって、主電源電位線７ａ、７ｂおよび主接地電
位線８ａ、８ｂの下方に、トランジスタ１ａ〜１ｃを含
む基本セル列３ａを配置することが可能となる。これに
より、各基本セル列３ａ間の信号線の接続を、主電源電
位線７ａ、７ｂおよび主接地電位線８ａ、８ｂに阻害さ
れることなく、１層目配線層５ａおよび２層目配線層５
ｂを利用して効率的に行うことができる。
電位線８ｂを、最上の配線層である５層目配線層５ｅに
よって形成し、主電源電位線７ａおよび主接地電位線８
ａを上から２番目の４層目配線層５ｄによって形成する
ことによって、主電源電位線７ａ、７ｂおよび主接地電
位線８ａ、８ｂの下方に、トランジスタ１ａ〜１ｃを含
む基本セル列３ａを配置することが可能となる。これに
より、各基本セル列３ａ間の信号線の接続を、主電源電
位線７ａ、７ｂおよび主接地電位線８ａ、８ｂに阻害さ
れることなく、１層目配線層５ａおよび２層目配線層５
ｂを利用して効率的に行うことができる。
【００３７】（第２実施形態）次に、図３および図４を
参照して、第２実施形態のマクロセル部について説明す
る。この第２実施形態では、上記した第１実施形態と異
なり、基本セル領域上に位置する主電源電位線と主接地
電位線とを細分化している。その他の構造は第１実施形
態の構造と基本的に同様である。以下、詳細に説明す
る。
参照して、第２実施形態のマクロセル部について説明す
る。この第２実施形態では、上記した第１実施形態と異
なり、基本セル領域上に位置する主電源電位線と主接地
電位線とを細分化している。その他の構造は第１実施形
態の構造と基本的に同様である。以下、詳細に説明す
る。
【００３８】この第２実施形態では、図３に示すよう
に、基本セル領域２３上に位置する主電源電位線２７ｃ
と主接地電位線２８ｃとを細分化している。具体的に
は、主電源電位線２７ｃと主接地電位線２８ｃとを、ハ
ードマクロ領域２２上に位置する主電源電位線２７ａお
よび主接地電位線２８ａの配線幅の１／２０の配線幅と
し、本数を２０本にしている。そして、その細分化され
た各主電源電位線２７ｃと主接地電位線２８ｃとを、基
本セル領域３の全体に渡ってほぼ均等間隔で配列してい
る。なお、図３では、図面を簡略化するために、主電源
電位線２７ｃと主接地電位線２８ｃとが、それぞれ３本
ずつのみ示している。また、主電源電位線２７ｃおよび
主接地電位線２８ｃの本数は多ければ多いほどよいが、
配線レイアウトの関係によって適宜決定すればよい。
に、基本セル領域２３上に位置する主電源電位線２７ｃ
と主接地電位線２８ｃとを細分化している。具体的に
は、主電源電位線２７ｃと主接地電位線２８ｃとを、ハ
ードマクロ領域２２上に位置する主電源電位線２７ａお
よび主接地電位線２８ａの配線幅の１／２０の配線幅と
し、本数を２０本にしている。そして、その細分化され
た各主電源電位線２７ｃと主接地電位線２８ｃとを、基
本セル領域３の全体に渡ってほぼ均等間隔で配列してい
る。なお、図３では、図面を簡略化するために、主電源
電位線２７ｃと主接地電位線２８ｃとが、それぞれ３本
ずつのみ示している。また、主電源電位線２７ｃおよび
主接地電位線２８ｃの本数は多ければ多いほどよいが、
配線レイアウトの関係によって適宜決定すればよい。
【００３９】また、細分化された主電源電位線２７ｃと
主接地電位線２８ｃとに対応して、接続配線２９ａ〜２
９ｃ（図４参照）が設けられている。主電源電位線２７
ｃと接続配線２９ｃとは、１つのコンタクトプラグ３０
ｄによって接続されており、接続配線２９ｃと接続配線
２９ｂとは、１つのコンタクトプラグ３０ｃによって接
続されている。また、接続配線２９ｂと接続配線２９ａ
とは、１つのコンタクトプラグ３０ｂによって接続され
ている。なお、このコンタクトプラグ３０ｂ、３０ｃお
よび３０ｄが、本発明の「接続孔配線」に相当する。ま
た、接続配線２９ａから分岐するように補助電源電位線
３１が設けられている。
主接地電位線２８ｃとに対応して、接続配線２９ａ〜２
９ｃ（図４参照）が設けられている。主電源電位線２７
ｃと接続配線２９ｃとは、１つのコンタクトプラグ３０
ｄによって接続されており、接続配線２９ｃと接続配線
２９ｂとは、１つのコンタクトプラグ３０ｃによって接
続されている。また、接続配線２９ｂと接続配線２９ａ
とは、１つのコンタクトプラグ３０ｂによって接続され
ている。なお、このコンタクトプラグ３０ｂ、３０ｃお
よび３０ｄが、本発明の「接続孔配線」に相当する。ま
た、接続配線２９ａから分岐するように補助電源電位線
３１が設けられている。
【００４０】ここで、この第２実施形態においては、接
続配線２９ａ〜２９ｃの幅は、細分化された幅の小さい
主電源電位線７ｃおよび主接地電位線８ｃの幅とほぼ同
じ幅に設定されている。このため、接続配線２９ａ〜２
９ｃの幅が細くなるので、上記したように、主電源電位
線２７ｃと接続配線２９ｃとの接続、接続配線２９ｃと
接続配線２９ｂとの接続、および、接続配線２９ｂと接
続配線２９ａとの接続は、それぞれ、１つのコンタクト
プラグ２０ｄ、２０ｃおよび２０ｂのみによって行われ
る。この場合、この第２実施形態では、第１実施形態に
比べて、主電源電位線２７ｃおよび主接地電位線２８ｃ
の本数が多いので、１本の主電源電位線２７ｃおよび主
接地電位線２８ｃに接続されるコンタクトプラグ数が少
なかったとしても、主電源電位線２７ａから補助電源電
位線３１に至る経路、および、主接地電位線２８ｃから
補助接地電位線３２に至る経路において、電位の損失が
増加する心配はない。
続配線２９ａ〜２９ｃの幅は、細分化された幅の小さい
主電源電位線７ｃおよび主接地電位線８ｃの幅とほぼ同
じ幅に設定されている。このため、接続配線２９ａ〜２
９ｃの幅が細くなるので、上記したように、主電源電位
線２７ｃと接続配線２９ｃとの接続、接続配線２９ｃと
接続配線２９ｂとの接続、および、接続配線２９ｂと接
続配線２９ａとの接続は、それぞれ、１つのコンタクト
プラグ２０ｄ、２０ｃおよび２０ｂのみによって行われ
る。この場合、この第２実施形態では、第１実施形態に
比べて、主電源電位線２７ｃおよび主接地電位線２８ｃ
の本数が多いので、１本の主電源電位線２７ｃおよび主
接地電位線２８ｃに接続されるコンタクトプラグ数が少
なかったとしても、主電源電位線２７ａから補助電源電
位線３１に至る経路、および、主接地電位線２８ｃから
補助接地電位線３２に至る経路において、電位の損失が
増加する心配はない。
【００４１】また、マクロセル部２０の長手方向上端部
（図３の上端部）には、細分化された各主電源電位線２
７ｃの一端が接続された主電源電位線２７ｂと、各主接
地電位線２８ｃの一端が接続された主接地電位線２８ｂ
とが設けられている。また、ハードマクロ領域２２と基
本セル領域２３との境界部分には、各主電源電位線２７
ｃの一端が接続された主電源電位線２７ｄと、各主接地
電位線２８ｃの一端が接続された主接地電位線２８ｄと
が設けられている。なお、この主電源電位線２７ｄおよ
び主接地電位線２８ｄが、本発明における「第３主電源
配線」に相当する。また、マクロセル部２０の長手方向
下端部（図３の下端部）には、ハードマクロ領域２２上
に位置する２本の主電源電位線２７ａの一端が接続され
た主電源電位線２７ｂと、ハードマクロ領域２２上に位
置する２本の主接地電位線２８ａの一端が接続された主
接地電位線２８ｂとが設けられている。
（図３の上端部）には、細分化された各主電源電位線２
７ｃの一端が接続された主電源電位線２７ｂと、各主接
地電位線２８ｃの一端が接続された主接地電位線２８ｂ
とが設けられている。また、ハードマクロ領域２２と基
本セル領域２３との境界部分には、各主電源電位線２７
ｃの一端が接続された主電源電位線２７ｄと、各主接地
電位線２８ｃの一端が接続された主接地電位線２８ｄと
が設けられている。なお、この主電源電位線２７ｄおよ
び主接地電位線２８ｄが、本発明における「第３主電源
配線」に相当する。また、マクロセル部２０の長手方向
下端部（図３の下端部）には、ハードマクロ領域２２上
に位置する２本の主電源電位線２７ａの一端が接続され
た主電源電位線２７ｂと、ハードマクロ領域２２上に位
置する２本の主接地電位線２８ａの一端が接続された主
接地電位線２８ｂとが設けられている。
【００４２】また、この第２実施形態においては、５層
の配線層２０ａ〜２０ｅが、層間絶縁膜２４ａ〜２４ｅ
によって絶縁されている。そして、内部配線２６ｂと２
６ｃとはコンタクトプラグ３０ｃによって接続されてお
り、内部配線２６ｄと２６ｅとはコンタクトプラグ３０
ｅによって接続されている。また、接続配線２９ａおよ
び補助電源電位線３１は、セル基板１０１に、それぞれ
コンタクトプラグ３０ａを介して接続されている。セル
基板１０１の表面には基本セル列２３ａを構成するトラ
ンジスタ２１ａ〜２１ｃなどの各種能動素子が形成され
ている。トランジスタ２１ｂと２１ｃとは内部配線２６
ｂによって接続されている。
の配線層２０ａ〜２０ｅが、層間絶縁膜２４ａ〜２４ｅ
によって絶縁されている。そして、内部配線２６ｂと２
６ｃとはコンタクトプラグ３０ｃによって接続されてお
り、内部配線２６ｄと２６ｅとはコンタクトプラグ３０
ｅによって接続されている。また、接続配線２９ａおよ
び補助電源電位線３１は、セル基板１０１に、それぞれ
コンタクトプラグ３０ａを介して接続されている。セル
基板１０１の表面には基本セル列２３ａを構成するトラ
ンジスタ２１ａ〜２１ｃなどの各種能動素子が形成され
ている。トランジスタ２１ｂと２１ｃとは内部配線２６
ｂによって接続されている。
【００４３】補助電源電位線３１と補助接地電位線３２
とは、基本セル列２３ａの長手方向（図３の左右方向）
に沿って延びるように形成されている。また、補助電源
電位線３１と補助接地電位線３２とは、基本セル列２３
ａを挟むように交互に配列されている。第２実施形態で
は、上記のように、基本セル領域２３上に位置する主電
源電位線２７ｃと主接地電位線２８ｃとを細分化するこ
とによって、その細分化された領域において、主電源電
位線２７ｃおよび主接地電位線２８ｃの幅が細くなる。
これにより、主電源電位線２７ｃおよび主接地電位線２
８ｃの幅が太い場合に比べて、基本セル領域２３の内部
配線のレイアウトの自由度が増加する。その結果、基本
セル領域２３における内部配線の配線効率を向上させる
ことができる。
とは、基本セル列２３ａの長手方向（図３の左右方向）
に沿って延びるように形成されている。また、補助電源
電位線３１と補助接地電位線３２とは、基本セル列２３
ａを挟むように交互に配列されている。第２実施形態で
は、上記のように、基本セル領域２３上に位置する主電
源電位線２７ｃと主接地電位線２８ｃとを細分化するこ
とによって、その細分化された領域において、主電源電
位線２７ｃおよび主接地電位線２８ｃの幅が細くなる。
これにより、主電源電位線２７ｃおよび主接地電位線２
８ｃの幅が太い場合に比べて、基本セル領域２３の内部
配線のレイアウトの自由度が増加する。その結果、基本
セル領域２３における内部配線の配線効率を向上させる
ことができる。
【００４４】具体的には、たとえば、図４において、セ
ル基板１０１上の２個のトランジスタ２１ｂおよび２１
ｃを、２層目の内部配線２６ｂによって接続する場合を
考える。その場合、トランジスタ２１ｂおよび２１ｃが
２層目の接続配線２９ｂの近傍に位置していても、接続
配線２９ｂが細いので、接続配線２９ｂが邪魔になるこ
とはない。そのため、図４において、点線で示される内
部配線２６ｂによって、トランジスタ２１ｂと２１ｃと
を短い配線距離で接続することができる。これに対し
て、図２に示した第１実施形態では、主電源電位線７ａ
の幅が太いので、これに対応して２層目の接続配線９ｂ
の幅も太くなる。この場合、トランジスタ１ｂと１ｃと
を接続する２層目の内部配線６ｂは、図２の点線で示す
ように、接続配線９ｂとの接触を避けるために、大きく
迂回させる必要がある。そのため、配線効率が悪くな
る。上記のように、図４に示した第２実施形態では、図
２に示した第１実施形態の比べて、内部配線の配線効率
を高めることができる。
ル基板１０１上の２個のトランジスタ２１ｂおよび２１
ｃを、２層目の内部配線２６ｂによって接続する場合を
考える。その場合、トランジスタ２１ｂおよび２１ｃが
２層目の接続配線２９ｂの近傍に位置していても、接続
配線２９ｂが細いので、接続配線２９ｂが邪魔になるこ
とはない。そのため、図４において、点線で示される内
部配線２６ｂによって、トランジスタ２１ｂと２１ｃと
を短い配線距離で接続することができる。これに対し
て、図２に示した第１実施形態では、主電源電位線７ａ
の幅が太いので、これに対応して２層目の接続配線９ｂ
の幅も太くなる。この場合、トランジスタ１ｂと１ｃと
を接続する２層目の内部配線６ｂは、図２の点線で示す
ように、接続配線９ｂとの接触を避けるために、大きく
迂回させる必要がある。そのため、配線効率が悪くな
る。上記のように、図４に示した第２実施形態では、図
２に示した第１実施形態の比べて、内部配線の配線効率
を高めることができる。
【００４５】また、第２実施形態では、細分化された複
数の主電源電位線２７ｃに、接続配線２９ａ〜２９ｃを
介して、補助電源電位線３１を共通接続することによっ
て、主電源電位線２７ｃが細分化されていない場合に比
べて、隣接する主電源電位線２７ｃ間に接続されている
補助電源電位線３１の長さが短くなる。それにより、各
主電源電位線２７ｃ間において、補助電源電位線３１の
抵抗が低くなる。その結果、各主電源電位線２７ｃ間に
おける電圧降下を低減することができる。このことは、
主接地電位線２８ｂと補助接地電位線３２とにおいても
同様である。
数の主電源電位線２７ｃに、接続配線２９ａ〜２９ｃを
介して、補助電源電位線３１を共通接続することによっ
て、主電源電位線２７ｃが細分化されていない場合に比
べて、隣接する主電源電位線２７ｃ間に接続されている
補助電源電位線３１の長さが短くなる。それにより、各
主電源電位線２７ｃ間において、補助電源電位線３１の
抵抗が低くなる。その結果、各主電源電位線２７ｃ間に
おける電圧降下を低減することができる。このことは、
主接地電位線２８ｂと補助接地電位線３２とにおいても
同様である。
【００４６】また、第２実施形態では、主電源電位線２
７ｃおよび主接地電位線２８ｃは、主電源電位線２７ａ
および主接地電位線２８ａに比べて幅が細いので、主電
源電位線２７ｃおよび主接地電位線２８ｃの抵抗が高く
なる。しかし、１本の主電源電位線２７ｃおよび主接地
電位線２８ｃに流れる電流量は少ないので、電圧降下は
それほど大きくないので、問題はない。
７ｃおよび主接地電位線２８ｃは、主電源電位線２７ａ
および主接地電位線２８ａに比べて幅が細いので、主電
源電位線２７ｃおよび主接地電位線２８ｃの抵抗が高く
なる。しかし、１本の主電源電位線２７ｃおよび主接地
電位線２８ｃに流れる電流量は少ないので、電圧降下は
それほど大きくないので、問題はない。
【００４７】また、図３に示した第２実施形態では、主
電源電位線２７ｃおよび主接地電位線２８ｃが、基本セ
ル列２３ａの長手方向（図３の左右方向）にほぼ均等の
間隔で配列されているので、基本セル領域３全体で見た
場合に、電圧降下による電位のバラツキを少なく抑える
ことができる。その結果、局所的な電圧降下に起因する
誤動作の発生を抑制することができる。すなわち、図１
に示した第１実施形態の場合では、主電源電位線７ａお
よび主接地電位線８ａがセル領域３の端部にのみ配置さ
れており、セル領域３の中央部には配置されていないた
め、基本セル領域３の中央部では電圧降下が大きくな
る。これに対して、図３に示した第２実施形態では、主
電源電位線２７ｃおよび主接地電位線２８ｃが基本セル
領域２３の全体に渡って均等に配置されているため、基
本セル領域２３の全体に渡って電圧降下のバラツキが少
ないという利点がある。
電源電位線２７ｃおよび主接地電位線２８ｃが、基本セ
ル列２３ａの長手方向（図３の左右方向）にほぼ均等の
間隔で配列されているので、基本セル領域３全体で見た
場合に、電圧降下による電位のバラツキを少なく抑える
ことができる。その結果、局所的な電圧降下に起因する
誤動作の発生を抑制することができる。すなわち、図１
に示した第１実施形態の場合では、主電源電位線７ａお
よび主接地電位線８ａがセル領域３の端部にのみ配置さ
れており、セル領域３の中央部には配置されていないた
め、基本セル領域３の中央部では電圧降下が大きくな
る。これに対して、図３に示した第２実施形態では、主
電源電位線２７ｃおよび主接地電位線２８ｃが基本セル
領域２３の全体に渡って均等に配置されているため、基
本セル領域２３の全体に渡って電圧降下のバラツキが少
ないという利点がある。
【００４８】また、ハードマクロ領域２２は、ほとんど
の場合、その周囲に、主電源電位線２７ａおよび主接地
電位線２８ａに接続するための端子が設けられている。
この場合、第２実施形態では、ハードマクロ領域２２上
の主電源電位線２７ａおよび主接地電位線２８ａは、複
数に細分化されていないので、上記端子との接続が行い
やすい。
の場合、その周囲に、主電源電位線２７ａおよび主接地
電位線２８ａに接続するための端子が設けられている。
この場合、第２実施形態では、ハードマクロ領域２２上
の主電源電位線２７ａおよび主接地電位線２８ａは、複
数に細分化されていないので、上記端子との接続が行い
やすい。
【００４９】（第３実施形態）図５を参照して、次に、
第３実施形態について説明する。この第３実施形態で
は、上記した第１実施形態または第２実施形態のマクロ
セル部を含むＡＳＩＣ部を備えたデジタルカメラについ
て説明する。図５を参照して、まず、このデジタルカメ
ラのＡＳＩＣ部１５０は、カメラ信号処理部６１と、Ｍ
ＪＰＥＧ部６２と、ビデオ出力部６３と、ビデオＤ／Ａ
変換器６４と、シグナルバス６５と、ＲＩＳＣ部６６
と、バスブリッジ６７と、ＳＤＲＡＭコントロール部６
８と、ＰＣＭＣＩＡコントロール部６９と、ＣＰＵバス
７０と、オーディオＤ／Ａ・Ａ／Ｄ変換器７１と、ＤＭ
Ａコントロール部７２と、ＳＩＯ／ＰＩＯ部７３と、Ｕ
ＡＲＴ／ＩｒＤＡ部７４と、ＤＲＡＭコントロール部７
５とを備えている。
第３実施形態について説明する。この第３実施形態で
は、上記した第１実施形態または第２実施形態のマクロ
セル部を含むＡＳＩＣ部を備えたデジタルカメラについ
て説明する。図５を参照して、まず、このデジタルカメ
ラのＡＳＩＣ部１５０は、カメラ信号処理部６１と、Ｍ
ＪＰＥＧ部６２と、ビデオ出力部６３と、ビデオＤ／Ａ
変換器６４と、シグナルバス６５と、ＲＩＳＣ部６６
と、バスブリッジ６７と、ＳＤＲＡＭコントロール部６
８と、ＰＣＭＣＩＡコントロール部６９と、ＣＰＵバス
７０と、オーディオＤ／Ａ・Ａ／Ｄ変換器７１と、ＤＭ
Ａコントロール部７２と、ＳＩＯ／ＰＩＯ部７３と、Ｕ
ＡＲＴ／ＩｒＤＡ部７４と、ＤＲＡＭコントロール部７
５とを備えている。
【００５０】ここで、上記したＡＳＩＣ部１５０のう
ち、ＲＩＳＣ部６６が、第１実施形態または第２実施形
態に示したマクロセル部１または２０に相当する部分で
ある。図５に示したデジタルカメラでは、ＡＳＩＣ部１
５０の外部に、ＣＣＤ５０と、ＳＤＲＡＭ（ＥＤＯ−Ｄ
ＲＡＭ）５１と、ＰＣカードソケット５２と、ＤＲＡＭ
５３と、フラッシュメモリ５４とが配置されている。
ち、ＲＩＳＣ部６６が、第１実施形態または第２実施形
態に示したマクロセル部１または２０に相当する部分で
ある。図５に示したデジタルカメラでは、ＡＳＩＣ部１
５０の外部に、ＣＣＤ５０と、ＳＤＲＡＭ（ＥＤＯ−Ｄ
ＲＡＭ）５１と、ＰＣカードソケット５２と、ＤＲＡＭ
５３と、フラッシュメモリ５４とが配置されている。
【００５１】上記のような構成を有するデジタルカメラ
の撮影時の動作について以下に説明する。デジタルカメ
ラの写る仕組み（信号の流れ）としては、撮影時は、Ｃ
ＣＤ５０からの映像がカメラ信号処理部６１で電気信号
に変換される。このカメラ信号処理部６１では、撮影し
た画像がきれいに見えるように輪郭を強調したり、色の
バランスを調整したり、焦点を合わせたりするなどの処
理が行われる。そして、このような処理が施された画像
データは、外付けのＳＤＲＡＭ５１に蓄積される。ま
た、この画像データはＮＴＳＣエンコーダを通して液晶
モニタに表示される。
の撮影時の動作について以下に説明する。デジタルカメ
ラの写る仕組み（信号の流れ）としては、撮影時は、Ｃ
ＣＤ５０からの映像がカメラ信号処理部６１で電気信号
に変換される。このカメラ信号処理部６１では、撮影し
た画像がきれいに見えるように輪郭を強調したり、色の
バランスを調整したり、焦点を合わせたりするなどの処
理が行われる。そして、このような処理が施された画像
データは、外付けのＳＤＲＡＭ５１に蓄積される。ま
た、この画像データはＮＴＳＣエンコーダを通して液晶
モニタに表示される。
【００５２】デジタルカメラのシャッターが押される
と、画像データは、ＭＪＰＥＧ部６２にも転送されて圧
縮される。この圧縮符号データは、ＲＩＳＣ部（マクロ
セル部）６６に送られて静止画ファイルに変換された
後、フラッシュメモリ５４に記憶される。動画再生で
は、ＱＶＧＡの画像を１秒間に１５枚高速処理すること
で動画を再現する。再生時には、これと逆の経路で静止
画や動画が液晶に映し出される。これら全体の制御と音
声処理とが、３２ビットＲＩＳＣ−ＣＰＵを含むＲＩＳ
Ｃ部６６によってリアルタイムで処理される。動画と一
緒に再生される音声は、マイクから受けた音声をＲＩＳ
Ｃ部６６でデータ処理し、画像データと一緒に１つのフ
ァイルに記録される。これらの動作をワンチップＬＳＩ
（ＡＳＩＣ部１５０）の中ですべて行っており、このＡ
ＳＩＣ部１５０は、デジタルカメラの頭脳の役割を果た
している。
と、画像データは、ＭＪＰＥＧ部６２にも転送されて圧
縮される。この圧縮符号データは、ＲＩＳＣ部（マクロ
セル部）６６に送られて静止画ファイルに変換された
後、フラッシュメモリ５４に記憶される。動画再生で
は、ＱＶＧＡの画像を１秒間に１５枚高速処理すること
で動画を再現する。再生時には、これと逆の経路で静止
画や動画が液晶に映し出される。これら全体の制御と音
声処理とが、３２ビットＲＩＳＣ−ＣＰＵを含むＲＩＳ
Ｃ部６６によってリアルタイムで処理される。動画と一
緒に再生される音声は、マイクから受けた音声をＲＩＳ
Ｃ部６６でデータ処理し、画像データと一緒に１つのフ
ァイルに記録される。これらの動作をワンチップＬＳＩ
（ＡＳＩＣ部１５０）の中ですべて行っており、このＡ
ＳＩＣ部１５０は、デジタルカメラの頭脳の役割を果た
している。
【００５３】第３実施形態によるデジタルカメラのＡＳ
ＩＣ部１５０のＲＩＳＣ部６６に、図１に示した第１実
施形態のマクロセル部の構成を適用すれば、ＲＩＳＣ部
６６の領域内に、主電源電位線および主接地電位線を配
置することができる。これにより、デジタルカメラの回
路の省面積化を図ることができる。また、第３実施形態
のデジタルカメラのＡＳＩＣ部１５０のＲＩＳＣ部６６
に、図３に示した第２実施形態のマクロセル部の構成を
適用すれば、ＲＩＳＣ部６６の領域内に配置される主電
源電位線および主接地電位線の一部を細分化することが
できる。これにより、その主電源電位線および主接地電
位線が細分化された領域において、主電源電位線および
主接地電位線の幅が細くなる。これにより、主電源電位
線および主接地電位線の幅が太い場合に比べて、その領
域におけるＲＩＳＣ部６６の内部配線のレイアウトの自
由度が増加する。その結果、内部配線の配線効率を向上
させることができる。それにより、高い配線効率を有す
るＲＩＳＣ部６６を含むデジタルカメラを提供すること
ができる。
ＩＣ部１５０のＲＩＳＣ部６６に、図１に示した第１実
施形態のマクロセル部の構成を適用すれば、ＲＩＳＣ部
６６の領域内に、主電源電位線および主接地電位線を配
置することができる。これにより、デジタルカメラの回
路の省面積化を図ることができる。また、第３実施形態
のデジタルカメラのＡＳＩＣ部１５０のＲＩＳＣ部６６
に、図３に示した第２実施形態のマクロセル部の構成を
適用すれば、ＲＩＳＣ部６６の領域内に配置される主電
源電位線および主接地電位線の一部を細分化することが
できる。これにより、その主電源電位線および主接地電
位線が細分化された領域において、主電源電位線および
主接地電位線の幅が細くなる。これにより、主電源電位
線および主接地電位線の幅が太い場合に比べて、その領
域におけるＲＩＳＣ部６６の内部配線のレイアウトの自
由度が増加する。その結果、内部配線の配線効率を向上
させることができる。それにより、高い配線効率を有す
るＲＩＳＣ部６６を含むデジタルカメラを提供すること
ができる。
【００５４】なお、今回開示された実施形態はすべての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。たとえば、上記実施形態では、スタンダード
セル方式を用いて基本セル列を設計したが、本発明はこ
れに限らず、ゲートアレイ方式（マスタースライス方式
を含む）で設計した基本セル列を用いてもよい。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。たとえば、上記実施形態では、スタンダード
セル方式を用いて基本セル列を設計したが、本発明はこ
れに限らず、ゲートアレイ方式（マスタースライス方式
を含む）で設計した基本セル列を用いてもよい。
【００５５】また、第２実施形態において、主電源電位
線２７ｂおよび主接地電位線２８ｂを複数に細分化して
もよい。さらに、上記実施形態において、マクロセル部
を５層以外の配線構造にしてもよい。また、低電位側の
主電源配線として、主接地電位線に代えて、正電位また
は負電位の配線を用いることも可能である。
線２７ｂおよび主接地電位線２８ｂを複数に細分化して
もよい。さらに、上記実施形態において、マクロセル部
を５層以外の配線構造にしてもよい。また、低電位側の
主電源配線として、主接地電位線に代えて、正電位また
は負電位の配線を用いることも可能である。
【図１】本発明の第１実施形態による半導体集積回路の
マクロセル部の概略構成を示した平面図である。
マクロセル部の概略構成を示した平面図である。
【図２】図１に示した第１実施形態のマクロセル部の１
００−１００線に沿った断面図である。
００−１００線に沿った断面図である。
【図３】本発明の第２実施形態による半導体集積回路の
マクロセル部の概略構成を示した平面図である。
マクロセル部の概略構成を示した平面図である。
【図４】図３に示した第２実施形態のマクロセル部の２
００−２００線に沿った断面図である。
００−２００線に沿った断面図である。
【図５】第１または第２実施形態のマクロセル部を含む
半導体集積回路を備えたデジタルカメラの構成を説明す
るためのブロック図である。
半導体集積回路を備えたデジタルカメラの構成を説明す
るためのブロック図である。
１，２０ マクロセル部 ２ ハードマクロ領域 ３ 基本セル領域 ４ａ〜４ｅ 層間絶縁層 ５ａ〜５ｅ 配線層 ６ａ〜６ｅ 内部配線 ７ａ，７ｂ，２７ａ〜２７ｄ 主電源電位線 ８ａ，８ｂ，２８ａ〜２８ｄ 主接地電位線 ９ コンタクト電極 １０ 接続孔配線 １１，３１ 補助電源電位線 １２，３２ 補助接地電位線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/225 Ｈ０１Ｌ 21/82 Ｂ // Ｈ０４Ｎ 101:00 Ｍ 27/04 Ｕ
Claims (18)
- 【請求項１】 複数の配線層を有するマクロセル部と、
前記マクロセル部の配線層によって形成された前記マク
ロセル部の内部配線と、前記マクロセル部の配線層によ
って形成され、前記マクロセル部の領域内に配置された
主電源配線とを備えたことを特徴とする半導体集積回
路。 - 【請求項２】 前記主電源配線の少なくとも一部は、細
分化されていることを特徴とした請求項１に記載の半導
体集積回路。 - 【請求項３】 前記細分化された複数の主電源配線に
は、それぞれ、接続配線層が接続されていることを特徴
とした請求項２に記載の半導体集積回路。 - 【請求項４】 前記細分化された複数の主電源配線に
は、前記接続配線層を介して補助電源配線が共通接続さ
れていることを特徴とした請求項３に記載の半導体集積
回路。 - 【請求項５】 前記主電源配線は、同一の配線層から形
成された複数の第１主電源配線を含むことを特徴とした
請求項１〜４のいずれか１項に記載の半導体集積回路。 - 【請求項６】 前記主電源配線は、前記各第１主電源配
線間を接続する第２主電源配線を含むことを特徴とした
請求項５に記載の半導体集積回路。 - 【請求項７】 前記マクロセル部は、多層配線構造を有
し、前記主電源配線は、前記マクロセル部における多層
配線の任意の配線層によって形成され、前記マクロセル
部における多層配線の他の配線層によって形成され、前
記主電源配線と電気的に接続される接続配線層をさらに
備えることを特徴とした請求項１〜６のいずれか１項に
記載の半導体集積回路。 - 【請求項８】 前記主電源配線と、前記接続配線層と
は、接続孔配線によって接続されていることを特徴とし
た請求項７に記載の半導体集積回路。 - 【請求項９】 前記主電源配線と、前記接続配線層と
は、少なくとも２つの接続孔配線によって接続されてい
ることを特徴とした請求項８に記載の半導体集積回路。 - 【請求項１０】 前記接続配線層の幅は、前記主電源配
線の幅とほぼ等しいことを特徴とした請求項７〜９のい
ずれか１項に記載の半導体集積回路。 - 【請求項１１】 前記マクロセル部は、半導体素子を有
するセル列を含み、前記主電源配線の下方には、前記半
導体素子を有するセル列が配置されていることを特徴と
した請求項７〜１０のいずれか１項に記載の半導体集積
回路。 - 【請求項１２】 前記マクロセル部は、複数の前記セル
列からなるセル領域を含み、前記主電源配線には、前記
接続配線層を介して補助電源配線が接続されており、前
記補助電源配線は、前記セル領域のセル列の長手方向に
延びるように形成されていることを特徴とした請求項１
１に記載の半導体集積回路。 - 【請求項１３】 前記主電源配線は、第１配線層から形
成された複数の第１主電源配線と、第２配線層から形成
され、前記各第１主電源配線間を接続するための第２主
電源配線とを含むことを特徴とした請求項７〜１２のい
ずれか１項に記載の半導体集積回路。 - 【請求項１４】 前記マクロセル部は、３層以上の配線
層を有し、前記第１主電源配線および前記第２主電源配
線のいずれか一方を最上の配線層によって形成し、他方
を上から２番目の配線層によって形成することを特徴と
した請求項１３に記載の半導体集積回路。 - 【請求項１５】 前記細分化された複数の主電源配線
は、ほぼ均等の間隔で配置されていることを特徴とした
請求項２〜４のいずれか１項に記載の半導体集積回路。 - 【請求項１６】 前記主電源配線は、前記主電源配線の
細分化された複数の部分を接続するための第３主電源配
線を含むことを特徴とした請求項２，３，４又は１５に
記載の半導体集積回路。 - 【請求項１７】 前記マクロセル部は、スタンダードセ
ル方式又はゲートアレイ方式のセル領域を含み、前記主
電源配線は、前記セル領域において細分化されているこ
とを特徴とした請求項１〜１６のいずれか１項に記載の
半導体集積回路。 - 【請求項１８】 請求項１〜１７のいずれか１項に記載
の半導体集積回路を備えたことを特徴とするデジタルカ
メラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000261937A JP3448556B2 (ja) | 1999-09-30 | 2000-08-30 | 半導体集積回路およびそれを備えたデジタルカメラ |
| US09/666,477 US6504187B1 (en) | 1999-09-30 | 2000-09-20 | Semiconductor integrated circuit and digital camera comprising the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-278776 | 1999-09-30 | ||
| JP27877699 | 1999-09-30 | ||
| JP2000261937A JP3448556B2 (ja) | 1999-09-30 | 2000-08-30 | 半導体集積回路およびそれを備えたデジタルカメラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168291A true JP2001168291A (ja) | 2001-06-22 |
| JP3448556B2 JP3448556B2 (ja) | 2003-09-22 |
Family
ID=26553038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000261937A Expired - Fee Related JP3448556B2 (ja) | 1999-09-30 | 2000-08-30 | 半導体集積回路およびそれを備えたデジタルカメラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6504187B1 (ja) |
| JP (1) | JP3448556B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205191B2 (en) | 2003-05-14 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of designing the same |
| US7249336B2 (en) | 2003-06-13 | 2007-07-24 | Nec Electronics Corporation | Automatic wiring method for semiconductor integrated circuit, program for the same, and semiconductor integrated circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3768841B2 (ja) | 2001-07-02 | 2006-04-19 | 松下電器産業株式会社 | 半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計支援装置、プログラム、及びプログラム記録媒体 |
| JP4596406B2 (ja) * | 2001-08-22 | 2010-12-08 | 富士通セミコンダクター株式会社 | 集積回路の回路ブロック間自動配線設計方法及び装置並びにこの方法を実施するためのプログラム |
| US7273701B2 (en) * | 2001-10-12 | 2007-09-25 | Athena Diagnostics, Inc. | Compositions and methods for genetic analysis of polycystic kidney disease |
| US20050119549A1 (en) * | 2003-12-01 | 2005-06-02 | Anastassios Markas | Embedded metal-programmable image processing array for digital still camera and camrecorder products |
| JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US8370654B1 (en) * | 2009-03-26 | 2013-02-05 | Marvell Israel (M.I.S.L) Ltd. | AVS-adaptive voltage scaling |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742099A (en) * | 1994-09-29 | 1998-04-21 | Intel Corporation | Power bus for an integrated circuit including end-to-end arranged segments providing power and ground |
| JPH08125025A (ja) | 1994-10-28 | 1996-05-17 | Matsushita Electric Ind Co Ltd | マイコンコア及びそのレイアウト方法 |
-
2000
- 2000-08-30 JP JP2000261937A patent/JP3448556B2/ja not_active Expired - Fee Related
- 2000-09-20 US US09/666,477 patent/US6504187B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7205191B2 (en) | 2003-05-14 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of designing the same |
| US7249336B2 (en) | 2003-06-13 | 2007-07-24 | Nec Electronics Corporation | Automatic wiring method for semiconductor integrated circuit, program for the same, and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3448556B2 (ja) | 2003-09-22 |
| US6504187B1 (en) | 2003-01-07 |
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