JP3408234B2

JP3408234B2 - 半導体集積回路およびそれを備えたデジタルカメラ

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Publication number: JP3408234B2
Application number: JP2000261938A
Authority: JP
Inventors: 愼治古市
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-09-24
Filing date: 2000-08-30
Publication date: 2003-05-19
Anticipated expiration: 2020-08-30
Also published as: JP2001160613A; US6465817B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
およびそれを備えたデジタルカメラに関し、より特定的
には、ＣＰＵなどの大規模マクロセル部を含む半導体集
積回路およびそれを備えたデジタルカメラに関する。

【０００２】

【従来の技術】従来、一つの半導体基板上に、ＣＰＵな
どの大規模マクロセル部を核として、その周辺に目的と
するシステム（たとえば、デジタルカメラ）の仕様に応
じた論理回路を形成する半導体集積回路が知られてい
る。また、上記のような半導体集積回路を形成する際に
用いられる一つの方法として、従来、ＣＡＤ（Ｃｏｍｐ
ｕｔｅｒＡｉｄｅｄＤｅｓｉｇｎ）を使用して特定
用途向けのデバイスを簡単に実現するＡＳＩＣ（Ａｐｐ
ｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔ
ｅｄＣｉｒｃｕｉｔ）が知られている。このＡＳＩＣ
の設計手法として、ゲートアレイ、スタンダードセルお
よびエンベデッドアレイの各方式が、セミカスタムＬＳ
Ｉを効率よく設計するものとして従来から知られてい
る。

【０００３】ゲートアレイ方式は、トランジスタをアレ
イ状に敷き詰めた基本セルを配列しておき、この基本セ
ルに配線を施して論理回路を形成する方式である。この
ゲートアレイ方式では、製造工程が配線工程だけで済む
ので、設計完了からサンプル試作までの期間であるＴＡ
Ｔ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）が短くなると
いう長所がある。

【０００４】しかしながら、このゲートアレイ方式で
は、ＣＰＵやメモリなどの大規模なマクロセル部を構成
することができないという短所がある。その一方、その
ような大規模マクロセル部を容易に実現する手法とし
て、スタンダードセル方式がある。スタンダードセル方
式は、最適設計した検証済みの論理回路セルやマクロセ
ル部をＣＡＤの設計データベースに予め登録しておき、
この論理回路セルやマクロセル部をＣＡＤを使用して任
意に組み合わせて構成する方式である。このスタンダー
ドセル方式では、トランジスタ形成工程から品種固有の
マスクを使うため、設計が完了するまで製造が開始でき
ないという欠点がある。このため、スタンダードセル方
式では、ゲートアレイ方式に比べてＴＡＴが長くなると
いう不都合がある。

【０００５】そこで、ゲートアレイのランダムロジック
部に、スタンダードセルのマクロセル部を埋め込んだ構
造を有するエンベデッドアレイ方式が提案されている。
このエンベデッドアレイ方式は、ゲートアレイ方式とス
タンダードセル方式との両方の長所を取り入れたもので
ある。すなわち、このエンベデッドアレイは、ランダム
ロジック部のゲート数や、内蔵するマクロセル部の種類
を決定した後、直ちにウェーハの製造を開始して配線工
程の前まで製造を進めておく。この状態で、論理設計の
完成を待つ。論理シミュレーション終了後は、ランダム
ロジック部に配線を施すだけで完成する。

【０００６】つまり、このエンベデッドアレイ方式で
は、スタンダードセルのマクロセル部は予め登録されて
いるので、マクロセル部以外の部分が設計対象となる。
このため、スタンダードセルの各マクロセル部をトラン
ジスタ単位のレベルまで具体化する必要がないので、ス
タンダードセルに対してＴＡＴを短縮することができ
る。また、ランダムロジック部の回路を変更する場合は
配線工程のみで対応することができる。

【０００７】

【発明が解決しようとする課題】上記した従来のエンベ
デッドアレイ方式では、半導体集積回路全体の配置配線
を行う際に、マクロセル部は、マクロセル部に接続する
入出力ポートや電源ポートと、マクロセル部の大きさを
表す境界情報とのみをパターン情報として持つブラック
ボックスとして扱われる。すなわち、従来のエンベデッ
ドアレイ方式では、データ量を少なくするために、マク
ロセル部の内部の詳細情報を考慮せずに、マクロセル部
の大きさを表す境界情報のみに基づいて、ランダムロジ
ック部の配線設計を行っていた。そのため、ランダムロ
ジック部に配線を施す際に、スタンダードセルのマクロ
セル部上に配線を設けると、マクロセル部内の内部配線
と接触して短絡する恐れがある。

【０００８】このため、従来では、図１２に示すよう
に、ランダムロジック部１５１に配線を施す際に、マク
ロセル部１５３を、ランダムロジック部１５１の配線１
５２の禁止領域とすることによって、配線１５２がマク
ロセル部１５３を迂回するように設ける必要があった。
その結果、従来では、マクロセル部１５３の周辺での配
線効率が下がり、高集積化の障害となるという問題点が
あった。また、配線１５２の配線長が長くなって配線容
量が増加し、その結果、回路動作の高速化が阻害される
という問題点もあった。

【０００９】この発明の一つの目的は、高集積化および
高速化が可能な半導体集積回路を提供することである。
この発明のもう一つの目的は、半導体集積回路のロジッ
ク部の配線長を短くして配線容量を低減することであ
る。この発明のさらにもう一つの目的は、上記したよう
な半導体集積回路を備えるデジタルカメラを提供するこ
とである。

【００１０】

【課題を解決するための手段および発明の効果】この発
明の一の局面における半導体集積回路は、マクロセル部
と、マクロセル部の周辺に形成されたロジック部とを備
えている。そして、マクロセル部は、ロジック部内の配
線を設けるためのロジック配線領域を含む。この一の局
面による半導体集積回路では、マクロセル部がロジック
部内の配線を設けるためのロジック配線領域を含むよう
に構成することによって、ロジック部内の配線をマクロ
セル部内に設けることができる。これにより、ロジック
部の配線がマクロセル部を迂回しなければならない確率
を低下させることができる。それにより、ロジック部の
配線の配線長が短くなって配線容量を低減することがで
きるとともに、マクロセル部周辺で配線が混雑するのを
防止することができる。その結果、回路動作の高速化を
図ることができるとともに、半導体集積回路の高集積化
を図ることができる。

【００１１】この一の局面による半導体集積回路におい
て、好ましくは、マクロセル部のロジック配線領域は、
マクロセル部の内部配線が実質的に存在しない領域を含
む。このようにすれば、マクロセル部のロジック配線領
域にロジック部の配線を設けた場合に、ロジック部の配
線とマクロセル部の内部配線とが接触することがない。
なお、マクロセル部のロジック配線領域は、ロジック配
線を設けるために支障のない程度にマクロセル部の内部
配線が設けられた領域を含むようにしてもよい。このよ
うにしても、マクロセル部のロジック配線領域にロジッ
ク部の配線を設けることができる。

【００１２】また、この一の局面による半導体集積回路
において、好ましくは、マクロセル部のロジック配線領
域は、マクロセル部の周縁部に設けられている。ここ
で、マクロセル部の内部配線は、周縁部よりも中央部側
の方が混雑する傾向にあるので、このようにロジック配
線領域をマクロセル部の周縁部に設けるようにすれば、
マクロセル部の設計が容易になる。この場合、好ましく
は、ロジック配線領域は、マクロセル部のコーナー部、
上縁部および下縁部に設けられている。また、ロジック
配線領域は、マクロセル部の周縁部に沿って周縁部の全
域に設けられていてもよい。また、ロジック配線領域
は、マクロセル部のコーナー部および両側縁部に設けら
れていてもよい。

【００１３】また、この一の局面による半導体集積回路
において、マクロセル部のロジック配線領域は、マクロ
セル部の中央部に帯状に設けられていてもよい。また、
この一の局面による半導体集積回路において、好ましく
は、マクロセル部およびロジック部は、それぞれ、多層
配線構造を有し、ロジック配線領域は、マクロセル部の
少なくとも１つの層に設けられている。このようにマク
ロセル部を多層配線構造にすれば、マクロセル部内に、
容易にロジック配線領域を設けることができる。この場
合、好ましくは、ロジック配線領域は、マクロセル部の
複数の層に渡って設けられている。

【００１４】また、この一の局面による半導体集積回路
において、好ましくは、マクロセル部およびロジック部
は、それぞれ、多層配線構造を有し、ロジック配線領域
は、マクロセル部の所定の層のほぼ全域に渡って設けら
れている。このように、多層配線構造にすることを前提
として、ロジック配線領域を、マクロセル部の所定の層
のほぼ全域に渡って設けることが可能となる。これによ
り、ロジック部の配線がマクロセル部を迂回しなければ
ならない確率をほぼ０にすることができる。それによ
り、ロジック部の配線の総配線長が短くなって配線容量
をより低減することができるとともに、マクロセル部周
辺で配線が混雑するのをより有効に防止することができ
る。その結果、回路動作をより高速化することができる
とともに、半導体集積回路をより高集積化することがで
きる。

【００１５】また、この一の局面による半導体集積回路
において、好ましくは、マクロセル部およびロジック部
は、それぞれ、多層配線構造を有し、マクロセル部のロ
ジック配線領域に設けられるロジック部の配線と、マク
ロセル部の内部配線とは、同一の層から形成されてい
る。このようにすれば、マクロセル部のロジック配線領
域に設けられるロジック部の配線と、マクロセル部の内
部配線とを同時に形成することができるので、製造プロ
セスを簡略化することができる。

【００１６】また、この一の局面による半導体集積回路
において、好ましくは、マクロセル部およびロジック部
は、それぞれ、多層配線構造を有し、マクロセル部のロ
ジック配線領域に設けられるロジック部の配線の下地面
と、マクロセル部のロジック配線領域の上面とは、ほぼ
同じ高さを有する。このようにすれば、マクロセル部の
ロジック配線領域に設けられるロジック部の配線と、マ
クロセル部のロジック配線領域との間に段差が発生する
のを有効に防止することができる。その結果、ロジック
部の配線をマクロセル部のロジック配線領域に無理なく
通過させることができる。

【００１７】この発明の他の局面によるデジタルカメラ
は、マクロセル部と、マクロセル部の周辺に形成された
ロジック部とを含む半導体集積回路を備えている。そし
て、マクロセル部は、ロジック部内の配線を設けるため
のロジック配線領域を含む。このように構成すれば、ロ
ジック部内の配線をマクロセル部のロジック配線領域に
設けることができる。これにより、ロジック部の配線が
マクロセル部を迂回する確率を低下させることができ
る。それにより、配線長が短くなって配線容量を低減す
ることができるとともに、マクロセル部周辺で配線が混
雑するのを防止することができる。その結果、回路動作
の高速化と、半導体集積回路の高集積化とを図ることが
可能なデジタルカメラを提供することができる。

【００１８】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。（第１実施形態）図１および図２を参照して、本発明の
第１実施形態による半導体集積回路１では、大規模マク
ロセル部２と、ランダムロジック部３とを備えている。
マクロセル部２は、スタンダードセル方式で設計したＲ
ＩＳＣ−ＣＰＵ、ＣＩＳＣ−ＣＰＵ、ＲＡＭ、ＲＯＭな
どを構成する。ランダムロジック部３は、マクロセル部
２の周辺に設けられており、ゲートアレイ方式（マスタ
スライス方式を含む）によって設計されたものである。
すなわち、半導体集積回路１は、１つの半導体基板上に
おいて、ゲートアレイのランダムロジック部３に、スタ
ンダードセルのマクロセル部２を組み込んだエンベデッ
ドアレイ方式による特定用途向けのＡＳＩＣである。

【００１９】マクロセル部２は、図２に示すように、基
本的には、５層の内部配線５ａ、５ｂ、５ｃ、５ｄおよ
び５ｅを有している。各内部配線５ａ〜５ｅは、それぞ
れ、層間絶縁膜４ａ、４ｂ、４ｃ、４ｄおよび４ｅによ
って絶縁されている。また、４層目の内部配線５ｄおよ
び５層目の内部配線５ｅをマクロセル部２内の中央側に
集約させることによって、４層目および５層目における
マクロセル部２の四隅（隅角部）、上縁部および下縁部
に内部配線５が存在しない領域６（以下、内部非配線領
域６という）を形成している。すなわち、マクロセル部
２は、１層目〜５層目の内部配線領域７と、４層目およ
び５層目の四隅（隅角部）、上縁部および下縁部に位置
する内部非配線領域６とによって構成されている。そし
て、内部配線領域７において内部配線５ａ〜５ｅを接続
して論理を完成させることによって、マクロセルとして
の機能を実現させている。

【００２０】ランダムロジック部３は、各種信号処理機
能を実現するため、たとえば、図３に示すような基本セ
ル８を、たとえば図４に示すような配列・配向で敷き詰
める。そして、各基本セル８上の各トランジスタ９を１
層目の金属配線１０ａおよび２層目の金属配線１０ｂを
用いて接続することにより、たとえば、フリップフロッ
プ回路、インバータ、バッファ、ＮＡＮＤ回路、ＮＯＲ
回路、ＡＮＤ回路、ＯＲ回路、ＡＮＤ−ＮＯＲ回路、Ｏ
Ｒ−ＮＡＮＤ回路、排他的論理和回路（Ｅｘｃｌｕｓｉ
ｖｅ−ＯＲ回路）、排他的否定論理和回路（Ｅｘｃｌｕ
ｓｉｖｅ−ＮＯＲ回路）、マルチプレクサ、加算器（Ａ
ｄｄｅｒ）、半加算器（Ｈａｌｆ−Ａｄｄｅｒ）、レコ
ーダ、ラッチ回路などの各種論理回路を形成している。

【００２１】また、ランダムロジック部３は、マクロセ
ル部２と同一プロセスで形成されている。すなわち、ラ
ンダムロジック部３は、マクロセル部２の内部配線領域
７と同様、５層の金属配線構造を有する。ここで、第１
実施形態では、上記のように、マクロセル部の４層目お
よび５層目に内部非配線領域６が設けられている。そし
て、図２に示す断面では、マクロセル部２の４層目の内
部非配線領域６に、ランダムロジック部３の４層目の金
属配線１０ｄを設けている。なお、図１に示す金属配線
のうち、縦方向の金属配線は４層目配線１０ｄによって
形成されており、横方向の金属配線は５層目の金属配線
１０ｅによって形成されている。したがって、図１に示
す１００−１００線に沿った断面では、図２に示すよう
に、マクロセル部２の非内部配線領域６には、４層目の
縦方向の金属配線１０ｄが現れる。

【００２２】次に、上記のような構成を有する第１実施
形態の半導体集積回路１の設計手法について説明する。
エンベデッドアレイでは、各種の機能を実現するための
セル（マクロセル部２やランダムロジック部３の基本セ
ル８など）が、ＣＡＤ設計データベース上に登録されて
いる。

【００２３】半導体集積回路１の設計フローでは、仕様
設計→機能設計→論理設計→回路設計→レイアウト設計
の順序で各設計工程が行われる。仕様設計では、論理Ｌ
ＳＩの具体的な用途、価格、目標性能、内蔵機能、従来
品種との互換性といった要素について実現可能性を吟味
する。そして、これらの要素間の整合性を考慮しつつ外
部仕様としてまとめる。

【００２４】機能設計では、まず、データの流れと制御
の考え方とを主要ハードウェアと共に表現した機能ブロ
ック図を作成する。そして、この機能ブロック図に基づ
いてハードウェア技術言語を用いて全機能を詳細に記述
した詳細機能記述を作成する。続いて、詳細機能記述を
機能シミュレータにかけて機能検証を行う。論理設計で
は、機能ブロック図および詳細機能記述を具体的なハー
ドウェアに変換してロジック図（ネットリスト）を作成
する。

【００２５】レイアウト設計では、まず、ネットリスト
に表現された論理をパターン設計が可能なレベルまで具
体化する回路設計を行って回路図を作成する。そして、
この回路図に基づいてパターン設計を行ってパターン図
を作成する。続いて、そのパターン図に基づいて、回路
図を構成する各素子や素子間を接続する配線を半導体基
板上に具体化するためのマスクを作成する。

【００２６】第１実施形態では、このレイアウト設計に
おいて、ＣＡＤを駆使することによって、マクロセル部
２およびランダムロジック部３のレイアウトを決定す
る。このレイアウト結果を基にして、マスタウェーハの
マスクを作成する。そして、このマスクを用いて通常の
ウェーハプロセスでマスタウェーハを製造する。ここ
で、第１実施形態では、マクロセル部２自体のレイアウ
ト設計の際に、内部非配線領域６を予め設けてもよい
し、マクロセル部２のレイアウト設計の後に、そのマク
ロセル部２の中から内部非配線領域６を見つけだすよう
にしてもよい。その後、この内部非配線領域６の情報に
基づいて、ランダムロジック部３のレイアウト設計を行
う。

【００２７】すなわち、マクロセル部２のレイアウト結
果とネットリストとを用い、ＣＡＤを駆使して、残った
ランダムロジック部３の自動配置配線を行う。このと
き、マクロセル部２における内部配線領域７を、ランダ
ムロジック部３の金属配線１０ｄおよび１０ｅの禁止領
域として設定し、マクロセル部２における内部非配線領
域６を、ランダムロジック部３の金属配線１０ｄおよび
１０ｅの禁止領域として設定しない。これにより、４層
目および５層目の内部非配線領域６に、４層目および５
層目の金属配線１０ｄおよび１０ｅを設けることができ
る。

【００２８】そして、この結果を基にマスクを作成す
る。このマスクを用いて、マスタウェーハ上に実際に金
属配線１０ｄおよび１０ｅを形成する。その結果、４層
目および５層目の金属配線１０ｄおよび１０ｅは、図１
に示すように、マクロセル部２を迂回することなく内部
非配線領域６を通過するように設けられる。なお、内部
非配線領域６は、内部配線５が全く存在しないことが望
ましいが、金属配線１０ｄおよび１０ｅが設けられるの
に邪魔にならない程度に内部配線５ｄおよび５ｅが存在
していてもよい。

【００２９】上記第１実施形態では、ランダムロジック
部３の４層目の金属配線１０ｄおよび５層目の金属配線
１０ｅを、マクロセル部２の内部非配線領域６に設ける
ことができるので、金属配線１０ｄおよび１０ｅがマク
ロセル部２を迂回しなければならない確率が低くなる。
それにより、金属配線１０ｄおよび１０ｅの総配線長が
短くなって配線容量が小さくなるとともに、マクロセル
部２周辺での金属配線１０ｄおよび１０ｅの混雑が緩和
される。その結果、回路動作の高速化が可能となるとと
もに、半導体集積回路１の高集積化が可能となる。

【００３０】また、マクロセル部２とランダムロジック
部３とを同一のプロセスによって形成することにより、
各層ごとに両者間の段差がほとんどなくなる。つまり、
マクロセル部２とランダムロジック部３とが同一のプロ
セスによって形成されるので、マクロセル部２の内部非
配線領域６の層間絶縁膜４ｄおよび４ｅの上面と、ラン
ダムロジック部３の金属配線１０ｄおよび１０ｅの下地
面である層間絶縁膜４ｄおよび４ｅの上面とが同じ高さ
で形成される。その結果、４層目の金属配線１０ｄおよ
び５層目の金属配線１０ｅを、それぞれ、内部非配線領
域６の層間絶縁膜４ｄおよび４ｅの上面上に無理なく設
けることができる。

【００３１】また、上記第１実施形態では、マクロセル
部２およびランダムロジック部３を５層の多層配線構造
に構成することによって、マクロセル部２の配線の余裕
度を高めることができる。これにより、マクロセル部２
内に容易に内部非配線領域６を形成することができる。（第２実施形態）次に、図５および図６を参照して、第
２実施形態について説明する。この第２実施形態では、
上記した第１実施形態と異なり、マクロセル部１２の４
層目および５層目の内部非配線領域１６を、マクロセル
部１２の全域に渡って設けている。つまり、この第２実
施形態では、マクロセル部１２に配線の禁止領域を設け
ていない。以下、詳細に説明する。

【００３２】この第２実施形態による半導体集積回路１
１は、マクロセル部１２と、そのマクロセル部１２の周
辺に設けられたランダムロジック部１３とを備えてい
る。マクロセル部１２およびランダムロジック部１３の
基板表面には、トランジスタ１９が形成されている。そ
のトランジスタ１９を１層目の金属配線２０ａおよび２
層目の金属配線２０ｂにより接続することによって、各
種論理回路を形成している。また、マクロセル部１２の
内部配線領域１７は、１層目、２層目および３層目に形
成されている。マクロセル部１２の内部配線領域１７の
１層目、２層目および３層目には、それぞれ、内部配線
１５ａ、１５ｂおよび１５ｃが設けられている。

【００３３】また、マクロセル部１２の４層目および５
層目は、全て内部非配線領域１６になっており、内部配
線は存在しない。ランダムロジック部１３には、５層の
金属配線２０ａ〜２０ｅが形成されている。その５層の
金属配線２０ａ〜２０ｅは、それぞれ、層間絶縁膜１４
ａ、１４ｂ、１４ｃ、１４ｄおよび１４ｅによって絶縁
されている。ここで、図５に示した金属配線のうち、縦
方向の金属配線は４層目の金属配線２０ｄによって形成
されており、横方向の金属配線は、５層目の金属配線２
０ｅによって形成されている。したがって、図５の２０
０−２００線に沿って切断した図６の断面では、マクロ
セル部１２の４層目の内部非配線領域１６に、ランダム
ロジック部１３の４層目の金属配線２０ｄが形成された
構造となる。

【００３４】第２実施形態では、上記のように、マクロ
セル部１２の内部非配線領域１６を、マクロセル部１２
の４層目および５層目の全域に渡って設けることによっ
て、ランダムロジック部１３の金属配線２０ｄおよび２
０ｅがマクロセル部１２を迂回する必要が全くなくな
る。それにより、ランダムロジック部１３の金属配線２
０ｄおよび２０ｅの総配線長を第１実施形態よりもさら
に短くすることができるので、配線容量をより低減する
ことができる。その結果、回路動作をより高速化するこ
とができる。また、ランダムロジック部１３の金属配線
２０ｄおよび２０ｅがマクロセル部１２を迂回する必要
がないので、マクロセル部１２周辺での配線の混雑を第
１実施形態よりもさらに有効に防止することができる。
その結果、半導体集積回路をより高集積化することがで
きる。

【００３５】また、第２実施形態では、５層の多層配線
構造に構成することによって、マクロセル部１２の１層
目から３層目を内部配線領域１７に設定し、マクロセル
部１２の４層目および５層目の全域を内部非配線領域１
６として設定することができる。（第３実施形態）図７を参照して、次に、第３実施形態
について説明する。この第３実施形態では、上記した第
１実施形態または第２実施形態のマクロセル部およびラ
ンダムロジック部を含むＡＳＩＣ部を備えたデジタルカ
メラについて説明する。

【００３６】図７を参照して、まず、このデジタルカメ
ラのＡＳＩＣ部１５０は、カメラ信号処理部６１と、Ｍ
ＪＰＥＧ部６２と、ビデオ出力部６３と、ビデオＤ／Ａ
変換器６４と、シグナルバス６５と、ＲＩＳＣ部６６
と、バスブリッジ６７と、ＳＤＲＡＭコントロール部６
８と、ＰＣＭＣＩＡコントロール部６９と、ＣＰＵバス
７０と、オーディオＤ／Ａ・Ａ／Ｄ変換器７１と、ＤＭ
Ａコントロール部７２と、ＳＩＯ／ＰＩＯ部７３と、Ｕ
ＡＲＴ／ＩｒＤＡ部７４と、ＤＲＡＭコントロール部７
５とを備えている。

【００３７】ここで、上記したＡＳＩＣ部１５０のう
ち、ＲＩＳＣ部６６が、第１実施形態または第２実施形
態に示したマクロセル部に相当する。また、ＡＳＩＣ部
１５０のうち、ＲＩＳＣ部６６以外の部分が、第１実施
形態または第２実施形態に示したランダムロジック部に
相当する。図７に示したデジタルカメラでは、ＡＳＩＣ
部１５０の外部に、ＣＣＤ５０と、ＳＤＲＡＭ５１と、
ＰＣカードソケット５２と、ＤＲＡＭ５３と、フラッシ
ュメモリ５４とが設けられている。

【００３８】上記のような構成を有するデジタルカメラ
の撮影時の動作について以下に説明する。デジタルカメ
ラの写る仕組み（信号の流れ）としては、撮影時は、Ｃ
ＣＤ５０からの映像がカメラ信号処理部６１で電気信号
に変換される。このカメラ信号処理部６１では、撮影し
た画像がきれいに見えるように輪郭を強調したり、色の
バランスを調整したり、焦点を合わせたりするなどの処
理が行われる。そして、このような処理が施された画像
データは、外付けのＳＤＲＡＭ５１に蓄積される。ま
た、この画像データはＮＴＳＣエンコーダを通して液晶
モニタに表示される。

【００３９】デジタルカメラのシャッターが押される
と、画像データは、ＭＪＰＥＧ部６２にも転送されて圧
縮される。この圧縮符号データは、ＲＩＳＣ部（マクロ
セル部）６６に送られて静止画ファイルに変換された
後、フラッシュメモリ５４に記憶される。動画再生で
は、ＱＶＧＡの画像を１秒間に１５枚高速処理すること
で動画を再現する。再生時には、これと逆の経路で静止
画や動画が液晶に映し出される。これら全体の制御と音
声処理とが、３２ビットＲＩＳＣ−ＣＰＵを含むＲＩＳ
Ｃ部６６によってリアルタイムで処理される。動画と一
緒に再生される音声は、マイクから受けた音声がＲＩＳ
Ｃ部６６でデータ処理されて、画像データと一緒に１つ
のファイルに記録される。これらの動作をワンチップＬ
ＳＩ（ＡＳＩＣ部１５０）の中で全て行っており、この
ＡＳＩＣ部１５０は、デジタルカメラの頭脳の役割を果
たしている。

【００４０】第３実施形態によるデジタルカメラでは、
ＡＳＩＣ部１５０に、第１または第２実施形態の構成を
適用することによって、ＲＩＳＣ部６６以外の部分の配
線をＲＩＳＣ部（マクロセル部）６６に設けることがで
きる。これにより、ＲＩＳＣ部６６以外の部分の配線が
ＲＩＳＣ部６６を迂回しなければならない確率を低下ま
たは０にすることができる。それにより、ＲＩＳＣ部６
６以外の部分の配線の総配線長が短くなって配線容量を
低減することができるとともに、ＲＩＳＣ部（マクロセ
ル部）６６周辺で配線が混雑するのを防止することがで
きる。その結果、回路動作の高速化と半導体集積回路の
高集積化とを図ることが可能なデジタルカメラを提供す
ることができる。

【００４１】なお、今回開示された実施形態はすべての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。たとえば、上記第１実施形態では、マクロセ
ル部２の内部非配線領域６を図１に示した領域に設けた
が、本発明はこれに限らず、内部非配線領域６をマクロ
セル部２の他の領域に設定しても同様の効果を得ること
ができる。

【００４２】具体的には、図８に示すように、内部非配
線領域６ａを、マクロセル部２の上縁部および下縁部に
それぞれ一定の幅で帯状に形成するようにしてもよい。
また、図９に示すように、内部非配線領域６ｂを、マク
ロセル部２の両側縁部に一定の幅で延びるように形成し
てもよい。また、図１０に示すように、内部非配線領域
６ｃを、マクロセル部２の周縁部の全域に渡って設ける
ようにしてもよい。さらに、図１１に示すように、内部
非配線領域６ｄを、マクロセル部２の中央部に一定の幅
で帯状に形成するようにしてもよい。ただし、マクロセ
ル部２の内部配線は、周縁部よりも中央部側の方が混雑
する傾向にあるので、図１に示した第１実施形態や図８
〜図１０に示した変形例のように、内部非配線領域をマ
クロセル部の周縁部や隅角部に設ける方がマクロセル部
自身の設計が容易となるという利点がある。

【００４３】また、上記第１実施形態および第２実施形
態では、内部非配線領域をマクロセル部の４層目および
５層目に形成するようにしたが、本発明はこれに限ら
ず、他の層に内部非配線領域を形成してもよい。たとえ
ば、内部非配線領域を、３層目のみに形成もよいし、２
層目および３層目に形成してもよいし、３層目および４
層目に形成してもよい。

【００４４】また、上記第１および第２実施形態では、
内部非配線領域を２層に渡って設けるようにしたが、本
発明はこれに限らず、マクロセル部の３層以上に渡って
内部非配線領域を設けるようにしてもよい。このように
すれば、マクロセル部の周辺での金属配線の混雑をより
いっそう緩和することができる。また、上記実施形態で
は、マクロセル部およびランダムロジック部を５層構造
にしたが、本発明はこれに限らず、５層以外の配線構造
にしてもよい。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体集積回路の
概略構成を示した平面図である。

【図２】図１に示した第１実施形態の半導体集積回路の
１００−１００線に沿った断面図である。

【図３】図１に示した第１実施形態によるランダムロジ
ック部の基本セルの概略構成を示した平面図である。

【図４】図３に示したランダムロジック部の基本セルの
配列構造を説明するための概略図である。

【図５】本発明の第２実施形態による半導体集積回路を
示した平面図である。

【図６】図５に示した第２実施形態の半導体集積回路の
２００−２００線に沿った断面図である。

【図７】第１実施形態または第２実施形態の半導体集積
回路を備えた第３実施形態のデジタルカメラの構成を示
したブロック図である。

【図８】図１に示した第１実施形態による半導体集積回
路の変形例の概略構成を示した平面図である。

【図９】図１に示した第１実施形態による半導体集積回
路の変形例の概略構成を示した平面図である。

【図１０】図１に示した第１実施形態による半導体集積
回路の変形例の概略構成を示した平面図である。

【図１１】図１に示した第１実施形態による半導体集積
回路の変形例の概略構成を示した平面図である。

【図１２】従来の半導体集積回路の概略構成を示した平
面図である。

【符号の説明】

１，１１半導体集積回路２，１２マクロセル部３，１３ランダムロジック部４ａ〜４ｅ層間絶縁膜５ａ〜５ｅ，１５ａ〜１５ｃ内部配線６，１６内部非配線領域７，１７内部配線領域８基本セル９，１９トランジスタ１０ａ〜１０ｅ，２０ａ〜２０ｅ金属配線６６ＲＩＳＣ部１５０ＡＳＩＣ部

Claims

(57)【特許請求の範囲】

【請求項１】マクロセル部と、前記マクロセル部の周
辺に形成されたロジック部とを備え、前記マクロセル部
は、前記ロジック部内の配線を設けるためのロジック配
線領域を含み、前記マクロセル部のロジック配線領域
は、前記マクロセル部の周縁部に設けられていることを
特徴とした半導体集積回路。
【請求項２】前記ロジック配線領域は、前記マクロセ
ル部のコーナー部、上縁部および下縁部に設けられてい
ることを特徴とした請求項１に記載の半導体集積回路。
【請求項３】前記ロジック配線領域は、前記マクロセ
ル部の周縁部に沿って前記周縁部の全域に設けられてい
ることを特徴とした請求項１に記載の半導体集積回路。
【請求項４】前記ロジック配線領域は、前記マクロセ
ル部のコーナー部および両側縁部に設けられていること
を特徴とした請求項１に記載の半導体集積回路。
【請求項５】前記マクロセル部および前記ロジック部
は、それぞれ、多層配線構造を有し、前記ロジック配線
領域は、前記マクロセル部の少なくとも１つの層に形成
されていることを特徴とした請求項１乃至４のいずれか
１項に記載の半導体集積回路。
【請求項６】前記ロジック配線領域は、前記マクロセ
ル部の複数の層に渡って設けられていることを特徴とし
た請求項５に記載の半導体集積回路。
【請求項７】前記マクロセル部および前記ロジック部
は、それぞれ、多層配線構造を有し、前記ロジック配線
領域は、前記マクロセル部の所定の層のほぼ全域に渡っ
て設けられていることを特徴とした請求項１乃至６のい
ずれか１項に記載の半導体集積回路。
【請求項８】前記マクロセル部および前記ロジック部
は、それぞれ、多層配線構造を有し、前記マクロセル部
のロジック配線領域に設けられる前記ロジック部の配線
と、前記マクロセル部の内部配線とは、同一の層から形
成されていることを特徴とした請求項１乃至６のいずれ
か１項に記載の半導体集積回路。
【請求項９】前記マクロセル部および前記ロジック部
は、それぞれ、多層配線構造を有し、前記マクロセル部
のロジック配線領域に設けられる前記ロジック部の配線
の下地面と、前記マクロセル部のロジック配線領域の上
面とは、ほぼ同じ高さを有することを特徴とした請求項
１乃至８のいずれか１項に記載の半導体集積回路。
【請求項１０】請求項１乃至９のいずれか１項に記載
の半導体集積回路を備えたことを特徴とするデジタルカ
メラ。