KR20050035161A - 반도체 부품 - Google Patents

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츠요시 고바야시
시게츠구 무라마츠
다쿠야 가자마
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 칩의 전극 형성면에 평면 형상이 직사각형 형상으로 형성된 전극 단자(14)가 병렬로 배치되고, 전극 형성면을 피복하는 전기적 절연층의 표면에 비어(via)를 통해서 상기 전극 단자(14)와 전기적으로 접속하여 재배선 패턴(16)이 형성된 반도체 부품으로서, 상기 전기적 절연층의 표면에 형성되는 비어 패드(20)의 평면 배치를 전극 단자(14)의 길이 방향의 일방측과 타방측에 교호로 편위(offset)시킨 배치로 하고, 상기 비어 패드(20)에 접속하여 재배선 패턴(16)을 설치하는 것을 특징으로 한다. 본 발명은 전극 단자가 미소 간격으로 배치되어 있는 경우에도, 용이하게 재배선 패턴을 형성하도록 할 수 있다.

Description

반도체 부품{SEMICONDUCTOR COMPONENT}
본 발명은 전극 단자가 미소 간격으로 배치되어 있는 반도체 칩에서의 재배선 패턴의 배치를 특징으로 하는 반도체 부품에 관한 것이다.
웨이퍼 레벨 패키지는 반도체 웨이퍼 단계에서 웨이퍼의 표면에 재배선 패턴을 형성하는 처리를 실시하여 얻은 반도체 부품이다. 이 부품들은 웨이퍼 레벨에서 소정의 처리를 받은 후, 개별 피스로 분할된다. 이 반도체 부품들은 실장 기판(mother board)에 탑재되거나 칩-온-칩(chip-on-chip) 구조로 적층된다.
이러한 반도체 부품을 제조하는 경우에는, 반도체 웨이퍼에 형성되어 있는 개개의 칩에 대하여 그 전극 단자로부터 소정 위치까지의 배선("재배선"이라고 함)을 형성하고, 또한 외부 전극을 형성하거나, 또는 와이어 본딩에 의해 배선과 접속하여 실장 기판 등에 실장한다.
도 6은 반도체 웨이퍼(10)의 표면에 전기적인 절연층(12)을 설치하고, 이 절연층(12)의 표면에 전극 단자(14)와 비어(via)(15)를 통해 전기적으로 접속시켜 재배선 패턴(16)을 형성한 상태를 나타내는 도면이다. 재배선 패턴은, 예를 들면 일단측을 전극 단자(14)에 전기적으로 접속하고, 타단측을 외부 접속 단자를 접합하는 랜드부(land portion) 또는 와이어 본딩을 위한 본딩부로 하여 형성된다. 재배선 패턴(16)은 절연층(12)의 표면상에 임의의 패턴으로 형성될 수 있어서, 전극 단자(14)로부터 재배선 패턴(16)을 인출하여 적절히 랜드부나 본딩부를 배치할 수 있게 된다.
도 5는 종래의 재배선 패턴의 형성예를 나타낸 것으로서, 전극 단자(14)와 재배선 패턴(16) 사이의 접속부의 평면 배치를 나타낸다. 전극 단자(14)는 반도체 웨이퍼(10)의 표면에 일정한 간격을 두고 사각형 형태로 형성되어 있다. 전극 단자(14)의 평면에는 비어홀(18)이 형성되어 있고, 비어홀(18) 내면의 도체층은 비어로서 형성되어 있다. 비어홀(18)의 주연부(peripheral rim)에는 소정의 폭으로 비어 패드(20)가 형성되어 있다. 이들은 재배선 패턴(16)과 비어 사이의 전기적 접속을 확보하기 위한 것이다.
그러나, 최근의 반도체 칩에서는 소형화하여 단자수가 증가하고 있기 때문에, 전극 단자(14) 사이의 배치 간격이 좁아지고, 더 이상 인접하는 비어 패드(20) 사이의 간격 S가 충분하지 않게 되는 문제가 생긴다. 도 5에 나타낸 예에서는, 전극 단자(14)의 폭 치수보다도 비어 패드(20)의 직경 치수 R이 크게 설정되어 있지만, 전극 단자(14) 사이의 배치 간격이 좁게 된 경우에는, 비어홀(18)을 작게 하고 비어 패드(20)의 직경 치수 R을 작게 함으로써, 비어홀(20) 사이의 배치 간격을 확보할 수 있다. 그러나, 비어홀(18)을 보다 작게 형성할 때에는, 가공 정밀도의 문제와 접속 저항이 높게 되는 문제가 있다. 또한, 비어 패드(20)를 작게하면, 재배선 패턴(16)과의 전기적 접속의 확실성이 저하되는 문제가 있다.
또한, 재배선 패턴에 본딩부를 설치하고, 기판이나 다른 반도체 칩과의 접속을 와이어 본딩에 의해 행하는 경우는, 반도체 칩의 전극 단자의 근방에 본딩부를 설치하는 것이 필요하게 된다. 이 경우, 반도체 칩의 전극 단자의 배선 간격이 좁은 경우에는, 전극 단자의 근방에 본딩 영역을 충분히 확보하는 것이 곤란한 문제가 있다.
도 1은 재배선 패턴에 형성되는 비어 패드와 전극 단자의 평면 배치를 나타내는 설명도이다.
도 2는 재배선 패턴과 본딩부의 평면 배치를 나타내는 설명도이다.
도 3의 (a) 및 (b)는 재배선 패턴과 본딩부의 평면 배치의 다른 예를 나타내는 설명도이다.
도 4는 재배선 패턴을 형성한 반도체 칩의 탑재예를 나타내는 설명도이다.
도 5는 종래의 전극 단자와 재배선 패턴의 평면 배치를 나타내는 설명도이다.
도 6은 재배선 패턴의 구성을 나타내는 단면도이다.
그래서, 본 발명의 목적은, 전극 단자가 미소 간격으로 배치되는 경우에도, 비어 패드의 직경을 축소하거나 재배선 폭을 좁게 하지 않고서 용이하고 또한 확실하게 재배선 패턴을 형성할 수 있고, 또한 전극 단자 근방에 본딩부를 확보할 수 있고, 와이어 본딩에 의한 접속에 용이하게 대응할 수 있는 반도체 부품을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명은 다음의 구성을 구비한다. 즉,
반도체 칩의 전극 형성면에 평면 형상이 직사각형 형상으로 형성된 전극 단자가 병렬로 배치되고, 전극 형성면을 피복하는 전기적 절연층의 표면에 비어를 통해서 상기 전극 단자와 전기적으로 접속하여 재배선 패턴이 형성된 반도체 부품으로서, 상기 전기적 절연층의 표면에 형성되는 비어 패드의 평면 배치를 전극 단자의 길이 방향의 일방측과 타방측에 교호로 편위시킨 배치로 하고, 상기 비어 패드에 접속하여 재배선 패턴을 설치하는 것을 특징으로 하는 반도체 부품이 제공된다.
또한, 상기 부품은 상기 재배선 패턴의 비어 패드의 근방 부분에 재배선 패턴을 광폭으로 형성하고, 와이어 본딩에 의해 접속되는 본딩부를 설치한 것을 특징으로 한다.
또한, 상기 부품은 상기 본딩부를 비어 패드로부터 인접하는 전극 단자의 영역 상으로 인출해서 설치한 것을 특징으로 한다.
또한, 반도체 칩의 전극 단자 형성면을 피복하는 전기적 절연층의 표면에 비어를 통해서 전극 단자와 전기적으로 접속하여 재배선 패턴이 형성된 반도체 부품으로서, 상기 재배선 패턴의 비어 패드의 근방 부분에 재배선 패턴을 광폭으로 형성하고 와이어 본딩에 의해 접속하여 본딩부를 설치한 것을 특징으로 하는 반도체 부품이 제공된다.
또한, 상기 부품은 상기 본딩부를 상기 비어 패드의 근방 부분에서 상호 간섭하지 않는 위치에 설치한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예에 대해서 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명에 따른 반도체 부품에서의 재배선 패턴의 형성예를 나타내는 설명도이다. 도면에서, 14는 웨이퍼 상에 형성되어 있는 전극 단자를 나타내고, 16은 전극 단자(14)에 전기적으로 접속되어 있는 재배선 패턴이다. 본 실시예의 반도체 부품에서의 특징적인 구성은 평면 형상이 직사각형으로 형성되고 병렬로 배치된 전극 단자(14)에 전기적으로 접속하여 배치된 비어 패드(20)를 전극 단자(14)의 길이 방향의 일방측과 타방측에 편위(offset)시켜 배치한 것이다.
반도체 칩이 소형화하여, 전극 단자(14)의 배치 간격이 좁게 되면, 전극 단자(14)의 접합 면적이 작게 되기 때문에, 전극 단자(14)를 가늘고 긴 직사각형 형상으로 형성하여 접합 면적을 확보하게 된다. 본 실시예의 반도체 부품에서는, 이와 같은 직사각형 형상으로 형성된 전극 단자(14)가 형성된 반도체 칩에서, 비어 패드(20)를 지그재그 형태로 배치함으로써, 인접하는 비어 패드(20) 사이의 간격을 확보하고, 전극 단자(14) 사이의 배치 간격이 좁게 된 경우에도 비어 패드(20)의 직경을 축소하거나 재배선 패턴(16)의 폭 치수를 작게 하지 않고 재배선할 수 있도록 한 것을 특징으로 한다.
또한, 전극 단자(14)에 재배선 패턴(16)을 전기적으로 접속하여 형성하는 방법은 도 6에 나타낸 종래의 재배선 패턴(16)의 형성 방법과 동일함에 유념한다. 즉, 반도체 웨이퍼(10)의 표면에 전기적 절연층(12)을 형성한 후, 전극 단자(14)의 배선 위치에 맞춰 비어홀(18)을 형성하고, 도금에 의해 비어홀(18)의 내벽과 절연층(12)의 표면에 도체층을 형성하고 재배선 패턴(16)을 형성한다. 본 실시예에서는, 비어 패드(20)를 지그재그 구조로 배치하기 때문에, 절연층(12)에 비어홀(18)을 형성할 때에, 전극 단자(14)의 길이 방향의 일방측과 타방측에 편위한 위치에 교호로 비어홀(18)을 형성한다.
비어홀(18)을 형성한 후에는, 스퍼터링에 의해 비어홀(18)의 내벽과 절연층(12)의 표면에 도금 시드층을 형성한다. 다음에, 도금 시드층의 표면을 감광성 레지스트에 의해 피복한 후, 감광성 레지스트를 노광 및 현상하여 재배선 패턴(16)과 비어홀(20)을 형성하는 부위를 노광시킨 레지스트 패턴을 형성한다. 다음에, 도금 시드층을 도금 급전층(power layer)으로서 사용하여 전해 동 도금을 실시하여, 도금 시드층의 노출 부분에 도체층을 형성한 후, 레지스트 패턴을 용해해서 제거하고, 도금 시드층의 노출 부분을 에칭하여 제거함으로써 비어에 의해 전극 단자(14)와 전기적으로 접속된 재배선 패턴(16)을 형성할 수 있다.
또한, 이들 재배선 패턴(16)을 형성하는 조작은 반도체 웨이퍼의 전극 형성면의 전체에 대하여 일괄해서 행하는 조작임에 유념한다. 실제의 반도체 웨이퍼는 개개의 반도체 칩이 종횡 방향으로 다수개 접속 배치되서 형성되어 있기 때문에, 이들 반도체 칩의 배치에 맞춰 소정의 패턴으로 재배선 패턴(16)을 형성한다.
또한, 재배선 패턴(16)을 형성한 후, 반도체 웨이퍼를 개별 피스로 분할함으로써, 재배선 패턴(16)이 형성된 개개의 반도체 칩을 얻을 수 있다.
통상, 비어 패드(20)의 직경은 재배선 패턴(16)의 폭보다도 크게 된다. 따라서, 도 1에 나타낸 바와 같이, 전극 단자(14)가 형성되어 있는 평면 영역 내에서 비어 패드(20)를 배치하는 위치를 각 전극 단자의 일방측과 타방측에 교호로 편위시켜 배치하면, 인접하는 전극 단자(14)에 형성되는 비어 패드(20)끼리가 상호 중복하는 배치로 되는 것이 해소되고, 인접하는 비어 패드(20) 사이에 여분의 공간을 확보할 수 있게 된다. 이 때문에, 비어 패드(20)와 재배선 패턴(16)이 서로 인접하여 배치되어도, 비어 패드(20)와 재배선 패턴(16) 사이에는 충분한 공간을 확보할 수 있다. 이것에 의해, 전극 단자(14)의 배치 간격이 좁게 된 경우에도, 비어 패드(20)의 직경 수치를 작게하지 않고 용이하게 재배선 패턴(16)을 형성할 수 있게 된다.
종래의 재배선 패턴의 형성 방법에서는, 예를 들면 전극 단자(14)의 폭 치수가 80㎛이고, 전극 단자(14) 사이의 배선 간격이 10㎛, 즉 전극 단자(14)의 피치가 90㎛인 경우에, 비어 패드의 직경을 80㎛, 재배선 패턴 폭을 50㎛로 하면, 비어 패드 사이의 간격은 10㎛로 되지만, 본 발명의 방법에 의하면 비어 패드와 인접하는 재배선 패턴과의 간격(도 1의 S1)으로서 25㎛의 간격을 확보할 수 있다.
또한, 도 1에 나타낸 실시예에서는, 전극 단자(14)로부터 직접적으로 재배선 패턴(16)을 인출하지만, 비어 패드(20)를 전극 단자(14)의 평면 영역 내에서 편위시켜 배치함으로써, 도 2에 나타낸 바와 같이, 재배선 패턴(16)에 와이어 본딩용의 본딩부를 형성할 수 있다.
도 2에 나타낸 재배선 패턴(16)의 배치는 전극 단자의 일방측(선단측)에 배치된 비어 패드(20a)에 대해서는 비어 패드(20a)로부터 재배선 패턴(16)을 인출해서 형성함과 동시에, 인접하는 전극 단자(14) 위의 공간 부분에 비어 패드(20a)로부터 직접 본딩부(22a)를 연장시켜 형성하고, 전극 단자(14)의 타방측(후단측)에 배치된 비어 패드(20b)에 대해서는 비어 패드(20b)로부터의 인출 패턴에 비어 패드(20b)로부터 직접 광폭의 본딩부(22b)를 형성하는 것을 특징으로 한다.
재배선 패턴(16)에 형성된 본딩부(22a, 22b)는 재배선 패턴(16)과 다른 반도체 칩 또는 실장 기판(패키지)을 와이어 본딩에 의해 전기적으로 접속할 때에, 본딩 와이어에 의해 접합되는 부위로 된다. 도 2는 다른 반도체 칩 또는 실장 기판(패키지)의 전극 단자(30)와 본딩부(22a, 22b)를 본딩 와이어(32)에 의해 접속한 예를 나타낸다.
본 실시예에서와 같이, 전극 단자(14)의 평면 면적 내에서 비어 패드를 일방측과 타방측에 편위시켜 배치하면, 절연층(12)의 표면 공간을 유효하게 사용하여 본딩부(22a, 22b)를 형성할 수 있다.
또한, 본 발명에 따른 재배선 패턴에 와이어 본딩에 의해 접속하기 위한 본딩부를 형성하는 방법은 종래와 마찬가지로 비어 패드를 직렬로 배치하는 경우에도 적용할 수 있다. 도 3의 (a) 및 (b)는 종래의 비어 패드의 배치의 경우에, 재배선 패턴(16)에 본딩부(22)를 형성한 예를 나타낸다. 도 3의 (a)에서, 일방의 비어 패드(20a)에 대해서는 그 후단측에 비어 패드(20a)로부터 직접 광폭의 본딩부(22a)를 연장하고, 본딩부(22a)로부터 좁은 폭의 재배선 패턴(16)을 인출하고, 반면 타방의 비어 패드(20b)에 대해서는 본딩부(22a)와 간섭하지 않는 위치에서 대향하는 재배선 패턴(16)을 향하여 본딩부(22b)를 연장해서 형성하고, 본딩부(22b)로부터 좁은 폭의 재배선 패턴(16)을 인출한다.
또한, 도 3의 (b)에 나타낸 실시예에서, 비어 패드(20a)에 대해서는 비어 패드(20a) 근방의 위치에서 재배선 패턴의 측연(side edge)으로부터 대향하는 비어 패드(20b)를 향하여 본딩부(22a)를 연장시켜 형성하고, 반면 비어 패드(20b)에 대해서는 본딩부(22b)와의 간섭이 일어나지 않는 위치에서 비어 패드(20)로부터 인출된 재배선 패턴으로부터 대향하는 재배선 패턴을 향하여 본딩부(22b)를 연장시켜 형성한다.
도 3의 (a) 및 (b)에 나타낸 실시예는 비어 패드(20a, 20b)의 근방 부분을 광폭으로 형성하여 본딩부(22a, 22b)를 형성하는 것이다. 본딩부(22a, 22b)를 비어 패드(20a, 20b)의 근방에서 간섭하지 않는 위치를 선택함으로써, 필요한 본딩 영역을 확보하고 재배선 패턴과 확실하게 와이어 본딩할 수 있다.
도 4는 도 2에 나타낸 본딩부(22a, 22b)를 갖는 재배선 패턴(16)을 형성한 반도체 부품(40)을 탑재한 예를 나타낸다. 본 예에서는, 반도체 부품(40)에 다른 반도체 칩(42)을 탑재하고, 실장 기판(44)에 반도체 부품(40)을 탑재하고 있다. 반도체 칩(42)은 플립칩 접속에 의해 반도체 부품(40)의 재배선 패턴(16)의 랜드부(16b)에 범프(42a)를 통해서 전기적으로 접속되고, 반도체 부품(40)은 와이어 본딩에 의해 실장 기판(44)에 전기적으로 접속되어 있다.
또한, 실장 기판(44) 대신에 다른 반도체 칩에 반도체 부품(40)을 탑재할 수도 있음을 유념한다. 또한, 실장 기판(44) 대신에 다른 반도체 패키지에 반도체 부품(40)을 탑재할 수도 있다.
이와 같이, 재배선 패턴(16)에 본딩부(22a, 22b)를 설치함으로써, 반도체 부품과 다른 반도체 칩 또는 실장 기판 또는 반도체 패키지를 와이어 본딩에 의해 전기적으로 접속할 수 있고, 각종 형태의 전자 장치를 제공할 수 있게 된다.
또한, 비어 패드의 근방에 형성되는 본딩부는 비어 패드 및 재배선 패턴의 배치에 따라서 적절한 패턴으로 형성될 수 있다. 재배선 패턴 및 본딩부의 배치는 상술한 실시예에 한정되지는 않는다.
본 발명의 반도체 부품에 의하면, 상술한 바와 같이, 전극 단자에 접속되는비어 패드를 지그재그 형태의 평면 배치로 할 수 있고, 비어 패드와 재배선 패턴을 배치하기 위한 공간을 효과적으로 확보할 수 있고, 전극 단자가 미소 간격으로 배치되어 있는 경우에도 용이하게 재배선 패턴을 형성할 수 있게 된다. 또한, 재배선 패턴에 광폭 부분을 형성하여 본딩부를 설치함으로써, 이들을 재배선 패턴을 와이어 본딩에 의해 전기적으로 접속하기 위한 부위로서 이용할 수 있게 된다.

Claims (7)

  1. 반도체 칩의 전극 형성면에 평면 형상이 직사각형 형상으로 형성된 전극 단자가 병렬로 배치되고, 전극 형성면을 피복하는 전기적 절연층의 표면에 비어(via)를 통해서 상기 전극 단자와 전기적으로 접속하는 재배선 패턴이 형성된 반도체 부품에 있어서,
    상기 전기적 절연층의 표면에 형성되는 비어 패드의 평면 배치를 전극 단자의 길이 방향의 일방측과 타방측에 교호로 편위(offset)시킨 배치로 하고,
    상기 비어 패드에 접속하여 재배선 패턴을 설치하는 것을 특징으로 하는 반도체 부품.
  2. 제 1 항에 있어서,
    상기 재배선 패턴의 비어 패드의 근방 부분에 재배선 패턴을 광폭으로 형성하여 얻어지고 와이어 본딩에 의해 접속되는 본딩부를 설치한 것을 특징으로 하는 반도체 부품.
  3. 제 2 항에 있어서,
    상기 본딩부를 비어 패드로부터 인접하는 전극 단자의 영역 상으로 인출해서 설치한 것을 특징으로 하는 반도체 부품.
  4. 반도체 칩의 전극 단자 형성면을 피복하는 전기적 절연층의 표면에 비어를 통해서 전극 단자와 전기적으로 접속하는 재배선 패턴이 형성된 반도체 부품에 있어서,
    상기 재배선 패턴의 비어 패드의 근방 부분에 재배선 패턴을 광폭으로 형성하여 얻어지고 와이어 본딩에 의해 접속하는 본딩부를 설치한 것을 특징으로 하는 반도체 부품.
  5. 제 4 항에 있어서,
    상기 본딩부를 상기 비어 패드의 근방 부분에서 상호 간섭하지 않는 위치에 설치한 것을 특징으로 하는 반도체 부품.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 칩에 다른 반도체 칩이 탑재되는 것을 특징으로 하는 반도체 부품.
  7. 제 6 항에 기재된 반도체 부품이 실장 기판(mother board), 다른 반도체 칩, 또는 다른 반도체 패키지 중 어느 하나에 탑재되는 것을 특징으로 하는 반도체 패키지.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
JP5172069B2 (ja) * 2004-04-27 2013-03-27 富士通セミコンダクター株式会社 半導体装置
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US8125083B2 (en) 2005-09-02 2012-02-28 International Rectifier Corporation Protective barrier layer for semiconductor device electrodes
JP5082036B2 (ja) * 2005-10-31 2012-11-28 株式会社リキッド・デザイン・システムズ 半導体装置の製造方法および半導体装置
JP2007123665A (ja) * 2005-10-31 2007-05-17 Ricoh Co Ltd 半導体装置用電気回路
JP5056082B2 (ja) * 2006-04-17 2012-10-24 日亜化学工業株式会社 半導体発光素子
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
CN101419634B (zh) * 2007-10-24 2010-10-20 中芯国际集成电路制造(上海)有限公司 一种可增大工艺窗口的金属层版图布图方法
TWI372453B (en) 2008-09-01 2012-09-11 Advanced Semiconductor Eng Copper bonding wire, wire bonding structure and method for processing and bonding a wire
US8076786B2 (en) 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
US8110931B2 (en) 2008-07-11 2012-02-07 Advanced Semiconductor Engineering, Inc. Wafer and semiconductor package
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
JP6329059B2 (ja) 2014-11-07 2018-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7263039B2 (ja) * 2019-02-15 2023-04-24 キヤノン株式会社 液体吐出ヘッドおよび液体吐出ヘッドの製造方法
CN113690258A (zh) * 2021-09-13 2021-11-23 上海天马微电子有限公司 显示面板及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529377A (ja) * 1991-07-25 1993-02-05 Nec Corp 半導体装置
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
US5834849A (en) * 1996-02-13 1998-11-10 Altera Corporation High density integrated circuit pad structures
JP3504421B2 (ja) * 1996-03-12 2004-03-08 株式会社ルネサステクノロジ 半導体装置
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP3022819B2 (ja) 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
JP2000150701A (ja) * 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置並びにこれに用いる接続用基板及びその製造方法
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品

Also Published As

Publication number Publication date
EP1436838A2 (en) 2004-07-14
US20040238951A1 (en) 2004-12-02
CN1568543A (zh) 2005-01-19
JP2003124249A (ja) 2003-04-25
CN1568543B (zh) 2012-04-18
US7180182B2 (en) 2007-02-20
KR100967565B1 (ko) 2010-07-05
JP3927783B2 (ja) 2007-06-13
TWI284396B (en) 2007-07-21
WO2003034491A2 (en) 2003-04-24
WO2003034491A3 (en) 2003-11-20

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