KR19990045613A - 테이프 자동화 접착 필름 및 그 제조방법 - Google Patents

테이프 자동화 접착 필름 및 그 제조방법 Download PDF

Info

Publication number
KR19990045613A
KR19990045613A KR1019980051011A KR19980051011A KR19990045613A KR 19990045613 A KR19990045613 A KR 19990045613A KR 1019980051011 A KR1019980051011 A KR 1019980051011A KR 19980051011 A KR19980051011 A KR 19980051011A KR 19990045613 A KR19990045613 A KR 19990045613A
Authority
KR
South Korea
Prior art keywords
region
chip
film
chip mounting
peripheral
Prior art date
Application number
KR1019980051011A
Other languages
English (en)
Inventor
게이이찌로 가따
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990045613A publication Critical patent/KR19990045613A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0615Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15173Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

영역 TAB 필름은 베이스 필름상에 다수의 제 1 리드선 및 다수의 제 2 리드선을 구비한다. 칩이 TAB 필름 상에 장착되면, 각각의 제 1 리드선은 각각의 주변 전극 패드에 전기적으로 접속될 것이며, 각각의 제 2 리드선은 각각의 내부 전극 패드에 전기적으로 접속될 것이다. 이러한 TAB 필름에 있어서, 제 1 및 제 2 리드선은 서로 엇갈리게 배치되어 있으며, 반대방향으로 연장된다. 특히, 제 1 리드선간의 거리 또는 간격은 종래의 TAB 필름의 거리 또는 간격보다 넓다. 결과적으로 종래기술과 비교하여, 패키지의 크기는 저단가의 패키지를 얻을 수 있을 정도로 유지하면서, 패드 수의 증가에 대처할 수 있다.

Description

테이프 자동화 접착 필름 및 그 제조방법
본 발명은 칩 장착용 테이프 자동화 접착 필름(이하, TAB 필름으로 표기)에 관한 것이다.
칩을 패키지 하기 위한 여러 가지 패키지 기술이 제안되어 왔다. 이들중, TAB 필름 상에 장착된 칩을 패키지하는 TCP(tape-carrier package) 기술이, 얇은 패키지를 만드는 관점에 있어서, 다른 기술보다 우수하다. TCP 의 이러한 특성으로 인해, TCP 기술을 이용해 제조된 패키지가 예를 들어, 노트형 PC(personal computer) 등의 광범위한 장치에서 자주 사용된다.
좀더 구체적으로, TCP 기술에 있어서, 주변 TAB 필름이 TAB 필름으로서 자주 이용되고, 따라서 주변 TAB 필름을 이용하는 TCP 기술은 주변 TAB 기술로도 지칭된다. 주변 TCP 기술에 있어서, 주변 TAB 필름은, 칩을 위한 칩 장착 영역 및 칩 장착 영역을 둘러싸는 외부 영역으로 구획된 베이스 필름을 구비한다. 특히, 칩 장착영역은 중앙 영역과 중앙 영역 외부에 위치한 주변 영역으로 더 구획된다.
주변 TAB 필름은 주변 영역상에 형성된 다수의 접속점과 베이스 필름상에 형성되고 상기 접속점에 접속되는 내부 리드선을 구비한다. 여기에서, 내부 리드선은 상기 접속점으로부터 상기 외부 영역으로 방사상으로 놓이고 내부 리드선의 나머지 엣지는 인쇄회로의 단자 또는 외부 리드선을 위한 범프에 접속된다.
이러한 조건 하에서, 칩은, 접속점에 접속된 칩의 전극 패드(이하 단순히 패드로 표기될 수도 있다)에 의해 주변 TAB 필름상에 장착된다. 전술된 바로부터 쉽게 이해할 수 있듯이, 주변 TAB 필름을 위한 칩의 전극 패드는 칩 표면의 주변부에만 배치된다.
그러나, 주변 TAB 기술은, 반도체 기술의 발전에 따라 칩내의 집적회로의 밀도가 높아지면 다음과 같은 단점이 있다.
일반적으로, 고밀도 칩은 매우 많은 수의 전극 패드를 가져야 한다. 이것을 고려하면, 고밀도의 칩이 주변 TAB 기술로 제조되는 경우에, 패키지의 크기가 커지는 것을 방지하기 위해서는 전극 패드간의 간격 또는 피치는 좁아져야만 한다. 그러나, 전극 패드간의 피치를 좁히는 것은 패키지 공정과 보드 조립 공정에 의해 제한된다. 대신에, 다양한 크기의 패키지는 모두 동일한 패드간 피치를 갖는다고 가정하면, 패키지의 크기는 전극 패드의 수가 증가함에 따라 불가피하게 커진다.
반면에, 다수의 패키지에 의해 형성되는 전자장치가 작아지고 얇아지고 있기 때문에, 패키지의 크기를 작게하고 두께를 얇게할 필요성이 제기되고 있는 것이 최근 추세이다. 전술한 바와 같이, 주변 TAB 기술은 이러한 요구를 충족시킬 수 없다.
이러한 요구에 부응하기 위해, 영역 TAB 기술이 제안되어 왔다. 영역 TAB 기술은 주변 TAB 와는 상이하며, 영역 TAB 기술에 있어서, 칩 표면의 주변 영역 뿐만 아니라 주변 영역의 내부에 위치한 영역과 같은 다른 영역상에도 패드가 배치된다. 이러한 목적을 위해, 영역 TAB 기술은, 상술된 주변 TAB 필름 대신에, 그러한 다른 영역상에 위치한 패드에 대응하는 다른 접속점을 더 구비한 영역 TAB 필름을 이용한다. 물론, 상기 다른 접속점 또한 다른 리드선에 접속된다.
상기 기술에 따르면, 패드간의 피치를 변화시키지 않고 패키지 크기를 증가시키지 않으면서, 다수의 전극 패드로부터 다수의 핀을 유도할 수 있다.
어쨋든, 내부 리드선 사이의 간격이 좁아지면서, 모든 종래기술은, TAB 필름 제조 자체의 한계에 도달했다. 이는, 패드의 수가 증가된 패키지를 설계할 때, 공정 마진이 필요하기 때문이다. 그러한 한계는, 이들 종래기술 각각의 리드에 관한 자유도의 감소에도 기인한다. 이러한 한계를 강제로 초과하려고 하면, 리드 패턴의 파손 또는 단락이 발생하며, 따라서 수율이 감소한다.
이러한 기술의 문제점들을 회피하기 위해, 다층 금속 배선 기술을 이용한 TAB 필름에 대한 제안이 더 이루어져 왔다. 상기 TAB 필름은 예를 들어, 두 개의 금속 배선층을 구비할 수도 있다.
그러나, 두 개의 금속 배선층을 구비하는 그러한 형태의 TAB 필름은, 필름에 금속층을 추가하는 공정과, 그 구조 때문에 필름에 비아홀을 형성하는 다른 공정이 더 필요하다. 더구나, 작은 패키지를 제조하기 위해 비아홀은 최소화 되어야만 한다. 따라서, 그러한 다층 금속 배선 기술을 사용하면, 제조 단가가 불가피하게 증가하고, 따라서 소비시장에 있어서는 바람직하지 않다.
따라서, 본 발명의 목적은, 패키지의 크기는 저단가의 패키지를 얻을 수 있을 정도로 유지되면서, 패드 수의 증가에 대처할 수 있는 TAB 필름을 제공하는 것이다.
본 발명의 다른 목적은, 크기가 작고 두께가 얇으며, 상기의 TAB 필름을 이용하여 제조된 패키지를 제공하는 것이다.
본 발명의 다른 목적들은 설명이 진행되는 동안 자명해질 것이다.
본 발명에 따르면, 패키지는, 칩의 장착에 사용되고 베이스 필름을 구비하는 TAB 필름, 다수의 주변 접속점, 다수의 내부 접속점, 다수의 제 1 범프, 다수의 제 1 리드선, 다수의 제 2 범프, 및 다수의 제 2 리드선을 구비한다.
상기 주변 접속점 및 내부 접속점 모두는 TAB 필름상에 장착될 칩의 전극 패드에 대응한다. 그 밖에, 대략적으로는, 주변 접속점과 내부 접속점은 베이스 필름상에 번갈아 배치된다. 또한, 각각의 주변 접속점은, 각각의 주변 접속점으로부터 칩을 위한 영역의 외부로 방사상으로 놓인 각각의 제 1 리드선에 접속된다. 반면에, 각각의 내부 접속점은, 각각의 내부 접속점으로부터 상기 영역의 내부를 향해 놓인 각각의 제 2 리드선에 접속된다.
본 발명에 따른 TAB 필름이 이하 자세히 설명된다.
베이스 필름은, 칩을 위한 칩 장착 영역 및 칩 장착 영역을 둘러싸는 외부 영역을 갖는다. 또한, 상기 칩 장착 영역은, 중앙 영역, 중앙 영역의 외부에 위치한 주변 영역, 및 중앙 영역과 주변 영역 사이의 중간 영역으로 구획된다.
다수의 주변 접속점은 주변 영역상에 형성되고, 다수의 내부 접속점은 중간 영역상에 형성된다. 또한, 주변 접속점과 내부 접속점은 칩 장착 영역상에 번갈아 배치된다.
다수의 제 1 범프 각각은 주변 접속점 각각에 대응하며, 상기 모든 제 1 범프는 외부 영역상에 형성된다. 더구나, 다수의 제 1 리드선은 베이스 필름상에 형성되고 그들 각각은 각각의 주변 접속점과 각각의 제 1 범프 사이에 접속되어 있다.
반면에, 다수의 제 2 범프 각각은, 각각의 내부 전극 패드에 대응하며 상기 모든 제 2 범프는 상기 중앙 영역상에 형성된다. 또한, 다수의 제 2 리드선은 베이스 필름상에 형성되고, 그들 각각은 각각의 전극 패드와 각각의 제 2 범프 사이에 접속되어 있다.
이러한 구조로, 제 1 리드선과 제 2 리드선은 나란히 배치되지 않는다. 즉, 제 1 리드선간의 간격은, 전술된 종래기술에서의 리드선간의 다른 간격과 비교하여 두배의 폭을 갖는다. 그 밖에, 제 1 및 제 2 리드선은 동일한 평면 또는 층에 형성된다. 즉 본 발명의 TAB 필름은 하나의 배선층만 갖는다. 따라서, 본 발명의 TAB 필름은, 전술된 기술과 비교하여, 패키지의 크기는 저단가의 패키지를 얻을 수 있을 정도로 유지하면서, 패드 수의 증가에 대처할 수 있다. 그 결과로, 상기 TAB 필름을 이용하여 제조된 패키지는 크기가 작고 두께가 얇다.
도 1 은 본 발명에 따른 TAB 필름의 기본 구조를 도시하는 배면도이다.
도 2 는 본 발명의 제 1 실시예에 따른 TAB 필름의 배면도이다.
도 3 은 도 2 에 도시된 TAB 필름의 평면도이다.
도 4 는 도 2 에 도시된 TAB 필름의 제조공정을 도시하는 배면도이다.
도 5 는 도 2 에 도시된 TAB 필름의 평면도이다.
도 6 은 본 발명의 제 2 실시예에 따른 TAB 필름의 제조공정을 도시하는 배면도이다.
도 7 은 본 발명의 제 2 실시예의 TAB 필름을 도시하는 배면도이다.
도 8 은 본 발명의 제 2 실시예의 TAB 필름을 이용하여 제조된 TCP 를 도시하는 단면도이다.
도 9 는 본 발명의 제 3 실시예에 따른 TAB 필름을 도시하는 배면도이다.
도 10 은 도 9 에 도시된 TAB 필름의 평면도이다.
도 11 은 본 발명의 제 4 실시예에 따른 TAB 필름의 제조공정을 도시하는 배면도이다.
도 12 는 도 11 에 도시된 TAB 필름을 이용하여 제조된 TCP 를 도시하는 단면도이다.
도 13 은 본 발명에 따른 TAB 필름의 다른 기본 구조를 도시하는 배면도이다.
* 도면의주요부분에대한부호의설명 *
10, 110 : TAB 필름 20, 120 : 베이스 필름
21, 121 : 칩 장착 영역 23, 123 : 외부 영역
25, 125 : 중앙 영역 27, 127 : 주변 영역
29 : 중간 영역 30 : 주변 접속점
36 : 세크리파이스 리드선 40 : 내부 접속점
50, 150 : 제 1 범프 52 : 반도체 칩
54 : 전극 패드 60, 160 : 제 1 리드선
70, 170 : 제 2 범프 80, 180 : 제 2 리드선
130 : 제 1 접속점 140 : 제 2 접속점
도 1 을 참조하여, 본 발명에 따른 TAB 필름(10)의 기본 구조를 개략적으로 도시하였다. 정면과 배면을 갖는 TAB 필름(10)은 정면상에 반도체 칩을 장착한다.
여기에서, 반도체 칩의 전극 패드는 칩 표면의 주변 영역 뿐만 아니라 칩의 주변 영역 내부의 다른영역 또는 잔류 영역에도 배열된다. 따라서, 전술한 바와 같이, 칩은 영역 TAB 기술에 부합되며, 그러므로 칩의 주변 영역상에 형성된 주변 패드 및 상기 다른 영역상에 형성된 내부 패드를 구비한다.
TAB 필름(10)의 배면상에는, 리드선(60, 80) 및 범프(50, 70)가 이후에 자세히 설명될 방식으로 형성된다. 도 1 로부터 쉽게 이해될 수 있듯이, 본 발명에 따른 TAB 필름(10)은 영역 TAB 필름으로 특정화된다.
좀더 구체적으로, 본 발명에 따른 TAB 필름(10)은, 절연막으로 형성되고 칩을 장착하기 위한 칩 장착 영역(21)과 칩 장착 영역(21)을 둘러싼 외부 영역(23)을 갖는 베이스 필름(20)을 갖는다. 도 1 에서, 칩 장착 영역(21)은 칩이 장착될 영역에 해당하며, 칩이 장착될 영역의 반대면에 정확하게 위치한다. 또한 칩 장착 영역(21)은 중앙 영역(25), 중앙 영역(25)의 외부에 위치한 주변 영역(27) 및 중앙 영역(25)과 주변 영역(27) 사이의 중간 영역(29)으로 구획된다.
TAB 필름(10)은 또한 주변 접속점(30), 내부 접속점(40), 제 1 범프(50), 제 1 리드선(60), 제 2 범프(70), 및 제 2 리드선(80)을 구비한다. 이 모든 것들은 베이스 필름(20)의 배면상에 형성된다.
구체적으로는, 주변 접속점(30)은 주변 영역(27)상에 형성되며, 내부 접속점은 중간 영역(29)상에 형성된다. 정확하게는, 주변 접속점(30)은, TAB 필름(10)상에 장착될 칩의 주변 패드를 위한 주변 패드 영역(32)에 위치한다. 반면에, 내부 접속점(40)은 도 1 에 도시된 바와 같이, 칩의 내부 패드를 위한 내부 패드 영역(42)에 위치한다. 또한, 주변 접속점(30)과 내부 접속점(40)은 칩 장착 영역상에 장기판과 같이 교대로 배열된다. 즉, 도 1 에 도시된 바와 같이, 각각의 주변 접속점(30)은 두 개의 인접한 내부 접속점(40) 사이에 위치한다.
도 1 의 예에 있어서, 상기 접속점(30 및 40)은 접속점(30 및 40)에 해당하는 TAB 필름(10) 정면의 다른 접속점들과 비아홀을 통해 각각 전기적으로 접속된다. 설명의 편의를 위해, TAB 필름의 배면상의 접속점(30 및 40), 정면상에 위치하고 상기 접속점(30 및 40)에 접속된 다른 접속점, 및 비아홀의 조합을 주변 접속점(30) 및 내부 접속점(40)으로 각각 통칭할 것이다.
또한, 각각의 제 1 범프(50)는 각각의 주변 접속점(30)에 대응하며, 이들 모두는 외부 영역(23)에 위치한다. 각각의 제 1 리드선(60)은 베이스 필름(20)상에 형성되며, 각각의 주변 접속점(30)으로부터 각각의 제 1 범프(50)를 향해 외부로 연장되어 있다. 즉, 각각의 제 1 리드선(60)은 각각의 주변 접속점(30)과 각각의 제 1 범프(50) 사이에 접속되어 있다.
반면에, 각각의 제 2 범프(70)는 각각의 내부 접속점(40)에 대응하며, 중앙 영역(25)상에 위치한다. 각각의 제 2 리드선(80)은 베이스 필름(20)상에 놓여있고 각각의 내부 접속점(40)으로부터 각각의 제 2 범프(70)를 향해 내부로 연장되어 있다. 즉, 각각의 제 2 리드선(80)은 각각의 내부 접속점(40)과 각각의 제 2 범프(70) 사이에 접속되어 있다.
상기의 구조에 있어서, 제 1 및 제 2 리드선(60 및 80)은 서로 엇갈리게 배치되어 있으며, 반대방향으로 연장된다.
실제적으로, 제 1 리드선(60)들간의 거리 또는 간격은 실질적으로 전술된 종래기술에서의 거리 또는 간격의 두배이다. 그 밖에, 제 1 및 제 2 리드선(60 및 80)은, 층 내의 영역을 확장하지 않고도 동일한 평면 또는 층상에 배선 또는 형성된다. 즉, 도해된 TAB 필름(10)은 단지 하나의 배선층을 갖는다.
따라서, 본 발명의 TAB 필름(10)은, 전술된 종래기술과 비교하여 비용이 저렴한 패키지를 얻을 수 있을 뿐만 아니라 패키지의 크기를 유지하면서 증가하는 패드의 수에 대처할 수 있다. 결과적으로, 상기 TAB 필름(10)을 이용해 제조된 패키지는 크기가 작고 두께가 얇다.
이제, 제 1 내지 제 4 실시예의 TAB 필름(10)이 그 제조공정과 함께 자세히 설명될 것이다.
도 2 및 도 3 을 참조하면, 본 발명의 제 1 실시예에 따른 TAB 필름(10)은 도 2 및 도 3 에 도시된 바와 같이, 각각 배면과 정면을 갖는다. 또한, 도 1 에서와 같이, TAB 필름(10)은 베이스 필름(20), 주변 접속점(30), 내부 접속점(40), 제 1 범프(50), 제 1 리드선(60), 제 2 범프(70), 및 제 2 리드선(80)을 구비한다. 특히, 도 2 및 도 3 에 도시된 주변 접속점(30)의 갯수는 25 개로 동일하며, 각각의 제 1 범프(50) 및 제 1 리드선(60)의 개수 또한 25 개로 동일하다. 반면에, 내부 접속점(40)의 개수는 16 개로 동일하며, 각각의 제 2 범프(70) 및 제 2 리드선(80)의 개수 또한 16 개로 동일하다.
도 2 및 도 3 에 도시된 제 1 실시예에 있어서, 제 1 리드선(60)은, 칩 장착 영역(21)의 모든 면에서 내부 영역으로부터 외부로 연장되고, 주변 접속점(30)과 제 1 범프(50) 사이에 각각 접속된다. 특히, 제 1 리드선(60)은 도 2 에 도시된것과 동일한 형상을 갖는다.
반면에, 도 2 에 도시된 바와 같이, 매 네 번째 배치된 제 2 리드선(80)은 다른 제 2 리드선과는 다른 형상을 갖는다. 또한, 제 2 범프(70)는 4 × 4 매트릭스 또는 어레이 형태이기 때문에 리드 패턴내의 단락이 중앙 영역내에서는 일어나지 않는다.
상기 구조를 갖는 TAB 필름(10)은 도 4 및 도 5 를 참조하여 이하 설명될 공정에 의해 제조된다.
먼저, 제 1 및 제 2 리드선(60 및 80)의 리드 패턴을 베이스 필름(20)으로서 포토-레지스트법으로 절연막 상에 형성한다. 그후, 금속재료를 갖는 비아홀을 형성하는 역할을 하는 개구(34 및 44)를 도 4 및 도 5 에 도시된 바와 같이 주변 패드 영역(32) 및 내부 패드 영역(42)내의 위치에 형성한다. 각각의 위치는 주변 접속점(30) 및 내부 접속점(40) 중 하나에 대응한다.
상기 개구(34 및 44)를 형성한 후, 무전해 도금을 이용하여 각 개구(34 및 44)를 금속물질로 채움으로써, 각각의 비아홀을 형성한다. 마지막으로, 제 1 및 제 2 범프(50 및 70)를 상술된 소정의 위치에 형성하여 결과적으로, 제 1 실시예에 따른 TAB 필름(10)을 제조한다.
도 6 을 참조하여, 도 6 에 의해 설명된 공정으로 본 발명의 제 2 실시예에 따른 TAB 필름(10)을 제조한다. 본 실시예에 있어서, 무전해 도금 대신에 전기화학적 코팅기술을 사용하여, 개구를 금속재료로 채운다.
좀더 구체적으로는, 먼저 도 6 에 도시된 바와 같이, 제 1 및 제 2 리드선(60 및 80)과 여분 또는 세크리파이스 리드선(36)(sacrifice lead line)을 베이스 필름(20)인 절연막의 배면상에 형성한다. 이 리드 패턴들은 칩 장착 영역(21)의 중앙부에서 합류하거나 전기적으로 서로 접속된다. 제 1 및 제 2 리드선(60 및 80)상에 제 1 및 제 2 범프를 각각 형성한다. 또한, 도 6 에 도시된 바와 같이, 주변 패드 영역(32) 및 내부 패드 영역(42)내의 소정 위치에 개구(34 및 44)를 형성한다.
그후, 세크리파이스 리드선(36)의 세크리파이스에서 전기화학적 코팅을 실행하여 상기 개구(34 및 44)를 금속재료로 채운다. 마지막으로, 세크리파이스 리드선(36)과 같은 여분의 리드 패턴을 화학적 에칭으로 선택적으로 제거한다. 결과적으로, 모든 제 2 범프(70)는 전기적으로 서로 접속되지 않는다. 그러한 공정은 도 7 에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 TAB 필름(10)을 제조하는데 효과적이다.
TCP 의 단면도가 도 8 에 도시되어 있다. 도 7 에 도시된 바와 같이, TCP 는 TAB 필름을 이용하여 제조되며, 반도체 칩(52)을 지지한다.
구체적으로는, 반도체 칩(52)은 주변 접속점(30) 또는 내부 접속점(40)에 대응하는 전극 패드(54)를 갖고, TAB 필름의 정면상에 장착된다. 도해된 예에 있어서, 반도체 칩(52)은 접착층(56)을 관통하여 베이스 필름(20)(TAB 필름)의 정면상에 부착된다. 따라서, 반도체 칩(52)은, 제 1 및 제 2 범프(50 또는 70) 중 하나에 전기적으로 접속된 각각의 전극 패드(54)에 의해 TAB 필름에 고정된다. 이때, 반도체 칩(52)은 몰딩 수지(62)로 코팅 또는 패키지 되고, 또한 베이스 필름(20)(TAB 필름)의 배면은 피복 레지스트(58)로 도포된다. 이런 식으로, 제 2 실시예의 TCP 를 얻을 수 있다.
도 9 및 도 10 을 참조하면, 본 발명의 제 3 실시예에 따른 TAB 필름(10)은 배면 및 정면을 각각 구비하며, 주변 접속점(30)과 내부 접속점(40)을 제외하고는 제 1 실시예에 따른 TAB 필름과 구조에 있어서 대략적으로 비슷하며, 상기 두 접속점들의 참조번호는 도 9 및 도 10 에 도시되지 않았다.
제 1 실시예와 비교하여, 제 3 실시예에 따른 TAB 필름(10)은 다음과 같은 특징을 가지고 있다 본 실시예에 있어서, 제 1 및 제 2 리드선(60 및 80)은, 베이스 필름(20)상 및 주변 패드 영역(36)과 내부 패드 영역(46)에 걸쳐서 각각 형성된다. 또한, 주변 패드 영역(36) 및 내부 패드 영역(46) 양자는 도 9 및 도 10 에 도시된 바와 같이, 개방되어 있다.
이후에 설명될 본 실시예의 TAB 필름(10)의 제조방법 때문에 이러한 확연한 특징이 나타난다.
먼저, 상기 제조방법은, 절연막 상에 주변 및 내부 패드 영역(36 및 46)을 개방하여 베이스 필름(20)을 얻는 공정을 포함한다. 그후, 다수의 박(箔)을 배선층으로서 베이스 필름(20)상에 부착하고, 각 박의 불필요한 부분을 포토-레지스트 기술로 에칭하여 상술한 형태를 갖는 제 1 및 제 2 리드선(60 및 80)을 형성한다. 이어서, 주변 및 내부 패드 영역(36 및 46)의 개구를 무전해 도금으로 금속물질을 채움으로써 비아홀을 형성한다. 마지막으로, 제 1 및 제 2 범프(50 및 70)를 제 1 및 제 2 리드선(60 및 80)상에 각각 형성한다. 따라서, 제 3 실시예의 TAB 필름(10)을 얻을 수 있다.
본 발명의 제 4 실시예에 따른 TAB 필름(10)의 제조방법에 포함된 공정이 도 11 에 도시되어 있다. 도 11 로부터 쉽게 이해될 수 있듯이, 본 실시예에 따른 TAB 필름(10)은, 제 2 및 제 3 실시예에서 언급된 방식으로 제조된다. 즉, 본 실시예에 있어서, 전기화학적 코팅기술을 이용하여 베이스 필름의 개구를 금속재료로 채운다.
구체적으로는, 먼저 주변 및 내부 패드 영역(36 및 46)의 개구를 절연막상에 형성하여 베이스 필름(20)을 얻는다. 그후, 다수의 박(箔)을 배선층으로서 베이스 필름(20)상에 부착하고, 각 박의 불필요한 부분을 포토-레지스트 기술로 에칭하여 도 11 에 도시된 바와 같이, 제 1 및 제 2 리드선(60 및 80)과 세크리파이스 리드선(36)을 형성한다. 이어서, 도 11 에 도시된 바와 같이, 제 1 및 제 2 리드선(60 및 80)상에 제 1 및 제 2 범프(50 및 70)를 각각 형성한다.
그후, 세크리파이스 리드선(36)의 세크리파이스에서 전기화학적 코팅을 실행하여 상기 주변 및 내부 패드 영역(34 및 44)의 개구(34 및 44)를 금속재료로 채운다. 마지막으로, 칩 장착 영역(21)의 중심부 주위에 홀을 펀치하여 세크리파이스 리드선(36)과 같은 여분의 리드 패턴을 제거한다. 결과적으로, 모든 제 2 범프(70)들은 서로 전기적으로 접속되지 않는다. 이러한 공정은 본 발명의 제 4 실시예에 따른 TAB 필름(10)의 제조에 효과적이다.
TCP 의 단면도를 도 12 에 도시하였다. TCP 는 제 4 실시예의 TAB 필름을 이용하여 제조되고 반도체 칩(52)을 지지한다.
구체적으로는, 반도체 칩(52)은 주변 접속점(30) 또는 내부 접속점(40)에 대응하는 전극 패드(54)를 구비하며, TAB 필름의 정면상에 장착된다. 도해된 예에 있어서, 반도체 칩(52)는 몰딩 수지(62)로 코팅 또는 패키지 되고, 베이스 필름(20)(TAB 필름)의 배면, 특히 펀치된 홀 주위는 밀봉 수지(64)로 밀봉된다. 따라서, 반도체 칩(52)은, 제 1 및 제 2 범프(50 또는 70) 중 하나에 전기적으로 접속된 각각의 전극 패드(54)에 의해 TAB 필름에 고정된다. 이런 식으로, 제 4 실시예의 TCP 를 얻을 수 있다.
TAB 필름에 관해서만 상술되었지만, 본 발명의 착상은 주변 TAB 기술에도 적용될 수 있다. 이하, 그 경우의 TAB 필름에 대해 설명할 것이다.
본 발명에 따른 다른 TAB 필름(110)의 기본 구조를 도 13 에 개략적으로 도시하였다. TAB 필름(110)은, 칩 표면의 주변 영역상에 배열된 전극 패드를 갖는 반도체 칩을 그 정면에 장착하기 위한 것이다, 따라서, 상술한 바와 같이,상기 칩은 주변 TAB 기술용이고, 즉, 칩의 주변 영역상에 형성된 패드를 갖는다. 이후에 상세히 설명될 바와 같이, 리드 라인(160, 180) 및 범프(150, 170)가 TAB 필름(110)의 배면상에 형성된다.
구체적으로는, 본 발명의 TAB 필름(110)은 절연막으로 이루어진 베이스 필름(120)을 구비한다. 상기 베이스 필름(120)은 칩을 위한 칩 장착 영역(121) 및 칩 장착 영역(121)을 둘러싸는 외부 영역(123)으로 구획된다. 도 13 에서, 칩 장착 영역(121)은 칩이 장착될 영역에 해당하며, 정확하게는, 칩이 장착될 영역의 배면이다. 칩 장착 영역(121)은 중앙 영역(125)과 중앙 영역(125) 외부에 위치한 주변 영역(127)으로 더 구획된다.
상기 TAB 필름(110)은, 제 1 접속점(130), 제 2 접속점(140), 제 1 범프(150), 제 1 리드선(160), 제 2 범프(170), 및 제 2 리드선(180)를 또한 구비한다. 이들 모두는 베이스 필름(120)의 배면상에 형성된다.
구체적으로는, 모든 제 1 및 제 2 접속점(130 및 140)은 주변 영역(127)상에 교대로 배치된다. 도 13 의 예에 있어서, 제 1 및 제 2 접속점(130 및 140)은 비아홀을 통해서 상기 접속점(130 및 140)들에 대응하는 TAB 필름(110)의 정면상의 다른 접속점들에 각각 접속된다. 설명의 편의를 위해, TAB 필름(110)의 배면상의 접속점(130 및 140), 정면상에 위치하는다른 접속점, 및 비아홀의 조합을 제 1 및 제 2 접속점(130 및 140)으로 각각 통칭할 것이다.
또한, 각각의 제 1 접속점(130)에 대응하는 각각의 제 1 범프(150) 및 모든 제 1 범프(150)는 상기 외부 영역(123)상에 형성된다. 각각의 제 1 리드선(160)은 베이스 필름(120)상에 형성되며, 각각의 제 1 접속점으로부터 각각의 제 1 범프(150)로 연장된다. 즉, 각각의 제 1 리드선(160)은 각각의 제 1 접속점(130)과 각각의 제 1 범프(150)사이에 접속되어 있다.
반면에, 각각의 제 2 범프(170)는 각각의 제 2 접속점(140)에 대응하며, 모든 제 2 범프(170)는 중앙 영역(125)상에 형성된다. 각각의 제 2 리드선(180)은 베이스 필름(120)상에 형성되며, 각각의 제 2 접속점(140)으로부터 각각의 제 2 범프(170)로 연장된다. 즉, 각각의 제 2 리드선(180)은 각각의 제 2 접속점(140)과 각각의 제 2 범프(170)사이에 접속되어 있다.
상기의 구조에 있어서, 제 1 및 제 2 리드선(160 및 180)은 서로 엇갈리게 배치되어 있으며, 반대방향으로 연장된다.
특히, 실질적으로, 제 1 리드선(160)들간의 거리 또는 간격은 전술된 종래기술의 거리 또는 간격의 두배이다. 그 밖에, 제 1 및 제 2 리드선(160 및 180)은, 층 내의 영역을 확장하지 않고도 동일한 평면 또는 층상에 배선 또는 형성된다. 즉, 도해된 TAB 필름(110)은 단지 하나의 배선층을 갖는다.
따라서, 본 발명의 TAB 필름(110)은, 전술된 종래기술과 비교하여 패키지의 크기를 유지하면서 비용이 저렴한 패키지를 얻을 수 있을 뿐만 아니라 증가하는 패드의 수에 대처할 수 있다. 결과적으로, 상기 TAB 필름(110)을 이용해 제조된 패키지는 크기가 작고 두께가 얇다.
본 발명에 따르면, 패키지의 크기는 저단가의 패키지를 얻을 수 있을 정도로 유지하면서, 패드 수의 증가에 대처할 수 있는 TAB 필름이 제공되고, 크기가 작고 두께가 얇으며 상기의 TAB 필름을 이용하여 제조된 패키지를 제공할 수 있다.

Claims (9)

  1. 중앙 영역, 상기 중앙 영역의 외부에 위치하는 주변 영역, 및 상기 중앙 영역과 상기 주변 영역 사이의 중간 영역으로 구획되어 있으며, 칩을 장착하기 위한 칩 장착 영역과 상기 칩 장착 영역을 둘러싸는 외부 영역을 갖는 베이스 필름,
    상기 주변 영역상에 형성된 다수의 주변 접속점,
    상기 칩 장착 영역상에 상기 주변 접속점 과 교대로 배치되는 상태로 상기 중간 영역상에 형성된 다수의 내부 접속점,
    각각의 상기 주변 접속점에 대응하고 모두 상기 외부 영역상에 형성되는 다수의 제 1 범프,
    상기 베이스 필름상에 형성되고, 각각이 각각의 주변 접속점과 각각의 제 1 범프 사이에 접속되는 다수의 제 1 리드선,
    각각이 각각의 내부 전극 패드에 대응하고, 상기 중앙 영역상에 모두 형성되는 다수의 제 2 범프, 및
    상기 베이스 필름상에 형성되고, 각각이 각각의 내부 전극 패드와 각각의 제 2 범프 사이에 접속되는 다수의 제 2 리드선을 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름.
  2. 제 1 항에 있어서,
    상기 다수의 제 2 범프가 어레이 형태로 배치되는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름.
  3. 중앙 영역 및 상기 중앙 영역의 외부에 위치하는 주변 영역으로 구획되는, 칩의 장착을 위한 칩 장착 영역과 상기 칩 장착 영역을 둘러싸는 외부 영역을 갖는 베이스 필름,
    상기 주변 영역상에 형성된 다수의 제 1 접속점,
    상기 주변 영역상에 상기 제 1 접속점과 교대로 배치된 상태로 상기 주변 영역상에 형성된 다수의 제 2 접속점,
    각각의 상기 제 1 접속점에 대응하고 모두 상기 외부 영역상에 형성되는 다수의 제 1 범프,
    상기 베이스 필름상에 형성되고, 각 제 1 접속점과 각 제 1 범프사이에 각각 접속되는 다수의 제 1 리드선,
    각각이 상기 제 2 접속점에 각각 대응하고, 상기 중앙 영역상에 형성되는 다수의 제 2 범프, 및
    상기 베이스 필름상에 형성되고, 각 제 2 접속점과 각 제 2 범프 사이에 각각 접속되는 다수의 제 2 리드선을 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름.
  4. 칩 표면상에 교대로 배치된 다수의 제 1 전극 패드 및 다수의 제 2 전극 패드를 갖는 칩을 장착용 테이프 자동화 접착(TAB) 필름의 제조방법에 있어서,
    칩의 장착을 위한 칩 장착 영역 및 상기 칩 장착 영역을 둘러싸는 외부 영역을 갖는 베이스 필름으로서 절연막을 준비하는 단계,
    상기 베이스 필름상에, 서로 엇갈리게 배치되고, 상기 제 1 및 제 2 전극 패드에 대응하는 제 1 및 제 2 위치로부터 각각 반대방향으로 연장된 제 1 및 제 2 리드선의 리드 패턴을 형성하는 단계,
    상기 제 1 및 상기 제 2 위치상에 개구를 형성하는 단계,
    무전해 도금을 이용해 상기 개구를 금속재료로 채우고, 상기 제 1 및 제 2 리드선 각각에 전기적으로 접속되는 비아홀을 형성하는단계,
    상기 외부 영역내의 상기 제 1 리드선상에 제 1 범프를 형성하는 단계, 및
    상기 칩 장착 영역내의 상기 제 2 리드선상에 제 2 범프를 형성하는 단계를 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법.
  5. 칩 표면상에 교대로 배치된 다수의 제 1 전극 패드 및 다수의 제 2 전극 패드를 갖는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법에 있어서,
    칩의 장착을 위한 칩 장착 영역 및 상기 칩 장착 영역을 둘러싸는 외부 영역을 갖는 베이스 필름으로서 절연막을 준비하는 단계,
    상기 베이스 필름상에, 서로 엇갈리게 배치되고, 상기 제 1 및 제 2 전극 패드에 대응하는 제 1 및 제 2 위치로부터 각각 반대방향으로 연장된 제 1 및 제 2 리드선 및 세크리파이스 리드선을 형성하는 단계,
    상기 외부 영역내의 상기 제 1 리드선상에 제 1 범프를 형성하는 단계,
    상기 칩 장착 영역내의 상기 제 2 리드선상에 제 2 범프를 형성하는 단계,
    상기 제 1 및 제 2 위치상에 개구를 형성하는 단계, 및
    상기 세크리파이스 리드선의 세크리파이스에서 전기화학적 코팅을 실행하여 상기 개구를 금속재료로 채우고, 상기 제 1 및 제 2 리드선 각각에 전기적으로 접속되는 비아홀을 형성하는 단계를 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법.
  6. 제 5 항에 있어서,
    상기 전기화학적 코팅을 실행한 후, 상기 세크리파이스 리드선을 제거하는 단계를 더 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법.
  7. 칩 표면상에 교대로 배치된 다수의 제 1 전극 패드 및 다수의 제 2 전극 패드를 갖는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법에 있어서,
    칩의 장착을 위한 칩 장착 영역 및 상기 칩 장착 영역을 둘러싸는 외부 영역을 갖는 베이스 필름으로서 절연막을 준비하는 단계,
    상기 제 1 및 제 2 전극 패드에 대응하는 상기 베이스 필름의 제 1 및 제 2 위치 각각에 개구를 형성하는 단계,
    상기 베이스 필름상에 다수의 박(箔)을 부착하는 단계,
    상기 다수의 박 각각의 불필요한 부분을 에칭하여, 서로 엇갈리게 배치되고 상기 제 1 및 제 2 위치로부터 각각 반대방향으로 연장된 제 1 및 제 2 리드선을 형성하는 단계,
    무전해 도금을 이용해 상기 개구를 금속재료로 채우고, 상기 제 1 및 제 2 리드선 각각에 전기적으로 접속되는 비아홀을 형성하는 단계,
    상기 외부 영역내의 상기 제 1 리드선상에 제 1 범프를 형성하는 단계, 및
    상기 칩 장착 영역내의 상기 제 2 리드선상에 제 2 범프를 형성하는 단계를 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법.
  8. 칩 표면상에 교대로 배치된 다수의 제 1 전극 패드 및 다수의 제 2 전극 패드를 갖는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법에 있어서,
    칩의 장착을 위한 칩 장착 영역 및 상기 칩 장착 영역을 둘러싸는 외부 영역을 갖는 베이스 필름으로서 절연막을 준비하는 단계,
    상기 제 1 및 제 2 전극 패드에 대응하는 상기 베이스 필름의 제 1 및 제 2 위치상에 각각 개구를 형성하는 단계,
    상기 베이스 필름상에 다수의 박을 부착하는 단계,
    상기 다수의 박 각각의 불필요한 부분을 에칭하여, 서로 엇갈리게 배치되고 상기 제 1 및 제 2 위치로부터 각각 반대방향으로 연장된 제 1 및 제 2 리드선을 형성하는 단계,
    상기 외부 영역내의 상기 제 1 리드선상에 제 1 범프를 형성하는 단계,
    상기 칩 장착 영역내의 상기 제 2 리드선상에 제 2 범프를 형성하는 단계, 및
    상기 세크리파이스 리드선의 세크리파이스에서 전기화학적 코팅을 실행하여 상기 개구를 금속재료로 채우고, 상기 제 1 및 제 2 리드선 각각에 전기적으로 접속되는 비아홀을 형성하는 단계를 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법.
  9. 제 8 항에 있어서,
    상기 전기화학적 코팅을 실행한 후, 상기 세크리파이스 리드선을 제거하는 단계를 더 구비하는 것을 특징으로 하는 칩 장착용 테이프 자동화 접착(TAB) 필름의 제조방법.
KR1019980051011A 1997-11-27 1998-11-26 테이프 자동화 접착 필름 및 그 제조방법 KR19990045613A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9325519A JP3042613B2 (ja) 1997-11-27 1997-11-27 半導体装置およびその製造方法
JP97-325519 1997-11-27

Publications (1)

Publication Number Publication Date
KR19990045613A true KR19990045613A (ko) 1999-06-25

Family

ID=18177790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980051011A KR19990045613A (ko) 1997-11-27 1998-11-26 테이프 자동화 접착 필름 및 그 제조방법

Country Status (5)

Country Link
US (1) US6114754A (ko)
JP (1) JP3042613B2 (ko)
KR (1) KR19990045613A (ko)
CN (1) CN1221310A (ko)
TW (1) TW405193B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5837153A (en) * 1997-01-15 1998-11-17 Kawan; Joseph C. Method and system for creating and using a logotype contact module with a smart card
TW434848B (en) * 2000-01-14 2001-05-16 Chen I Ming Semiconductor chip device and the packaging method
KR20020065705A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지
JP3694286B2 (ja) * 2002-10-08 2005-09-14 日東電工株式会社 Tab用テープキャリア
JP3602118B2 (ja) * 2002-11-08 2004-12-15 沖電気工業株式会社 半導体装置
US7361581B2 (en) * 2004-11-23 2008-04-22 International Business Machines Corporation High surface area aluminum bond pad for through-wafer connections to an electronic package
JP5147234B2 (ja) * 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
TW201023314A (en) 2008-12-02 2010-06-16 Aflash Technology Co Ltd Semiconductor chip packaging structure
KR102334547B1 (ko) * 2014-06-17 2021-12-03 삼성디스플레이 주식회사 어레이 기판 및 이를 이용한 집적 회로 실장 방법
CN104157595B (zh) * 2014-07-10 2016-11-02 中南大学 基于电化学生长的微电子封装引线互连方法与装置
CN105093728A (zh) * 2015-07-10 2015-11-25 武汉华星光电技术有限公司 一种驱动电路及液晶显示面板
US9913376B2 (en) 2016-05-04 2018-03-06 Northrop Grumman Systems Corporation Bridging electronic inter-connector and corresponding connection method
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280462A (ja) * 1991-03-08 1992-10-06 Mitsubishi Electric Corp リードフレームおよびこのリードフレームを使用した半導体装置
US5168368A (en) * 1991-05-09 1992-12-01 International Business Machines Corporation Lead frame-chip package with improved configuration
US5473190A (en) * 1993-12-14 1995-12-05 Intel Corporation Tab tape

Also Published As

Publication number Publication date
JP3042613B2 (ja) 2000-05-15
CN1221310A (zh) 1999-06-30
US6114754A (en) 2000-09-05
JPH11163040A (ja) 1999-06-18
TW405193B (en) 2000-09-11

Similar Documents

Publication Publication Date Title
US7193329B2 (en) Semiconductor device
KR100452819B1 (ko) 칩 패키지 및 그 제조방법
TWI426586B (zh) 具有用於將焊墊鍍於晶片下方之導線的球柵陣列封裝
US6476331B1 (en) Printed circuit board for semiconductor package and method for manufacturing the same
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
KR19990045613A (ko) 테이프 자동화 접착 필름 및 그 제조방법
US20010030357A1 (en) Semiconductor apparatus substrate, semiconductor apparatus, and method of manufacturing thereof and electronic apparatus
KR100967565B1 (ko) 반도체 부품
JP2852178B2 (ja) フィルムキャリアテープ
TW201419461A (zh) 半導體基板
KR19990029971A (ko) 반도체 디바이스
KR19990083251A (ko) 얇은리세스부및두꺼운평면부를갖는반도체칩용패키지및그의제조방법
US6320250B1 (en) Semiconductor package and process for manufacturing the same
US5118556A (en) Film material for film carrier manufacture and a method for manufacturing film carrier
US6465745B1 (en) Micro-BGA beam lead connection
JP2001024097A (ja) チップパッケージ基板構造とその製造方法
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
KR100818080B1 (ko) 칩 스택 패키지
JP2003218163A (ja) 半導体装置及びその製造方法
JPH1070211A (ja) テープキャリア及びその製造方法
TW202105665A (zh) 半導體封裝結構
JP2000340717A (ja) 電子部品搭載装置
US11670574B2 (en) Semiconductor device
JP3994312B2 (ja) プリント配線板およびその製造方法およびインターポーザ基板
KR100480908B1 (ko) 적층 칩 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee