TWI402976B - 非揮發性半導體儲存裝置及其製造方法 - Google Patents

非揮發性半導體儲存裝置及其製造方法 Download PDF

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Description

非揮發性半導體儲存裝置及其製造方法
本發明係關於一種非揮發性半導體儲存裝置及其製造方法。
本申請案係基於並主張2008年6月3日申請之先前日本專利申請案第2008-146188號之優先權利，其全部內容係以提及方式併入本文中。
由NAND快閃記憶體代表之非揮發性記憶體廣泛用於行動電話、數位靜態相機、USB記憶體、矽音訊及類似物中的大容量資料儲存器。由於藉由快速尺度縮小致能的每位元製造成本之減少，因此該市場不斷成長。特定言之，NAND快閃記憶體具有4F2 之一小單元表面面積，其中F係最小處理尺寸(半間距)；且由於其簡單結構造成的快速尺度縮小正在進行。然而，未來NAND快閃記憶體之位元密度之增加將面臨許多問題，例如微影術之尺度縮小之限制，由於電晶體按比例調整造成之較低可靠性，伴隨電晶體大小尺度縮小之電晶體特性的增加之波動，由於尺度縮小之負效應(例如短通道效應或窄通道效應等等)造成之操作速度之限制。
相反地，JP-A 2007-266143(Kokai)討論關於一非揮發性半導體儲存裝置之技術，其中在柱形組態之半導體周圍提供絕緣膜與電荷儲存層，且堆疊多個記錄層。然而，在此結構之情形下，需要將選擇電荷儲存層之閘極電極圖案化成平行於該基板之平面內的條紋組態。因此，相較於4F2 (其中F係半間距)之正常NAND快閃記憶體之單元表面面積，其單元表面面積為6F2 。此外，在JP-A 2007-266143(Kokai)之結構之情形下，在形成該閘極電極後形成矽插塞時的製程約束限制了尺度縮小。接著，在閘極電極形成之後形成該矽插塞限制用於該閘極電極中之材料；且難以減小電阻。因此，需要使閘極電極較厚或增加相鄰單元之間的空間以防止電極耗盡。藉此，限制尺度縮小。此外，一操作機制不同於NAND快閃記憶體之操作機制。因此，在變更之前，將重新設計NAND快閃記憶體之習知周邊電路組態。
依據本發明之一態樣，提供一種非揮發性半導體儲存裝置，其包括：一基板；複數個堆疊單元，其係並置在該基板之一主表面上，每一堆疊單元在平行於該基板之該主表面之一第一方向上對準；一閘極電極，其在不平行於該第一方向之一第二方向上平行於該主表面對準；一電荷儲存層；一第一絕緣膜；及一第二絕緣膜，該複數個堆疊單元之每一者包括經由一絕緣層之複數個堆疊半導體層，在相鄰堆疊單元之間的間隔具有一第一間隔及比該第一間隔大之一第二間隔，該第一間隔及該第二間隔係交替提供，該第二間隔係以該裝置之位元線的一半間距F之一大小的四倍之一週期性間隔提供，該閘極電極包括進入至該等堆疊單元之間的一間隙中的一突出部分，該間隙具有該第二間隔，該電荷儲存層係提供在半導體層之一側面與該突出部分之間，該第一絕緣膜係提供在該半導體層之側面與電荷儲存層之間，且該第二絕緣膜係提供在該電荷儲存層與該突出部分之間。
依據本發明之另一態樣，提供一種用於製造一非揮發性半導體儲存裝置之方法，該裝置包括：一半導體層；面向該半導體層提供之一閘極電極；在該半導體層與該閘極電極之間提供的一電荷儲存層；在半導體層與該電荷儲存層之間提供的一第一絕緣膜；及在電荷儲存層與閘極電極之間提供的一第二絕緣膜，該方法包括：堆疊以在一基板之一主表面上形成一半導體層膜及一絕緣層膜，該半導體層膜形成半導體層，該絕緣層膜形成一絕緣層，藉由使用一側壁作為一遮罩圖案處理該半導體層膜及該絕緣層膜以在堆疊單元之間交替提供一第一間隔及比該第一間隔大之一第二間隔，該側壁係形成在以該裝置之位元線的一半間距F之一大小的四倍之一週期形成的一虛設圖案之一側面上，該側壁在平行於該主表面之一第一方向上對準，該堆疊單元包括該半導體層及該絕緣層；形成形成該第一絕緣膜之一膜、形成電荷儲存層之一膜，及在第二間隔側上之堆疊單元之一側面上形成第二絕緣膜之一膜，且進一步形成一閘極電極膜，其在形成該第二絕緣膜之膜上及堆疊單元之一主表面上形成閘極電極；且將該閘極電極膜處理成在平行於主表面而不平行於第一方向之一第二方向上對準的一帶狀組態。
將參考圖式詳細說明本發明之具體實施例。
該等圖式係示意性的或概念性的；且部分之厚度與寬度之間的關係，部分間之大小比例等不必與其實際值相同。此外，即使對於相同部分，該等圖式中可解說不同尺寸及比例。
在說明書與圖式中，與結合下圖所述相同之組件係以相同參考數字號標記，且必要時省略其詳細說明。
第一具體實施例
圖1A至1C係解說根據本發明之一第一具體實施例之一非揮發性半導體儲存裝置之一組態的示意圖。
亦即，圖1A係平面圖，圖1B係沿圖1A之線A-A'之斷面圖，且圖1C係沿圖1A之線B-B'之斷面圖。
如圖1A至1C所解說，根據本發明之第一具體實施例之一非揮發性半導體儲存裝置10包括一半導體層50、面向半導體層50提供之一閘極電極70、在半導體層50與閘極電極70之間提供的一電荷儲存層60、在半導體層50與電荷儲存層60之間提供的一第一絕緣膜(未解說)，及在電荷儲存層60與閘極電極70之間提供的一第二絕緣膜(未解說)。換言之，非揮發性半導體儲存裝置10係包括一MONOS(金屬氧化物氮化物氧化物半導體)結構之一記憶體。
半導體層50在平行於基板40之一主表面41之一第一方向(例如，X軸方向)上對準，經由一絕緣層55多層堆疊在基板40上，且係在平行於主表面41之一平面內多層提供，該等層之間的一間隔係交替配置成一第一間隔51及比第一間隔51大之一第二間隔52。
第二間隔52係以非揮發性半導體儲存裝置10之位元線的半間距F之大小的四倍之週期L4配置。下面說明半間距F。
此一組態可藉由使用藉由一側壁形成之一遮罩圖案形成，該側壁係形成在以半間距F之大小的四倍之週期形成的虛設圖案之側面上，且將該等半導體層50之間隔交替配置成第一間隔51及比該第一間隔51大之第二間隔52。下面說明藉由利用該側壁形成第一間隔51及第二間隔52之方法。
另一方面，平行於主表面41提供閘極電極70以在不平行於第一方向(X軸方向)之一第二方向(例如Y方向)上對準。閘極電極70之一部分進入至半導體層50之第二間隔52側中以形成突出部分78。閘極電極70具有單一週期，即，其係以距離L7配置。例如，距離L7可為半間距F之大小的兩倍。換言之，例如以該裝置之字線的半間距F之大小的兩倍之一週期配置閘極電極70。
在垂直於主表面41之第二間隔52側上的半導體層50之面50v與垂直於主表面41之閘極電極70之面70v之間提供電荷儲存層60。
如圖1A至1C中所解說，Z軸係垂直於基板40之主表面41之一方向；X軸係垂直於Z軸之一軸；且Y軸係垂直於Z軸與X軸之一方向。
在此範例中，在X軸方向上多層提供堆疊的半導體層50且其以帶狀組態對準。半導體層50之間的間隔包括窄部分(第一間隔51)及寬部分(第二間隔52)。閘極電極70對準以與半導體層50交叉。在半導體層50之一側面與閘極電極70之一側面之間提供第一絕緣膜、電荷儲存層60及第二絕緣膜。換言之，形成非揮發性半導體儲存裝置10之記憶體單元(亦稱作「單元」)之電荷儲存層60係在垂直於基板40之主表面41之方向與平行於其方向的兩個方向上堆疊。
換言之，根據此具體實施例之非揮發性半導體儲存裝置10包括基板40、多層堆疊單元58，其係並置在基板40之主表面41上使得每一者在平行於基板40之主表面41之第一方向上對準，以及閘極電極70，其係在不平行於第一方向之第二方向上平行於主表面41對準。多層堆疊單元58之每一者包括經由絕緣層55堆疊之多個半導體層50。該等多層堆疊單元58經並置使得在相鄰堆疊單元58之間的間隔交替提供作為第一間隔51及比第一間隔51大之第二間隔52。第二間隔52係以非揮發性半導體儲存裝置10之位元線的半間距F之大小的四倍之週期間隔配置。閘極電極70包括進入至堆疊單元58之間的第二間隔52之間隙中的突出部分78。非揮發性半導體儲存裝置10進一步包括在半導體層50之側面50v與突出部分78之間提供的電荷儲存層60，在半導體層50之側面50v與電荷儲存層60之間提供的第一絕緣膜(未解說)，及在電荷儲存層60與突出部分78之間提供的第二絕緣膜(未解說)。
具有此一結構之根據此具體實施例之非揮發性半導體儲存裝置10提供在小型化方面具有極少約束之一非揮發性半導體儲存裝置，其易於製造，且對周邊電路不需要大幅修改。
儘管圖1A至1C中解說六個半導體層50與六個閘極電極70，但本發明並不限於此。半導體層50與閘極電極70之數目可任意。儘管經由絕緣層55堆疊該等半導體層50中之兩者，但半導體層50之堆疊層之數目可係任意。
在上述組態中，以寬間隔與窄間隔週期性地配置半導體層50。因此，易於在寬間隔(第二間隔)側上提供該第一絕緣膜、電荷儲存層60及該第二絕緣膜。
例如，在使半導體層50具備單一間隔之情形下，難以留出空間以在該等半導體層之間的間隔中提供上述第一絕緣膜、電荷儲存層60及第二絕緣膜並且小型化元件。例如，一般而言，基於半導體製造步驟之最小處理尺寸建立一非揮發性儲存裝置之半間距F。當試圖增加該非揮發性半導體儲存裝置之位元密度時，降低F。在此情形下，必須在具有半間距F之一寬度的一間隙中提供第一絕緣膜、電荷儲存層60、第二絕緣膜、突出部分78、第二絕緣膜、電荷儲存層60及第一絕緣膜。因此，降低F極其困難。
反之，在根據此具體實施例之非揮發性半導體儲存裝置10中，半導體層50之間的間隔係提供為窄第一間隔51與寬第二間隔52。藉此，可使第二間隔52大於位元線之半間距F；且相對容易留出空間以在寬第二間隔側上的間隙中提供上述第一絕緣膜、電荷儲存層60、第二絕緣膜、突出部分78、第二絕緣膜、電荷儲存層60及第一絕緣膜。
如圖1A至1C所解說，半導體層50之間的間隔包括交替配置之距離t1之一部分(第一間隔51)及比距離t1大之距離t2之一部分(第二間隔52)。半導體層50之寬度(即，寬度t3)可基本上係恆定。
以窄間距L1及寬間距L2配置半導體層50。此處，窄間距L1=距離t1+寬度t3，而寬間距L2=距離t2+寬度t3。以一對間距L3配置一半導體層對53，其中半導體層對53係以距離t1之間隔配置的一對半導體層50。此時，對間距L3=窄間距L1+寬間距L2=距離t1+距離t2+2×寬度t3。接著，第二間隔52之間距L4等於對間距L3。
可以4F之週期提供第一間隔(距離t1)，其中F係非揮發性半導體儲存裝置10之位元線之半間距。亦可以4F之週期(L4)提供第二間隔(距離t2)。亦可以4F之週期提供半導體層對53。換言之，上述對間距L3可為4F。
此時，形成半導體層對53之該對半導體層50之間的間隔(即，距離t1)可設定成小於F。相鄰半導體層對53之間的間隔(即，距離t2)可設定成大於F。
然而，根據此具體實施例之非揮發性半導體儲存裝置10並不限於此。足以以4F之週期提供半導體層對53，將距離t2設定成大於F，且在具有距離t2之間隔的半導體層對53之間(即，在第二間隔52側上)佈置電荷儲存層60。
與半導體層50類似，在第二方向上對準之閘極電極70亦可經形成使得該等閘極電極70之間的間隔具有窄部分及寬部分。藉此，(例如)可在該寬間隔側上提供閘極電極70與周邊電路之間的一連接部分以便很容易提供一連接。在下文中，本說明假設以單一週期提供閘極電極70之情形(即，其中距離L7係2F之範例)。
現在將說明根據此具體實施例之非揮發性半導體儲存裝置10之半間距F。在下文中，本說明假設X軸方向與Y軸方向兩個方向上均使用相同半間距。
圖2係解說根據本發明之第一具體實施例之非揮發性半導體儲存裝置之半間距之一示意平面圖。
在圖2所解說之根據此具體實施例之非揮發性半導體儲存裝置10中，以對間距L3(即，4F之週期)並置藉由以窄第一間隔51(t1)並置之兩個半導體層50形成的半導體層對53。另一方面，以2F之週期並置閘極電極70。
如圖2中所解說，一記憶體單元80a對應於其中一半導體層50a與一閘極電極70a交叉之部分。現在著重於記憶體單元80a，其包括在半導體層50a之側面與閘極電極70a之側面之間提供的電荷儲存層，藉由記憶體單元80a佔據之佔據表面81a具有表面面積S。在此情形下，如圖2中所解說，四個記憶體單元80b、80c、80d及80e與記憶體單元80a相鄰。該等記憶體單元80b、80c、80d及80e亦具有與記憶體單元80a具有相同表面面積S之佔據表面81b、81c、81d及81e。
在此情形下，記憶體單元80a之佔據表面81a與在X軸方向上相鄰的記憶體單元之佔據表面之間的邊界可為(例如)記憶體單元80a之半導體層50a與相鄰半導體層50b之間的中心線，及半導體層50a與另一相鄰半導體層50c之間的中心線。
同樣，記憶體單元80a之佔據表面81a與在Y軸方向上相鄰的記憶體單元之佔據表面之間的邊界可為(例如)記憶體單元80a之閘極電極70a與一相鄰閘極電極70b之間的中心線，及閘極電極70a與另一相鄰閘極電極70c之間的中心線。
藉由此等四條中心線封閉之區域可定義記憶體單元80a之佔據表面81a。
在非揮發性半導體儲存裝置10中，半導體層對53之週期為4F，且閘極電極70之週期為2F，且因此保持關係2×S=2F×4F(即，S=4F2 )。
現在將示意性地說明一種用於構建半導體層50與絕緣層55從而包括其間具有窄部分與寬部分之間隔的方法。為簡化該說明，解說其中僅使用半導體層50與絕緣層55之每一者之兩層的情形。在下文中，說明F為25nm之情形。
圖3A至3E係以步驟順序解說用於製造根據本發明之第一具體實施例的非揮發性半導體儲存裝置之方法的主要組件的示意斷面圖。
首先，如圖3A中所解說，在基板40上形成形成半導體層50之半導體層膜59與形成絕緣層55之絕緣層膜55a之兩個交替層、形成硬遮罩之CVD沈積之氧化矽膜85及氮化矽膜86。使用微影術形成光阻遮罩圖案87，其具有間距L3(等於4F，即為100nm)及寬度W1(例如，30nm)。
如圖3B中所解說，在氮化矽膜86上實行熱磷酸處理，且將該氮化矽膜86細化(其輪廓縮小)且圖案化至(例如)15nm之寬度W2。
接著，如圖3C中所解說，在基板40之整個表面上形成20nm之厚度的非晶性矽膜89。接著實行反應性離子蝕刻且僅將非晶性矽膜89留在氮化矽膜86之側壁上。
繼續如圖3D中所解說，實行熱磷酸處理以移除氮化矽膜86。使用非晶性矽膜89作為遮罩圖案化CVD沈積之氧化矽膜85。
接著，如圖3E中所解說，移除非晶性矽膜89且藉由CVD沈積之氧化矽膜85形成硬遮罩。該硬遮罩係用於圖案化半導體層膜59與絕緣層膜55a之兩層。
此一方法(即，雙重圖案化技術)可形成半導體層50與絕緣層55，使得其間之間隔具有窄部分及寬部分。以4F之一週期(即，對間距L3)配置半導體層50之半導體層對53。形成半導體層對53之該對半導體層50之間的間隔(即距離t1)小於F(15nm，忽略圖案化之轉換差異)。半導體層50之寬度(寬度t3)為20nm，忽略圖案化之轉換差異。相鄰半導體層對53之間的間隔(距離t2)大於F(45nm，忽略圖案化之轉換差異)。
儘管所解說之一結構中，將形成半導體層50之半導體層膜59與形成絕緣層55之絕緣層膜55a交替堆疊成兩層以簡化上述說明，但半導體層50與絕緣層55之堆疊數目係任意。閘極電極70亦可具有一結構，其中必要時，使用上述雙重圖案化技術週期性配置窄間隔與寬間隔。
圖4A及4B係解說根據本發明之第一具體實施例之非揮發性半導體儲存裝置之主要組件的結構的示意斷面圖。
換言之，圖4A及4B解說根據此具體實施例之非揮發性半導體儲存裝置之第一絕緣膜、電荷儲存層及第二絕緣膜之結構的兩個範例。圖4A及4B解說對應於圖1A之線A-A'的放大斷面圖。
如圖4A中所解說，在第二間隔52側上之垂直於主表面41之半導體層50之面50v(側面)與垂直於主表面41之閘極電極70之面70v(側面)之間提供電荷儲存層60。在半導體層50與電荷儲存層60之間提供第一絕緣膜61。在電荷儲存層60與閘極電極70之間提供第二絕緣膜62。第一絕緣膜61可用作隧道絕緣膜。第二絕緣膜62可用作區塊絕緣膜。在第一間隔51側上的半導體層50之間提供絕緣膜56。
在圖4A所解說之非揮發性半導體儲存裝置10中，對第二間隔52側上的垂直於主表面41之堆疊半導體層50之每一面50v(側面)分離地提供電荷儲存層60。藉此，可抑制由於電荷儲存層60中之電荷自寫入電荷之單元至非寫入單元或至其他膜中之橫向擴散造成的電荷保留特性之劣化。
在圖4B中所解說之此具體實施例之另一非揮發性半導體儲存裝置11中，沿第二間隔52側上之垂直於主表面41之堆疊半導體層50的面50v(側面)及第二間隔52側上之垂直於主表面41之堆疊絕緣層55的面55v(側面)連續提供電荷儲存層60。從第二間隔52檢視，相較於在第二間隔52側上之垂直於主表面41之堆疊半導體層50的面50v(側面)，朝第一間隔51側凹陷提供在第二間隔52側上之垂直於主表面41之堆疊絕緣層55的面55v(側面)。換言之，自堆疊半導體層50之側面至相鄰絕緣層55之側面連續提供電荷儲存層60；且自半導體層50之該等側面凹陷絕緣層55之該等側面。
換言之，電荷儲存層60經形成使得相比於在垂直於主表面41之方向上堆疊的記憶體單元之間的最短距離，沿相鄰半導體層50之間的絕緣層55之側面對準的電荷儲存層60之長度(在垂直於基板40之主表面41之方向上對準之長度)較長。
藉此，可抑制由於電荷儲存層60中之電荷自寫入電荷之單元至非寫入單元或至其他膜中之橫向擴散造成的電荷保留特性之劣化。
因此，非揮發性半導體儲存裝置10及11提供良好的保留特性。
在上述根據此具體實施例之非揮發性半導體儲存裝置10及11中，可藉由在垂直於基板之方向及平行於基板之方向之兩個方向上堆疊記憶體單元增加位元密度。換言之，可在無需實行小型化的情況下改良積體化。
此外，每一記憶體單元之電晶體具有在絕緣膜上包括矽通道之SOI(絕緣物上矽)結構。閘極電極對該通道具有較強的可控性且因此提供抵抗短通道效應且易於致能多位準儲存。在此具體實施例中，特定言之，使用UT-SOI(超薄絕緣物上矽)結構且因此可實現對短通道效應具有高彈性之電晶體。因此，該通道上之優勢尤其強，從而提供可易於實現多位準儲存(例如每一單元兩個位元(即，四個值)或每一單元三個位元(即，八個值))之優點。換言之，包括電荷儲存層60之記憶體單元可保留多位元資訊。
以4F之週期形成半導體層對53。藉此，確保形成MONOS結構之堆疊膜所需之空間。
同樣，藉由第一間隔51側上之半導體層50及第二間隔52側上之閘極電極70遮蔽電荷儲存層60。因此，提供可抑制根據相鄰單元之寫入及抹除操作導致該記憶體單元之臨限電壓偏移的單元間干擾之優點。
此外，尺度縮小比(例如JP-A 2007-266143(Kokai))之技術更容易；且可減少堆疊層之數目。不同於JP-A 2007-266143(Kokai)之技術，在平行於基板40之主表面之方向上形成NAND鏈。因此，周邊電路之結構可類似於習知NAND快閃記憶體之結構。
因此，根據此具體實施例之非揮發性半導體儲存裝置及其製造方法提供一新結構，該結構對尺度縮小具有較少約束，其易於製造，且對周邊電路不需要大幅修改。
根據第一具體實施例之第一及第二範例說明如下。
第一範例
根據本發明之一第一範例之一非揮發性半導體儲存裝置20係一快閃記憶體，其使用具有22nm之一半間距之記憶體單元之兩個堆疊層以實現對應於具有15nm之一半間距之一習知平坦單元結構的一非揮發性半導體儲存裝置之968nm2 之一單元表面面積。
分離基板40與第一半導體層50之一絕緣層係共用為一周邊高壓電路之一閘極絕緣膜。在此重申，該周邊高壓電路之一電晶體之閘極絕緣膜包括在基板40與最接近於基板40之半導體層50之間形成一絕緣層之一層。接著，將多晶矽用作半導體層50之矽通道。在圖3A所解說之結構中形成電荷儲存層60。換言之，對第二間隔52側上之垂直於主表面41之堆疊半導體層50的每一面50v分離地提供電荷儲存層60。本說明假設其中半導體層50係一位元線且閘極電極70係字線之情形。
現在將說明用於製造根據此範例之非揮發性半導體儲存裝置20之方法。
圖5A及5B係解說用於製造根據本發明之第一具體實施例之第一範例的非揮發性半導體儲存裝置之方法的示意斷面圖。
圖5A係第一步驟之視圖。圖5B係繼圖5A之視圖。
圖6A及6B係繼圖5B之視圖。圖7A至7C係繼圖6B之視圖。圖8A及8B係繼圖7C之視圖。
在圖5A至7A及圖8A與8B中，左側上每一視圖係在字線(閘極電極)方向上之斷面圖，即，沿垂直於字線之延伸方向之平面切割的斷面圖。右側上每一視圖係在位元線(半導體層)方向上之斷面圖，即，沿垂直於位元線之延伸方向之平面切割的視圖。圖7B及7C係在位元線方向上的主要組件之放大斷面圖。在圖5B至7A及圖8A與8B之左側上的每一視圖係沿右側上之視圖的線A-A'之斷面圖。
如圖5A中所解說，首先，藉由微影術與反應性離子蝕刻使半導體基板101上之一單元部分及一周邊高壓電路部分凹陷30nm之一距離。此步驟解決由於該高壓電路部分與低壓電路部分之閘極氧化物膜厚度造成的位準之差異，且此步驟亦係針對正常快閃記憶體實行之步驟。
接著，形成具有35nm之一厚度的一矽熱氧化物膜，其形成高壓電路部分之閘極氧化物膜及該單元之層間介電膜。接著形成具有8nm之厚度的閘極氧化物膜102，其形成周邊低壓電路部分電晶體。藉此，形成高壓電路部分之閘極氧化物層及該等單元之層間介電膜之矽熱氧化物膜103具有40nm之厚度。
接著，形成具有30nm之厚度的n型多晶矽膜104，其形成周邊電路之閘極電極之部分及第一半導體層。形成具有40nm之一厚度的一氧化矽膜105，其在第一及第二半導體層之間形成絕緣層。形成具有30nm之厚度的一n型多晶矽膜106，其形成第二半導體層。形成具有20nm之厚度的一氧化矽膜107。形成具有50nm之厚度的氮化矽膜108，其形成CMP(化學機械拋光)停止器。
繼續如圖5B中所解說，藉由微影術與反應性離子蝕刻圖案化該等半導體層。此處，在該單元部分之微影術期間，使用側壁轉印技術以4F=88nm之週期重複形成半導體層對109。
該等半導體層之每一者之寬度為15nm。相鄰半導體層之間的間隙110(第一間隔51)之寬度為15nm。半導體層對之間的間隙111(第二間隔52)之寬度為43nm。對記憶體單元(亦稱為「單元」)之集體圖案化亦產生隔離溝渠，其形成周邊電路部分之STI(淺溝渠隔離)。
接著，藉由以TEOS(四氧乙基矽烷)/O3 膜或SOG(旋塗式玻璃)膜等形成之絕緣膜112填充周邊電路部分之隔離溝渠、半導體層之間的間隙110及半導體層對之間的間隙111。
接著，藉由CMP修平絕緣膜112。
如圖6A中所解說，接著藉由微影術與反應性離子蝕刻移除第一半導體層之周邊電路部分及選擇閘極部分之氮化矽膜108、氧化矽膜107、n型多晶矽膜106，氧化矽膜105。藉由微影術與反應性離子蝕刻移除第二層之選擇閘極部分之氮化矽膜108及氧化矽膜107。
接著形成形成該選擇閘極之閘極氧化物膜之氧化矽膜113，及形成選擇閘極之閘極電極的n型多晶矽膜114。
接著藉由微影術及反應性離子蝕刻透過n型多晶矽膜114及周邊電路部分之氧化矽膜113至n型多晶矽膜104製成通孔。隨後形成n型多晶矽膜115。
藉此，可形成一結構，其中n型多晶矽膜115與n型多晶矽膜104係連接在該周邊電路部分中。
繼續如圖6B中所解說，已知電晶體形成技術係用於圖案化選擇閘極及周邊電路部分之n型多晶矽膜115、氧化矽膜113及n型多晶矽膜104以形成該周邊電路之閘極電極116且形成側壁氧化物膜117及擴散層(未解說)。填充且修平一層間介電膜118。
接著，如圖7A中所解說，藉由微影術與反應性離子蝕刻往回蝕刻相鄰半導體層對之間之間隙111中的絕緣膜112。接著藉由HF/NH3 清洗n型多晶矽膜104及106之側壁。藉由堆疊絕緣膜119形成MONOS單元，該堆疊絕緣膜119包括矽熱氧化膜(具有4nm之厚度)、電荷儲存層(具有5nm之厚度)及電荷阻擋膜(具有11nm之厚度)。因此，形成該半導體層之n型多晶矽膜之寬度為13nm；且電荷阻擋膜之間的間隙為7nm。該電荷儲存層包括(例如)氮化矽膜。該電荷阻擋膜包括(例如)氧化鋁膜。
接著在整個基板表面上形成形成閘極電極之CVD沈積之WSi膜120。
隨後藉由微影術與反應性離子蝕刻圖案化該CVD沈積之WSi膜120以形成該等單元之閘極電極。
此時，集體圖案化堆疊之絕緣膜119以在該等堆疊單元之每一者中分離地提供電荷儲存層。在此重申，使用自氫氣/氧氣混合物之自由基藉由一高溫快速熱氧化，經由絕緣膜112、矽熱氧化物膜103、氧化矽膜105及氧化矽膜107氧化氮化矽膜，即堆疊絕緣膜119中之電荷儲存層。藉此向該等堆疊單元分離地提供電荷儲存層。
換言之，在圖7B中所解說之氧化之前，電荷儲存層121與電荷阻擋膜122繼續存在於矽熱氧化膜103、氧化矽膜105及氧化矽膜107之側壁上。
然而，如圖7C中所解說，藉由自由基氧化僅選擇性地氧化電荷儲存層121。形成矽熱氮氧化物膜123，且可向每一堆疊單元分離地提供電荷儲存層121。
因此，如圖8A中所解說，形成堆疊UT-SOI MONOS單元。
接著，在整個基板表面上形成層間介電膜124。形成接點插塞125以自周邊電路及堆疊半導體層抽出。藉由引線126連接該等元件。
之後，藉由多位準接線形成快閃記憶體之電路；但省略其說明。
藉此，製造根據圖8B中所解說之此範例的非揮發性半導體儲存裝置20。
在圖8B中，堆疊層間介電膜127、128、129及130，且藉由接點插塞131、132及133連接引線134、135及136。
在此範例之非揮發性半導體儲存裝置20之結構中，每一單元之電晶體具有一UTSOI結構，其具有抵抗短通道效應且在該通道上具有較強優勢。因此，提供可易於實現多位準儲存(例如每一單元兩個位元(即，四個值)或每一單元三個位元(即，八個值))之優點。此外，藉由半導體層自身遮蔽形成對之半導體層之電荷儲存層，且藉由控制閘極電極遮蔽相鄰半導體層對之電荷儲存層。因此，提供可抑制導致單元之臨限值隨相鄰單元之寫入及抹除操作而變化的單元間干擾之優點。
此外，此範例之非揮發性半導體儲存裝置20可實現為兩倍於正常單層記憶體之儲存密度的儲存密度。儘管在非揮發性半導體儲存裝置20中之基板上堆疊半導體層，但可藉由與正常非堆疊記憶體相同之圖案化(即，每一者藉由微影蝕刻步驟)實行半導體層(位元線)與閘極電極(字線)之圖案化。
因此，此範例之非揮發性半導體儲存裝置20致能在不小型化的情況下單元之積體化之改良；且甚至提供前緣微影步驟(例如EUV(超紫外線)、ArF浸漬等類似步驟)並非必要之優點。
此範例之非揮發性半導體儲存裝置20之單元之投影表面面積為1,936nm2 ，且(例如)相比於藉由JP-A 2007-266143(Kokai)之技術製造之單元，為其表面面積之約26%。
此外，雖然兩層堆疊之結構提供1936/2=968nm2 之有效單元表面面積，但需要使用八層堆疊結構以實現藉由JP-A 2007-266143(Kokai)之技術實現同樣有效之單元表面面積，從而導致比此範例之非揮發性半導體儲存裝置之堆疊層之數目多四倍之堆疊層之數目。
一般而言，堆疊結構之產量為每一層之產量之乘積。因此，顯而易見，此範例之非揮發性半導體儲存裝置20可實現相比於習知技術之產量更高之產量。
儘管在此範例之非揮發性半導體儲存裝置20中堆疊且集體圖案化多晶矽膜及氧化矽膜，但此組態可藉由堆疊及集體圖案化磊晶矽膜及氧化矽膜取代。
用於形成該磊晶矽膜之方法可包括使用基板之部分作為晶種且在高溫下形成磊晶矽膜之方法。同樣，可使用形成非晶矽膜接著使用該基板之部分作為晶種實施橫向磊晶生長之方法。藉由形成一磊晶矽鍺膜/磊晶矽膜、選擇性蝕刻該磊晶矽鍺膜，接著實行其開口之熱氧化亦有可能形成。
第二範例
根據本發明之第二範例之非揮發性半導體儲存裝置21係對應於10-nm級半間距之五層堆疊記憶體。非揮發性半導體儲存裝置21係一範例，其中藉由單晶矽膜/氧化物膜之堆疊膜形成形成半導體層50之每一單晶矽膜，該單晶矽膜/氧化物膜係藉由循序生長磊晶矽及磊晶矽鍺之堆疊、藉由選擇性蝕刻移除矽鍺膜，及實行所得開口之熱氧化形成。
儘管在閘極電極之圖案化與電荷儲存層之熱氧化期間，藉由反應性離子蝕刻分離第一範例之電荷儲存層，但在此範例中，藉由在三層結構中之堆疊半導體層50之間形成絕緣膜從而使堆疊方向上之單元之間的電荷儲存層60之長度比該等堆疊單元之間的距離長來抑制電荷之移動。在此重申，此範例之非揮發性半導體儲存裝置21具有圖4B中示意性解說之結構。
現在將說明用於製造根據此範例之非揮發性半導體儲存裝置21之方法。
即使當在垂直於基板40之主表面41之方向上堆疊的半導體層50之堆疊層之數目增加時，用於形成周邊電路及選擇閘極部分之方法基本上相同。因此，為避免複雜，以下僅說明單元部分。本說明假設半導體層50係位元線且閘極電極70係字線。
圖9A及9B係解說用於製造根據本發明之第一具體實施例之第二範例的非揮發性半導體儲存裝置之方法的示意斷面圖。
圖9A係第一步驟之視圖。圖9B係繼圖9A之視圖。
圖10A及10B係繼圖9B之視圖。圖11A及11B係繼圖10B之視圖。
該等視圖係在位元線(半導體層)方向上之斷面圖，即，沿垂直於位元線之延伸方向之平面切割的視圖。
首先，如圖9A中所解說，在半導體基板201之單元部分上形成具有30nm之厚度的磊晶矽鍺膜202。接著，在十個交替堆疊層中形成具有40nm之厚度的磊晶矽膜203及具有30nm之厚度的磊晶矽鍺膜204。
接著，形成具有100nm之厚度的氮化矽膜205。使用微影術及反應性離子蝕刻集體圖案化該單元區域之氮化矽膜及多層磊晶膜。接著，在曝露之多層磊晶膜之端面上形成具有200nm之厚度的CVD氧化矽膜206，其形成每一層之支撐。
繼續圖9B中所解說，藉由集體圖案化該氮化矽膜及該多層磊晶膜製成狹縫形通孔(未解說)。藉由選擇性濕式蝕刻自該通孔移除磊晶矽鍺膜。
接著，如圖10A中所解說，藉由熱氧化氧化磊晶矽膜203以形成具有10nm之厚度的矽熱氧化膜207。在整個基板表面上施加SOG，且將SOG膜208填充至該等矽熱氧化膜207之間的開口中。
如圖10B中所解說，接著與第一範例中類似，藉由微影術及反應性離子蝕刻圖案化該等半導體層。
此處，使用側壁轉印技術藉由單元部分之微影術，以4F=88nm之週期重複形成半導體層對209。在平行於基板之方向上的每一半導體層之寬度為15nm。半導體層之間的間隙210(第一間隔51)為15nm。相鄰半導體層對之間的間隙211(第二間隔52)為43nm。藉由該等單元之集體圖案化形成隔離溝渠(未解說)，其亦形成周邊電路部分之STI。
接著，將藉由TEOS/O3 膜或SOG膜等形成之絕緣膜212填充至半導體層之間的間隙210與半導體層對之間的間隙211中。接著，藉由CMP修平絕緣膜212。接著藉由微影術與反應性離子蝕刻移除相鄰半導體層對之間的間隙211之絕緣膜212。
如圖11A中所解說，接著使用HF濕式蝕刻以清洗磊晶矽膜203之側壁並將SOG膜208蝕刻成一凹陷組態。此時，相比於SOG膜208，矽熱氧化膜207更精細且具有較低濕式蝕刻速度。因此，堆疊半導體層對之間的(第二間隔52)側上的絕緣膜具有如圖11A中所解說之錐形組態。
繼續如圖11B中所解說，藉由堆疊絕緣膜213形成MONOS單元，該堆疊絕緣膜213包括矽熱氧化膜(具有4nm之厚度)、電荷儲存層(具有5nm之厚度)及電荷阻擋膜(具有11nm之厚度)。因此，形成該半導體層之n型多晶矽膜之寬度為13nm；且電荷阻擋膜之間的間隙為7nm。接著在整個基板表面上形成形成閘極電極之一CVD沈積之TiN膜214。
接著，藉由微影術及反應性離子蝕刻圖案化CVD沈積之TiN膜214以形成單元之閘極電極。同時，集體圖案化堆疊絕緣膜213以針對相鄰單元分離地提供電荷儲存層。
因此，形成堆疊MONOS單元。
下文中，形成層間絕緣膜以填充閘極電極之間，且形成多層引線；但省略其說明。
同樣在依據此範例之非揮發性半導體儲存裝置21之結構中，每一單元之電晶體具有UTSOI結構，其能抵抗短通道效應且在該通道上具有較強可控性。因此，提供可易於實現多位準儲存(例如每一單元兩個位元或每一單元三個位元)之優點。
根據此範例之非揮發性半導體儲存裝置21與第一範例不同之處在於，其中針對堆疊半導體層之每一層未分離地提供電荷儲存層；但在堆疊方向上之電荷儲存層之長度比堆疊半導體層之間的距離長。藉此抑制相鄰單元之間的電荷移動。因此，與第一範例類似，提供儲存之電荷之保留特性極佳之優點。
雖然根據此範例之非揮發性半導體儲存裝置21之五個堆疊層提供1936/5=387nm2 之有效單元表面面積，但需要使用19個堆疊層以實現藉由(例如JP-A 2007-266143(Kokai))之技術之類似有效之單元表面面積。
堆疊結構之產量係每一層之產量之乘積。因此，顯而易見，根據此範例之非揮發性半導體儲存裝置21可實現相比於習知技術之產量的高產量。
在上述之每一範例中，用於形成形成半導體層之矽膜之方法、MONOS膜結構，及用於處理MONOS膜結構之方法及其他並不限於第一及第二範例中所述之結構與方法之組合。任何組合皆有可能，只要未喪失本發明之主旨。
此外，(例如)藉由雷射退火或Ni觸媒方法結晶化之多晶矽膜及單晶矽膜可用作通道矽。
除Al2 O3 外，金屬氧化物膜(例如HfO2 、La2 O3 、Pr2 O3 、Y2 O3 、ZrO2 及類似物)及其多個組合之膜可用作MONOS結構中之電荷阻擋膜(第二絕緣膜)。
除第一及第二範例中所述彼等情形，從由TaN、W、WSi、TiN、CoSi、NiSi、NiPtSi、PtSi、Pt、Ru及RuO2 組成之群中選定的至少一者可用作MONOS結構中之電極膜(面向電荷儲存層60之閘極電極70之突出部分78之至少一部分的導電膜)。
圖12係解說根據本發明之具體實施例的非揮發性半導體儲存裝置之特性的曲線圖。
圖12解說至半間距F=6nm級之小型化藍圖。
換言之，圖12解說當習知技術之快閃記憶體之半間距改變時，用於此具體實施例之非揮發性半導體儲存裝置中以實現習知技術之記憶體單元之單元表面面積的堆疊層之數目。解說半間距F為22nm與43nm之此具體實施例之非揮發性半導體儲存裝置之結果。圖12之水平軸表示半間距F，且垂直軸表示堆疊層之數目。
對於在平行於基板40之主表面41之方向上的半導體層50，根據此具體實施例之非揮發性半導體儲存裝置之尺度縮小之限制係視為大約22nm之半間距，此基本上由於MONOS膜之膜厚之約束所造成。
著重於圖12之情形，其中半間距F為22nm，顯而易見，具有不超過十個堆疊層之根據此具體實施例之非揮發性半導體儲存裝置實現對應於8-nm級之習知單層NAND快閃記憶體之有效單元表面面積。
第二具體實施例
用於製造根據本發明之第二具體實施例之非揮發性半導體儲存裝置的方法係用於製造一裝置之方法，該裝置包括：半導體層50、面向半導體層50提供之閘極電極70、在半導體層50與閘極電極70之間提供的電荷儲存層60、在半導體層50與電荷儲存層之間提供的第一絕緣膜61，及在電荷儲存層60與閘極電極70之間提供的第二絕緣膜62。上述用於形成半導體層50、閘極電極70及電荷儲存層60之方法係特殊的且因此詳細說明。
圖13係解說用於製造根據本發明之第二具體實施例之非揮發性半導體儲存裝置之方法的流程圖。
在圖13中所解說之用於製造根據此具體實施例之非揮發性半導體儲存裝置之方法中，首先藉由在基板40之主表面41上堆疊形成形成半導體層50之半導體層膜59及形成絕緣層55之絕緣層膜55a(步驟S110)。該半導體層膜59可包括(例如)在第一及第二範例中所述之n型多晶矽膜或磊晶矽膜。絕緣層膜55a可包括(例如)第一及第二範例中所述之氧化矽膜或矽熱氧化膜之堆疊膜及SOG膜。
藉由使用由一側壁形成之一遮罩圖案圖案化(處理)半導體層膜59及絕緣層膜55a以在包括半導體層50與絕緣層55的堆疊單元之間交替提供一第一間隔51及比第一間隔51大之第二間隔52，該側壁係形成在以該裝置之半間距F之大小的四倍之週期平行於基板40之主表面41形成的虛設圖案之側面上從而在第一方向上對準(步驟S120)。圖3A至3E中所述之方法可用於此步驟。
在包括第二間隔52側上之半導體層50及絕緣層55之堆疊單元之側面上形成形成第一絕緣膜61之膜、形成電荷儲存層60之電荷儲存層膜及形成第二絕緣膜62之膜；及在形成第二絕緣膜之該膜上及堆疊單元之主表面上形成形成閘極電極70之閘極電極(步驟S130)。第一及第二具體實施例中所述之各種材料均可用於此步驟中。
將該閘極電極膜圖案化(處理)成平行於基板40之主表面41之帶狀組態以在不平行於第一方向之第二方向(例如，Y軸方向)上對準(步驟S140)。
藉此，可使一種用於製造具有新組態之非揮發性半導體儲存裝置之方法具備在小型化上的較少約束，該方法係易於製造，且不需要對周邊電路大幅修改。
可在上述步驟S120與步驟S130之間提供一步驟，該步驟將一絕緣膜填充至經圖案化(處理)且所形成之半導體層50及絕緣層55之第一間隔51側上的間隙中。
第三具體實施例
圖14係解說用於製造根據本發明之第三具體實施例之非揮發性半導體儲存裝置之方法的流程圖。
在用於製造根據圖14中所解說之本發明之第三具體實施例之非揮發性半導體儲存裝置的方法中，在圖13中之上述步驟S140後，針對第二間隔52側上的堆疊半導體層50之每一側面(垂直於主表面41之面50v)分離地提供電荷儲存層膜(步驟S150)。或者，在步驟S130之前，自第二間隔52側上之相鄰堆疊半導體層50之側面(垂直於主表面41之面50v)凹陷(從第二間隔52檢視，朝第一間隔51側凹陷)第二間隔52側上之絕緣層55之側面(垂直於主表面41之面55v)(步驟S125)。實施上述步驟S125或步驟S150之任一者係足夠。
換言之，在形成閘極電極70之步驟後，針對每一堆疊之記憶體單元分離地提供電荷儲存層60；或將半導體層50之間的絕緣層55凹陷以使在堆疊方向上沿絕緣層55之側面對準之電荷儲存層之長度比堆疊之記憶體單元之間的距離大。
第一範例或第二範例中所述之方法可用於該等步驟中。例如，針對堆疊半導體層50之每一側面(第二間隔52側上之垂直於主表面41之每一面50v)分離地提供電荷儲存層膜69之步驟可包括經由堆疊絕緣層55藉由氧化選擇性氧化電荷儲存層膜69之方法，如第一範例中所述。
藉此，可將電荷儲存層60本質上分給每一記憶體單元；且可抑制由於電荷儲存層60中之電荷自寫入電荷之單元至非寫入單元或至其他膜中之橫向擴散造成的電荷保留特性之劣化。
顯而易見，上述本發明之具體實施例適用於比上述範例具有更多堆疊層之堆疊記憶體。下文中，本發明之具體實施例之使用將致能積體化之進一步持續改良。因此，期望擴張各種應用領域。
在上文中，參考特定範例說明本發明之具體實施例。然而，本發明不限於該等特定範例。例如，熟悉此項技術者可適當選擇非揮發性半導體儲存裝置之組件之特定組態及根據已知技術製造其之方法且可以同樣方式實踐本發明。此實踐係包括在本發明之範疇內，只要對其獲得類似之效應。
此外，可在技術可行性之範圍內組合特定範例之任何兩個或兩個以上之組件；且其均包括在本發明之範疇內，只要其中包括本發明之主旨。
此外，熟悉以非揮發性半導體儲存裝置為基礎之此項技術者可藉由一適當設計修改獲得所有非揮發性半導體儲存裝置及其製造方法，且用於製造亦與本發明之具體實施例上述相同之方法係亦包括在本發明之範疇內，只要其中包括本發明之主旨。
此外，熟悉此項技術者可輕易明白在本發明之範疇內的各種修改及變更。所有此等修改及變更均應視為在本發明之範疇內。
10．．．非揮發性半導體儲存裝置
11．．．非揮發性半導體儲存裝置
20．．．非揮發性半導體儲存裝置
40．．．基板
41．．．主表面
50．．．半導體層
50a．．．半導體層
50e．．．半導體層
50v．．．面/側面
51．．．第一間隔
52．．．第二間隔
53．．．半導體層對
55．．．絕緣層
55a．．．絕緣層膜
55v．．．面
56．．．絕緣膜
58．．．多層堆疊單元
59．．．半導體層膜
60．．．電荷儲存層
61．．．第一絕緣膜
62．．．第二絕緣膜
70．．．閘極電極
70a．．．閘極電極
70b．．．閘極電極
70c．．．閘極電極
70v．．．面
78．．．突出部分
80a．．．記憶體單元
80b．．．記憶體單元
80c．．．記憶體單元
80d．．．記憶體單元
80e．．．記憶體單元
81a．．．佔據表面
81b．．．佔據表面
81c．．．佔據表面
81d．．．佔據表面
81e．．．佔據表面
85．．．氧化矽膜
86．．．氮化矽膜
87．．．光阻遮罩圖案
89．．．非晶性矽膜
101．．．半導體基板
102．．．閘極氧化物膜
103．．．矽熱氧化膜/矽熱氧化物膜
104．．．n型多晶矽膜
105．．．氧化矽膜
106．．．n型多晶矽膜
107．．．氧化矽膜
108．．．氮化矽膜
109．．．半導體層對
110．．．間隙
111．．．間隙
112．．．絕緣膜
113．．．氧化矽膜
114．．．n型多晶矽膜
115．．．n型多晶矽膜
116．．．閘極電極
117．．．側壁氧化物膜
118．．．層間介電膜
119．．．堆疊絕緣膜
120．．．CVD沈積之WSi膜
121．．．電荷儲存層
122．．．電荷阻擋膜
123．．．矽熱氮氧化物膜
124．．．層間介電膜
125．．．接點插塞
126．．．引線
127．．．層間介電膜
128．．．層間介電膜
129．．．層間介電膜
130．．．層間介電膜
131．．．接點插塞
132．．．接點插塞
133．．．接點插塞
134．．．引線
135．．．引線
136．．．引線
201．．．半導體基板
202．．．磊晶矽鍺膜
203．．．磊晶矽膜
204．．．磊晶矽鍺膜
205．．．氮化矽膜
206．．．CVD氧化矽膜
207．．．矽熱氧化膜
208．．．SOG膜
209．．．半導體層對
210．．．間隙
211．．．間隙
212．．．絕緣膜
213．．．堆疊絕緣膜
214．．．CVD沈積之TiN膜
圖1A至1C係解說根據本發明之第一具體實施例之非揮發性半導體儲存裝置之組態的示意圖；
圖2係解說根據本發明之第一具體實施例之非揮發性半導體儲存裝置之半間距之示意平面圖；
圖3A至3E係以步驟順序解說用於製造根據本發明之第一具體實施例的非揮發性半導體儲存裝置之方法的主要組件的示意斷面圖；
圖4A及4B係解說根據本發明之第一具體實施例之非揮發性半導體儲存裝置之主要組件的結構的示意斷面圖；
圖5A及5B係解說用於製造根據本發明之第一具體實施例之第一範例的非揮發性半導體儲存裝置之方法的示意斷面圖；
圖6A與6B係解說用於製造根據第一範例之非揮發性半導體儲存裝置之方法的示意斷面圖；
圖7A至7C係解說用於製造根據第一範例之非揮發性半導體儲存裝置之方法的示意斷面圖；
圖8A與8B係解說用於製造根據第一範例之非揮發性半導體儲存裝置之方法的示意斷面圖；
圖9A及9B係解說用於製造根據本發明之第一具體實施例之第一範例的非揮發性半導體儲存裝置之方法的示意斷面圖；
圖10A與10B係解說用於製造根據第二範例之非揮發性半導體儲存裝置之方法的示意斷面圖；
圖11A與11B係解說用於製造根據第二範例之非揮發性半導體儲存裝置之方法的示意斷面圖；
圖12係解說根據本發明之具體實施例的非揮發性半導體儲存裝置之特性的曲線圖；
圖13係解說用於製造根據本發明之第二具體實施例之非揮發性半導體儲存裝置之方法的流程圖；及
圖14係解說用於製造根據本發明之第三具體實施例之非揮發性半導體儲存裝置之方法的流程圖。
10．．．非揮發性半導體儲存裝置
50a．．．半導體層
50v．．．面/側面
51．．．第一間隔
52．．．第二間隔
53．．．半導體層對
70a．．．閘極電極
70b．．．閘極電極
70c．．．閘極電極
80a．．．記憶體單元
80b．．．記憶體單元
80c．．．記憶體單元
80d．．．記憶體單元
80e．．．記憶體單元
81a．．．佔據表面
81b．．．佔據表面
81c．．．佔據表面
81d．．．佔據表面
81e．．．佔據表面

Claims (21)

  1. 一種非揮發性半導體儲存裝置，其包括：一基板；複數個堆疊單元，其係並置在該基板之一主表面上，每一堆疊單元在平行於該主表面之一第一方向上對準；一閘極電極，其係在平行於該主表面而不平行於該第一方向之一第二方向上對準；一電荷儲存層；一第一絕緣膜；以及一第二絕緣膜，該複數個堆疊單元之每一者包括經由一絕緣層之複數個堆疊半導體層，在相鄰堆疊單元之間的間隔具有一第一間隔及比該第一間隔大之一第二間隔，該第一間隔與該第二間隔係交替設置，該第二間隔係以一週期性間隔設置，該閘極電極包括進入至該等堆疊單元之間之一間隙中的一突出部分，該間隙具有該第二間隔，該電荷儲存層係設置在該半導體層之一側面與該突出部分之間，該第一絕緣膜係設置在該半導體層之該側面與該電荷儲存層之間，以及該第二絕緣膜係設置在該電荷儲存層與該突出部分之間。
  2. 如請求項1之裝置，其中針對該等堆疊半導體層之該等側面之每一者分離地設置該電荷儲存層。
  3. 如請求項1之裝置，其中自該半導體層之該側面至該相鄰絕緣層之一側面連續設置該電荷儲存層且自該等半導體層之該等側面凹陷該絕緣層之該側面。
  4. 如請求項1之裝置，其中在第二間隔側上垂直於該主表面之該半導體層之一面與垂直於該主表面之該閘極電極之一面之間設置該電荷儲存層。
  5. 如請求項1之裝置，其中在垂直於該主表面之一方向上沿相鄰半導體層之間的該絕緣層之一側面對準的該電荷儲存層之一長度大於該等相鄰半導體層之間的最短距離。
  6. 如請求項1之裝置，其中包括該電荷儲存層之一記憶體單元可保留多個資訊值。
  7. 如請求項1之裝置，其進一步包括：一周邊電路，其係設置在該基板上，該周邊電路之一電晶體之一閘極絕緣膜，其包括在該基板與最接近於該基板之該半導體層之間形成一絕緣層之一層。
  8. 如請求項1之裝置，其中該半導體層包括多晶矽、磊晶矽及磊晶矽鍺之至少一者。
  9. 如請求項1之裝置，其中該第二絕緣膜包括選自由Al2 O3 、HfO2 、La2 O3 、Pr2 O3 、Y2 O3 及ZrO2 組成之群之至少一者。
  10. 如請求項1之裝置，其中該閘極電極包括選自由TaN、W、WSi、TiN、CoSi、NiSi、NiPtSi、PtSi、Pt、Ru及RuO2 組成之群之至少一者。
  11. 如請求項1之裝置，其中該第一絕緣膜包括一氧化矽膜且該電荷儲存層包括一氮化矽膜。
  12. 如請求項1之裝置，其中在該第二間隔側上之該絕緣膜之一側面具有一錐形結構。
  13. 如請求項1之裝置，其中該週期性間隔係該裝置之位元線之一半間距F的一大小的四倍。
  14. 如請求項13之裝置，其中以該裝置之字線之該半間距F的該大小的兩倍之一週期性間隔設置該閘極電極。
  15. 如請求項13之裝置，其中以該裝置之該位元線之該半間距F的該大小的四倍之一週期性間隔設置該第一間隔。
  16. 一種用於製造一非揮發性半導體儲存裝置之方法，該裝置包括：一半導體層；面向該半導體層設置之一閘極電極；在該半導體層與該閘極電極之間設置的一電荷儲存層；在該半導體層與該電荷儲存層之間設置的一第一絕緣膜；以及在該電荷儲存層與該閘極電極之間設置的一第二絕緣膜，該方法包括：堆疊以在一基板之一主表面上形成一半導體層膜及一絕緣層膜，該半導體層膜形成該半導體層，該絕緣層膜形成一絕緣層；藉由使用一側壁作為一遮罩圖案處理該半導體層膜與該絕緣層膜以在堆疊單元之間交替設置一第一間隔及比 該第一間隔大之一第二間隔，該側壁係形成在以該裝置之位元線之一半間距F之一大小的四倍之一週期形成的一虛設圖案之一側面上，該側壁在平行於該主表面之一第一方向上對準，該等堆疊單元包括該半導體層與該絕緣層；形成：形成該第一絕緣膜之一膜、形成該電荷儲存層之一膜及在第二間隔側上之該堆疊單元之一側面上形成該第二絕緣膜之一膜，且進一步形成一閘極電極膜，其在形成該第二絕緣膜之該膜上與該堆疊單元之一主表面上形成該閘極電極；以及將該閘極電極膜處理成在平行於該主表面而不平行於該第一方向之一第二方向上對準的一帶狀結構。
  17. 如請求項16之方法，其中在該處理該閘極電極後，針對該第二間隔側上的該堆疊半導體層之每一側面分離電荷儲存層膜。
  18. 如請求項17之方法，其中該分離該電荷儲存層膜包括藉由經由該堆疊絕緣層氧化選擇性氧化該電荷儲存層膜。
  19. 如請求項16之方法，其中在該處理該閘極電極之前，自該第二間隔側上之該相鄰堆疊半導體層之一側面凹陷該第二間隔側上之該絕緣層之一側面。
  20. 如請求項16之方法，其中該堆疊以形成該半導體層膜及該絕緣層膜包括在交替堆疊一磊晶生長之矽膜與一磊晶生長之矽鍺膜後，選擇性移除該磊晶生長之矽鍺膜且熱氧化該磊晶生長之矽膜之至少一部分。
  21. 如請求項20之方法，其中該堆疊以形成該半導體層膜與該絕緣層膜進一步包括在該等熱氧化之磊晶生長之矽膜之間填充一絕緣材料，該絕緣材料具有高於該熱氧化之磊晶生長之矽膜之蝕刻速率的一蝕刻速率。
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Families Citing this family (247)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8383512B2 (en) 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
US8026521B1 (en) * 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
JP5514004B2 (ja) * 2010-06-15 2014-06-04 株式会社東芝 半導体記憶装置及びその製造方法
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8659944B2 (en) 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
KR101792778B1 (ko) * 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8486791B2 (en) 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
US8304911B2 (en) 2011-01-19 2012-11-06 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
TWI490862B (zh) * 2011-01-19 2015-07-01 Macronix Int Co Ltd 改良位元線電容單一性之３ｄ陣列記憶體結構
US8811077B2 (en) 2011-01-19 2014-08-19 Macronix International Co., Ltd. Memory architecture of 3D array with improved uniformity of bit line capacitances
CN102637693A (zh) * 2011-02-10 2012-08-15 旺宏电子股份有限公司 半导体结构及其制造方法
US9048341B2 (en) 2011-03-16 2015-06-02 Macronix International Co., Ltd. Integrated circuit capacitor and method
US8836137B2 (en) 2012-04-19 2014-09-16 Macronix International Co., Ltd. Method for creating a 3D stacked multichip module
JP2012244180A (ja) 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
JP5674579B2 (ja) 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8541882B2 (en) 2011-09-22 2013-09-24 Macronix International Co. Ltd. Stacked IC device with recessed conductive layers adjacent to interlevel conductors
US8574992B2 (en) 2011-09-22 2013-11-05 Macronix International Co., Ltd. Contact architecture for 3D memory array
US8760909B2 (en) 2011-10-20 2014-06-24 Macronix International Co., Ltd. Memory and manufacturing method thereof
US9082656B2 (en) 2011-11-11 2015-07-14 Macronix International Co., Ltd. NAND flash with non-trapping switch transistors
US8570806B2 (en) * 2011-12-13 2013-10-29 Macronix International Co., Ltd. Z-direction decoding for three dimensional memory array
US8587998B2 (en) 2012-01-06 2013-11-19 Macronix International Co., Ltd. 3D memory array with read bit line shielding
TWI489464B (zh) * 2012-01-17 2015-06-21 Macronix Int Co Ltd 具有讀取位元線屏蔽之三維記憶體陣列
EP2831917A4 (en) * 2012-03-31 2015-11-04 Cypress Semiconductor Corp OXIDE-NITRIDE-OXIDE STACK WITH MULTIPLE OXYNITRIDE LAYERS
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US8633099B1 (en) 2012-07-19 2014-01-21 Macronix International Co., Ltd. Method for forming interlayer connectors in a three-dimensional stacked IC device
US8927957B2 (en) 2012-08-09 2015-01-06 Macronix International Co., Ltd. Sidewall diode driving device and memory using same
US8736069B2 (en) 2012-08-23 2014-05-27 Macronix International Co., Ltd. Multi-level vertical plug formation with stop layers of increasing thicknesses
US9196315B2 (en) 2012-11-19 2015-11-24 Macronix International Co., Ltd. Three dimensional gate structures with horizontal extensions
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US9219073B2 (en) 2014-01-17 2015-12-22 Macronix International Co., Ltd. Parallelogram cell design for high speed vertical channel 3D NAND memory
US9437605B2 (en) 2012-12-24 2016-09-06 Macronix International Co., Ltd. 3D NAND array architecture
US9502349B2 (en) 2014-01-17 2016-11-22 Macronix International Co., Ltd. Separated lower select line in 3D NAND architecture
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US9224474B2 (en) 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
US9171636B2 (en) 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
US8987914B2 (en) 2013-02-07 2015-03-24 Macronix International Co., Ltd. Conductor structure and method
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
JP6013313B2 (ja) * 2013-03-21 2016-10-25 東京エレクトロン株式会社 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
JP2015015287A (ja) 2013-07-03 2015-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9076535B2 (en) 2013-07-08 2015-07-07 Macronix International Co., Ltd. Array arrangement including carrier source
US9117526B2 (en) 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US9679849B1 (en) 2014-01-17 2017-06-13 Macronix International Co., Ltd. 3D NAND array with sides having undulating shapes
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
JP2015167200A (ja) 2014-03-04 2015-09-24 株式会社東芝 不揮発性半導体記憶装置
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9196628B1 (en) 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
US9721964B2 (en) 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
US9356037B2 (en) 2014-07-07 2016-05-31 Macronix International Co., Ltd. Memory architecture of 3D array with interleaved control structures
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
US9349745B2 (en) 2014-08-25 2016-05-24 Macronix International Co., Ltd. 3D NAND nonvolatile memory with staggered vertical gates
US9224473B1 (en) 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
US9589979B2 (en) 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9455007B2 (en) 2014-12-01 2016-09-27 Macronix International Co., Ltd. Word line driver circuitry and compact memory using same
US9741569B2 (en) 2014-12-16 2017-08-22 Macronix International Co., Ltd. Forming memory using doped oxide
US9356105B1 (en) 2014-12-29 2016-05-31 Macronix International Co., Ltd. Ring gate transistor design for flash memory
US9418743B1 (en) 2015-02-17 2016-08-16 Macronix International Co., Ltd. 3D NAND memory with decoder and local word line drivers
US9530503B2 (en) 2015-02-19 2016-12-27 Macronix International Co., Ltd. And-type SGVC architecture for 3D NAND flash
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9490017B2 (en) 2015-03-10 2016-11-08 Macronix International Co., Ltd. Forced-bias method in sub-block erase
US10283519B2 (en) * 2015-03-23 2019-05-07 Macronix International Co., Ltd. Three dimensional NAND string memory device
US9607702B2 (en) 2015-03-25 2017-03-28 Macronix International Co., Ltd. Sub-block page erase in 3D p-channel flash memory
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9478259B1 (en) 2015-05-05 2016-10-25 Macronix International Co., Ltd. 3D voltage switching transistors for 3D vertical gate memory array
US9508446B1 (en) 2015-06-24 2016-11-29 Macronix International Co., Ltd. Temperature compensated reverse current for memory
US9373403B1 (en) 2015-07-02 2016-06-21 Macronix International Co., Ltd. 3D NAND memory device and operation thereof
JP6416053B2 (ja) 2015-07-31 2018-10-31 東芝メモリ株式会社 不揮発性半導体記憶装置
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US9412752B1 (en) 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
US9401371B1 (en) 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
TWI582964B (zh) 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
US9761605B1 (en) 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US9991167B2 (en) 2016-03-30 2018-06-05 Globalfoundries Inc. Method and IC structure for increasing pitch between gates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10700004B2 (en) 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
US10840254B2 (en) 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11037947B2 (en) 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
DE102020119875B4 (de) * 2020-07-28 2024-06-27 Technische Universität Darmstadt, Körperschaft des öffentlichen Rechts Vorrichtung und Verfahren zum Führen geladener Teilchen

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016039A1 (en) * 2000-01-21 2002-02-07 Taiwan Semiconductor Manufacturing Company Structure with protruding source in split-gate flash
US20040206996A1 (en) * 2000-08-14 2004-10-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices
US20050269626A1 (en) * 2003-12-17 2005-12-08 Micron Technology, Inc. Vertical NAND flash memory device
US20060261405A1 (en) * 2004-01-30 2006-11-23 Micron Technology, Inc. Vertical device 4F² eeprom memory

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2305082B (en) * 1995-09-06 1999-10-06 At & T Corp Wave shaping transmit circuit
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7205787B1 (en) * 2003-11-24 2007-04-17 Neascape, Inc. On-chip termination for a high-speed single-ended interface
JP4590862B2 (ja) * 2003-12-15 2010-12-01 ソニー株式会社 磁気メモリ装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100813618B1 (ko) * 2006-07-25 2008-03-17 삼성전자주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US7763987B2 (en) * 2007-02-27 2010-07-27 Qimonda Ag Integrated circuit and methods of manufacturing a contact arrangement and an interconnection arrangement
JP4455618B2 (ja) * 2007-06-26 2010-04-21 株式会社東芝 半導体装置の製造方法
JP4643617B2 (ja) * 2007-06-26 2011-03-02 株式会社東芝 不揮発性半導体記憶装置
JP5054087B2 (ja) * 2009-12-03 2012-10-24 株式会社日本自動車部品総合研究所 差動通信用送信装置
JP5065424B2 (ja) * 2010-01-14 2012-10-31 株式会社日本自動車部品総合研究所 リンギング抑制回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016039A1 (en) * 2000-01-21 2002-02-07 Taiwan Semiconductor Manufacturing Company Structure with protruding source in split-gate flash
US20040206996A1 (en) * 2000-08-14 2004-10-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices
US20050269626A1 (en) * 2003-12-17 2005-12-08 Micron Technology, Inc. Vertical NAND flash memory device
US20060261405A1 (en) * 2004-01-30 2006-11-23 Micron Technology, Inc. Vertical device 4F² eeprom memory

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Publication number Publication date
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