TW201719865A - 具有改良金屬閘極填充之垂直記憶胞的半導體元件及其製造方法 - Google Patents

Abstract

本發明係提供一種改良式半導體記憶體元件，以及製造此改良式半導體記憶體元件的方法。此方法可在垂直記憶胞中形成閘極時包括二個以上的氮化物移除步驟。此二個以上的氮化物移除步驟可允許產生較寬的閘極層以提升閘極填充、降低空穴的出現機率，從而改善字元線的電阻。

Description

具有改良金屬閘極填充之垂直記憶胞的半導體元件及其製造方法

本發明及其實施例，係有關於一種半導體元件及製造半導體元件的方法。

快閃記憶體元件（flash memory device）一般包括了排列成行及成列的記憶胞陣列。每一個記憶胞包括具有閘極、汲極、源極以及定義於汲極及源極之間的通道（channel）的電晶體結構。閘極係對應於記憶胞陣列的字元線，而汲極及源極係對應於記憶胞陣列的位元線。

半導體工業正日益朝向更小且更強大的電子元件，例如是計算元件、通訊元件及記憶元件發展，電子元件。為了要提升這些元件的容量，形成了包括沿基板之多個垂直層的閘極的三維記憶胞陣列（three-dimensional memory cell array），或稱垂直記憶胞陣列（vertical memory cell array）。

發明人已經發現到製造垂直記憶胞的傳統製程及其記憶體元件成品所具有的缺陷與問題。因此，基於所付出的努力、獨創性與創新，這些被發現的問題已經由所開發的解決方案解決，而此些解決方案係包括於如下所述的本發明以及其多種實施例之中。

本發明之實施例提供用於製造記憶體元件中的製造半導體元件的方法，以及提供由此方法所形成的半導體記憶體元件。

本發明提供一種製造垂直記憶胞的方法，包括提供基板、形成閘極絕緣層及氮化物層的交替疊層、蝕刻一或多個通道正交於閘極絕緣層及氮化物層的交替疊層、利用包括矽的磷酸試劑進行第一氮化物移除步驟。於一些實施例中，此方法更包括第二氮化物移除步驟。

於一些實施例中，第一氮化物移除步驟包括於約140 °C至約160 °C下提供該試劑至閘極絕緣層及氮化物層的交替疊層。於一些實施例中，第二氮化物移除步驟包括於約140 °C至約160 °C下提供該試劑至閘極絕緣層及氮化物層的交替疊層。

於一些實施例中，第一氮化物移除步驟中的試劑對氮化物層與該閘極絕緣層的蝕刻速率比為約100:1至約60:1。於一些實施例中，第一氮化物移除步驟包括提供該試劑至閘極絕緣層及氮化物層的交替疊層，其中試劑對氮化物層與閘極絕緣層的蝕刻速率比為約80:1。

於一些實施例中，第二氮化物移除步驟中的試劑對氮化物層與該閘極絕緣層的蝕刻速率比為約100:1至60:1。於一些實施例中，第二氮化物移除步驟中的試劑包括磷酸。於一些實施例中，在第二氮化物移除步驟後可發現下層閘極絕緣層的減損。於一些實施例中，第一氮化物移除步驟包括使用試劑，其中試劑的矽濃度為約80 ppm，而於一些實施例中，第二氮化物移除步驟包括使用試劑，其中試劑的矽濃度為約120 ppm。

更進一步，於一些製造垂直記憶胞的實施例中，進行第一氮化物移除步驟包括形成一或多個閘極絕緣層上的一或多個圓邊（round edge）。於一些實施例中，一或多個閘極氧化層及氮化物層的至少一部份被移除，以形成沿著交替疊層的一或多個空隙，其中空隙寬約400埃（angstrom, Å）。

於一些實施例中，此方法包括於氮化物層移除之處形成多個金屬閘極層。於一些實施例中，金屬閘極層包括鎢，而於一些實施例中，閘極絕緣層包括氧化物。

於一些實施例中，此方法包括於氮化物移除之後形成氧化物－氮化物－氧化物（oxide-nitride-oxide）層。舉例而言，可在第一氮化物移除步驟之後沉積氧化物－氮化物－氧化物層，特別是可在第二氮化物移除步驟之後沉積氧化物－氮化物－氧化物層。

於一些實施例中，此方法更包括於通道之中沉積導電材料，例如是多晶矽。

本發明的另一方面係提供一種垂直記憶胞，包括基板、位於基板上的閘極絕緣層及閘極層之交替疊層、正交於閘極絕緣層及閘極層之交替疊層的一或多個通道，其中閘極絕緣層具有一或多個圓邊。於一些實施例中，此垂直記憶胞包括了包括鎢的金屬閘極層。於一些實施例中，此垂直記憶胞包括了包括氧化物的閘極絕緣層。

於一些實施例中，閘極絕緣層的圓邊係因為在形成閘極層時將試劑使用於記憶胞中所形成。

於一些實施例中，垂直記憶胞包括了包括導電材料的一或多個通道。於一些實施例中，此或此些通道中的導電材料為多晶矽。

於一些實施例中，至少一個通道的半徑小於第二通道的半徑。更進一步，於一些實施例中，至少一個通道具有梯度分布，使得此通道於底部的半徑小於此通道於頂部的半徑。

上述發明內容僅用來總結本發明的一些示例性實施例，以提供對於本發明的一些面向上的基礎理解。因此，應當可以理解的是，上述的示例性實施例僅是用來作為範例，而不應當以任何方式視為將本發明的範圍或精神進行限縮。應當可以理解的是，本發明的範圍包括了許多隱含的實施例，除了以上所總結者之外，還有一部分將會在以下的內容中進行描述。

本發明之部分實施例將於後述內容中配合所附圖式進行更詳細的描述，其中所附圖式係繪示一部分的實施例，然並非繪示所有的實施例。事實上，本發明的多種實施例可以許多種不同的形式來實施，而不應當被視為是限縮在此處所提及的實施例當中；反之，提供此些實施例是使得本發明滿足所適用的法律要求。

如在本說明書以及所附之申請專利範圍當中，除非另外有明確說明，否則單數形式「一」、「該」包括了複數的情形。舉例而言，「一閘極絕緣層」也包括了複數個閘極絕緣層。

除非另有說明，在本說明書以及所附之申請專利範圍中所述的成分含量、反應條件等所有的數量，都以例如「約」的術語修飾。因此，除非另有相反的說明，否則本說明書以及所附之申請專利範圍中所述的數量參數都屬於近似值，而可根據本發明的技術特徵，依照所要得到的性質進行調整與變化。

當用於數值或者是質量、重量、時間、體積、濃度或百分比等數量時，此處所使用的術語「約」，在一些實施例中係指相對於所述之數值、數量的變異範圍為±20%以內、在一些實施例中為±10%以內、在一些實施例中為±5%以內、在一些實施例中為±1%以內、在一些實施例中為±0.5%以內、在一些實施例中為±0.1%以內，且在這樣的變化適合於進行本發明所揭露之方法的前提之下。

儘管本文中採用了具體的術語，但此些具體術語僅用於一般的和描述性的意義，而並非用於限制本發明的目的。本文所使用的所有術語，包括技術術語和科學術語，具有與本發明所屬領域具有通常知識者所理解之相同涵義，除非這些術語已經在本文中另外定義。更進一步理解的是，術語應解釋為本發明所屬領域具有通常知識者所理解的涵義，例如是常用辭典中所記載之涵義。再進一步理解的是，術語應解釋為與本發明或是相關技術的上下文中所具有的涵義相同的涵義，例如是常用辭典中所記載之涵義。此些常用術語將不會以理想化或過於正式的意義來解釋，除非本發明明確作出如此定義。

在半導體產業當中，增加半導體元件的容量的需求日益增加。在之前，透過將半導體本身尺寸縮小化（miniaturization），大體上已經達到提升電晶體的密度。然而，半導體尺寸縮小化的程度也有物理上的極限。因此，正日益蓬勃發展在單一元件上繼續堆積更多電晶體的垂直元件，亦被稱為三維元件的概念。也就是說，當傳統的電晶體是由水平排列的源極、汲極及閘極所構成時，垂直記憶胞將這些元件建立在垂直方向上，也就降低了每個元件在水平方向上所占的面積。然而，在傳統垂直記憶胞的製程當中，可以發現形成了許多空穴（void）在閘極中。此些空穴可造成字元線電阻的增加，並因此阻礙了記憶胞的效率。

因此，需要一種替代的記憶胞結構以及此結構的製作方法，可以降低閘極層中空穴的發生機率，並且降低字元線的電阻。

根據本發明所揭露的形成閘極層的方法，例如是利用此處所定義的試劑來進行氮化物移除步驟，可以改善閘極填充（gate fill-in）、降低閘極層中空穴的形成，並改善字元線的電阻。

非揮發記憶體（non-volatile memory），意指即便在移除提供給記憶體的電源供應之後，仍然能夠儲存資訊的半導體元件。非揮發記憶體包括遮罩式唯讀記憶體（mask read-only memory）、可編程唯讀記憶體（programmable read-only memory）、可抹除可編程唯讀記憶體（erasable programmable read-only memory）、電可抹除可編程唯讀記憶體（electrically erasable programmable read-only memory）以及例如反及閘（NAND）元件及反或閘（NOR）元件的快閃記憶體，但不侷限於此。

於一些實施例中，例如第1A圖及第1B圖所示之實施例，提供了一種於基板210上具有閘極絕緣層220及氮化物層230的交替疊層。第1A圖係根據本發明之實施例繪示蝕刻一或多個第一通道之後之垂直記憶胞的俯視圖。第1B圖係根據本發明之實施例繪示蝕刻一或多個第一通道之後之垂直記憶胞的剖面圖。亦繪示於上述圖式中，於一些實施例中，記憶胞包括與閘極絕緣層220及氮化物層230正交的一或多個通道240。於此些實施例中，記憶胞包括了多個閘極絕緣層及多個氮化物層，其中閘極絕緣層與氮化物層係於基板上，一個在另一個之上地交替（alternating）疊層。

基板可包括元件、電路、磊晶層或半導體可在其上形成的任意基底材料。一般而言，基板係用來定義為於半導體元件之下的一或多層，或甚至形成半導體元件的基底層。基板可包括矽、摻雜矽、鍺、矽鍺、半導體化合物或其他半導體材料的其中一種或任意種的組合，但並非限制於此。

閘極絕緣層可包括任意適合的介電材料，例如氧化矽（SiO₂ ）、氮氧化矽（SiO _x N _y ）或其任意組合。可以透過任意適合的沉積製程來形成一或多層的閘極絕緣層，例如化學氣相沉積（chemical vapor deposition, CVD）或旋塗介電處理（spin-on dielectric processing）。於一些實施例中，可於基板上形成一或多個閘極絕緣層。

氮化物層可包括任意適合的含氮材料，例如是氮化矽（Si₃ N₄ ）。

於本發明之一些實施例中，閘極絕緣層及氮化層被指稱為「交替」疊層。於此處所述的「交替」係指稱形成閘極絕緣層之後接著形成氮化物層。形成一或多個閘極絕緣層之後可接著形成一或多個氮化物層。形成一或多個氮化物層之後可接著形成一或多個閘極絕緣層。於一些實施例中，這樣的交替圖案可以重複數次，以形成垂直記憶胞陣列。當記憶胞包括了至少一次閘極絕緣層接著氮化物層交替的重複圖案，此交替疊層可稱為「複數個」獨立的交替疊層。

於一些實施例中，通道可垂直於閘極絕緣層及氮化物層的交替疊層形成。此或此些通道可透過進蝕刻閘極絕緣層及氮化物層，以形成正交於交替疊層的溝槽或通道。蝕刻進閘極絕緣層及氮化物層的交替疊層的第一組通道可稱為「第一通道」。如第1A圖所示，第一通道具有半徑r1。

於一些實施例中，可填充一或多個第一通道。於一些實施例中，可由第一導電層260及閘極密封層270填充一或多個第一通道。第2A圖係根據本發明之實施例繪示填充一或多個第一通道之後之垂直記憶胞的俯視圖。第2B圖係根據本發明之實施例繪示填充一或多個第一通道之後之垂直記憶胞的剖面圖。第一導電層可包括任意的導電材料，例如多晶矽。閘極密封層可包括任意的絕緣材料，例如氧化矽（SiO₂ ）、氮氧化矽（SiO _x N _y ）或其任意組合。對於高寬高比（aspect ratio）的結構，一或多個第一通道可包括具有厚度梯度（thickness gradient）的第一導電層。舉例而言，第一導電層可以在通道頂部的厚度大於在通道底部的厚度。換句話說，一或多個第一通道可以在通道頂部的半徑大於在通道底部的半徑。

於一些實施例中，可以於垂直記憶胞中形成第二組通道。第3A圖係根據本發明之實施例繪示蝕刻一或多個第二通道之後之垂直記憶胞的俯視圖。第3B圖係根據本發明之實施例繪示蝕刻一或多個第二通道之後之垂直記憶胞的剖面圖。第二通道280可正交於閘極絕緣層220及氮化物層230的交替疊層蝕刻。第3A圖根據本發明之實施例繪示了第二通道的可能排列。第二通道具有半徑r2，而半徑r2大於半徑r1。

第4圖係根據本發明之實施例繪示包括閘極絕緣層及氮化物層的交替疊層之垂直記憶胞於蝕刻一或多個第二通道之後的另一種示意圖。於第4圖所繪示之實施例中，記憶胞包括基板210、閘極絕緣層220及氮化物層230。又如第4圖所繪示之實施例中，記憶胞包括正交於閘極絕緣層220及氮化物層230的第二通道280。於此實施例中，記憶胞包括多個閘極絕緣層及多個氮化物層，而閘極絕緣層及氮化物層係一個接著一個設置於基板上。

於一些實施例中，可進行第一氮化物移除步驟以移除一部分或全部的氮化物層。於一些實施例中，進行第一氮化物移除步驟及第二氮化物移除步驟以移除介於閘極絕緣層之間的氮化物層。第5圖係根據本發明之實施例繪示進行第一氮化物移除步驟及第二氮化物移除步驟之後之垂直記憶胞的剖面圖。於第5圖所繪示之實施例當中，記憶胞包括基板210及閘極絕緣層220。於第5圖中，第一氮化物移除步驟移除了一或多層閘極絕緣層的至少一部份及一或多層氮化物層的至少一部份。於一些實施例中，第一氮化物移除步驟可移除一部份或全部的氮化物層，而第一氮化物移除步驟僅移除一或多層閘極絕緣層的一部分。於第5圖中，第二氮化物移除步驟移除氮化物層中剩下的氮化物材料。舉例而言，於一些實施例中，係可於相鄰的閘極絕緣層之間形成小於約500埃、大於約100埃的空隙，例如是約400埃。於第5圖所繪示之實施例中，記憶胞包括介於相鄰的閘極絕緣層220之間的，尺寸D1的空隙。

在實際的製程中，記憶胞可具有圓邊。第6A圖係根據本發明之實施例繪示進行一或多次氮化物移除步驟之後之垂直記憶胞的俯視圖，其中一或多次氮化物移除步驟造成閘極絕緣層的圓邊。第6B圖係根據本發明之實施例繪示之垂直記憶胞的剖面圖。如第6B圖所示，一或多次氮化物移除步驟造成閘極絕緣層的圓邊。於一些實施例中，第一氮化物移除步驟可透過移除一部分的閘極絕緣層來造成閘極絕緣層的圓邊。於一些實施例中，可調整試劑的組成以增加閘極絕緣層的蝕刻速率，造成更圓的圓邊及／或增加所造成介於相鄰閘極絕緣層之間的空隙的寬度。舉例而言，在第一氮化物移除步驟中使用對於閘極絕緣層蝕刻速率較高的試劑，會移除更多的閘極絕緣層而形成更圓的角以及對於隨後的閘極沉積較大的製程裕度。

於一些實施例中，第一氮化物移除步驟包括對記憶胞使用試劑。於一些實施例中，用於第一氮化物移除步驟的試劑對氮化物與閘極絕緣材料的蝕刻速率比為約100:1至約50:1。舉例而言，於一些實施例中，氮化物與閘極絕緣材料的蝕刻速率比為約90:1至70:1，例如是約85:1至75:1，可為約80:1。

於一些實施例中，試劑可包括磷酸及矽。典型的傳統試劑是包括85%的磷酸。於本發明的一些實施例中，矽的濃度可為小於約120 ppm，例如是約100 ppm或更少，例如是約90 ppm或更少。於一些實施例中，矽的濃度為約80 ppm。舉例而言，於閘極絕緣層包括氧化矽的實施例中，下列的反應式說明了當提升試劑中的矽濃度時，會移除較少的氧化矽。 3 Si₃ N4 + 4 H₃ PO₄ + 18 H₂ O ⇌ 4 (NH₄ )₃ PO₄ + 9 SiO₂ 式一 SiO₂ + 4 H+ + 4 e- ⇌ Si + 2 H₂ O                                   式二

式一描述了利用磷酸蝕刻氮化矽的反應機制。反應物為氮化矽、磷酸及水，而產物為磷酸銨及二氧化矽。如式一所示，將磷酸或水的量增加，將會增加氮化矽的蝕刻速率。式二說明了提升矽的濃度會抑制二氧化矽分解成矽，可能從而得到了較式一為低的氮化矽蝕刻速率。

第一氮化物移除步驟可在任意適合的溫度下進行，例如是約120 °C至約170 °C，可為約140 °C至約160 °C，更可為約150 °C。當在這些溫度下使用試劑時，會移除至少一部份的閘極絕緣層及氮化物層，以提供接下來的閘極沉積較寬的區域。舉例而言，高溫可加速二氧化矽的化學反應（二氧化矽會與氫反應得到水合矽與水）。透過控制溶解於試劑中的矽濃度，可以控制反應。可以達到蝕刻一定量的矽，例如是沒有蝕刻矽。此外如果試劑中的矽濃度超過其飽和濃度的話，就會使氧化物再沉積（redeposit）。考慮這些因素，可以透過所揭露的試劑來控制垂直記憶胞的蝕刻速率。

第13圖係根據本發明之實施例繪示矽濃度與電漿增強氧化矽之間蝕刻速率的關係，以及矽濃度對氮化矽蝕刻速率的關係圖。於第13圖所繪示之實施例中，閘極絕緣層包括氧化矽及包括氮化矽的氮化物層。於此實施例中，在提升磷酸試劑中的矽濃度時，氮化矽蝕刻速率實質上維持常數。於160 °C的磷酸中，矽的飽和濃度為約120 ppm。隨著試劑中的矽濃度提升，二氧化矽的蝕刻速率隨之下降。

第14圖係根據本發明之實施例繪示試劑溫度對試劑中矽飽和濃度的關係圖。於此實施例中，當試劑的溫度（圖中所示「磷酸溫度」）提升時，磷酸試劑中矽的飽和濃度也隨之提升。

第15圖係繪示試劑中矽濃度對試劑之氮化物／閘極絕緣層選擇性的關係圖。於第15圖所繪示之實施例中，當矽的濃度提升時，氮化矽／氧化矽閘極絕緣層的選擇性隨之提升。於一些實施例中，可透過於試劑中加入矽添加物及／或蝕刻擋片（dummy wafer）來提升矽的濃度。透過在蝕刻中調整矽的濃度，可以控制蝕刻氮化物層相對於閘極絕緣層的蝕刻速率。

於一些實施例中，可進行第二氮化物移除步驟。於一些實施例中，試劑可包括磷酸及矽。矽的濃度可為大於約80 ppm，例如是大於約 90 ppm，例如是約100 ppm或更多，或例如是110 ppm或更多。於一些實施例中，矽的濃度為約120 ppm。第二氮化物移除步驟可在任意適合的溫度下進行，例如是約120 °C至約170 °C，可為約140 °C至約160 °C，更可為約150 °C。前述所討論關於第一氮化物移除步驟中溫度、矽濃度及蝕刻選擇性的關係，也適用於第二氮化物移除步驟。

於一些實施例中，可於第二氮化物移除步驟中，移除剩下的氮化物層。一部分的氮化物層可於第一氮化物移除步驟中移除，而其他的氮化物層可於第二氮化物移除步驟中移除。可依照這些原則，進行額外的氮化物移除步驟，移除額外的氮化物及／或閘極絕緣材料。

於一些實施例中，第二氮化物移除步驟具有較高的氮化物與閘極絕緣層蝕刻速率比，使得在第二氮化物移除步驟中實質上沒有閘極絕緣材料被移除。於一些實施例中，用於第二氮化物移除步驟的試劑對氮化物與閘極絕緣材料的蝕刻速率比為約100:1至約50:1。舉例而言，於一些實施例中，氮化物與閘極絕緣材料的蝕刻速率比為約90:1至70:1，例如是約85:1至75:1，可為約80:1。於一些實施例中，於160 °C的磷酸試劑中矽濃度係設定為120 ppm，使得在第二氮化物移除步驟中閘極絕緣層的耗損接近於零。若有需要，第二氮化物移除步驟中的試劑可以修改為降低氮化物與閘極絕緣層蝕刻速率比，以於閘極絕緣層中移除部分的閘極絕緣材料。較佳的是，閘極絕緣材料及氮化物材料係被移除，以在相鄰的閘極絕緣層之間提供所期望之尺寸的空隙。如第5圖所示，氮化物移除步驟可修改為在相鄰的閘極絕緣層之間得到尺寸D1的空隙。

如前所述，氮化物移除步驟可得到長方形的外型（例如第5圖所繪示）及／或圓形的外型（例如第6B圖所繪示）。於一些實施例中，可透過使用對於氮化物移除具有高選擇性的試劑進行一步驟氮化物移除製程得到長方形的外型。於一些實施例中，可利用兩步驟氮化物移除製程得到圓形的外型。在二步驟氮化物移除製程中，可以在第一步驟中使用高選擇性的試劑，移除氮化物而實質上沒有移除閘極絕緣層。接著第二步驟中可使用一般的試劑移除任意再沉積的矽或閘極絕緣層，並調整閘極絕緣層的外型。此些步驟也可互換以達到圓形的外型。試劑的選擇性可透過修改試劑中的矽濃度及試劑的溫度來控制。

第7圖係根據本發明之實施例繪示形成金屬閘極層之後之垂直記憶胞的剖面圖。如第7圖所繪示之實施例中，記憶胞包括基板210、閘極絕緣層220及閘極層250。於一些實施例中，透過移除閘極絕緣層及／或氮化物層所形成在相鄰閘極絕緣層之間的空隙可用例如是金屬的導電材料填充。填充這些在相鄰閘極絕緣層之間的空隙形成了金屬閘極。在一些實施例中，金屬閘極包括鎢。

如第7圖所示，所沉積的金屬填充了在相鄰閘極絕緣層之間的空隙。由於根據上述內容進行一或多次的氮化物移除步驟，金屬閘極填充物就不會有空穴，而降低字元線電阻。接著可進行濕式蝕刻以沿著金屬閘極層移除多餘的金屬。如此所得到的記憶胞，繪示於第7圖。接著，利用例如是包含多晶矽的第二導電材料，填充金屬閘極層被蝕刻之處。

於一替代性實施例中，可於氮化物移除程序所得的外型上形成第二閘極絕緣層，舉例而言，第8A圖係根據本發明之實施例繪示沉積第二閘極絕緣層之後之垂直記憶胞的俯視圖。第8B圖係根據本發明之實施例繪示沉積第二閘極絕緣層之後之垂直記憶胞的剖面圖。於此實施例中，第二閘極絕緣層可為氮化物－氧化物－氮化物層。如第8B圖所示，第二閘極絕緣層290係沿著垂直記憶胞的溝槽所形成。

於一些實施例中，在沿著垂直記憶胞的外型形成絕緣層之後，可於垂直記憶胞中形成一或多個閘極。第9A圖係根據本發明之實施例繪示形成閘極之後之垂直記憶胞的俯視圖。第9B圖係根據本發明之實施例繪示形成閘極之後之垂直記憶胞的剖面圖。閘極300可透過沉積例如是多晶矽的任意導電材料形成。可蝕刻閘極至適合的寬度。此閘極可具有「環繞式閘極」（gate-all-around）的結構，即閘極材料在各方向上被通道區域所圍繞。

於一些實施例中，在閘極形成之後，可進行閘極隔離。第10A圖係根據本發明之實施例繪示閘極隔離之後之垂直記憶胞的俯視圖。第10B圖係根據本發明之實施例繪示閘極隔離之後之垂直記憶胞的剖面圖。閘極可透過形成任意介電材料來隔離，例如氧化矽、氮氧化矽或其任意組合。如第10A圖及第10B圖所示，隔離材料310可沿著垂直記憶胞的外型形成。第二導電材料320，例如是多晶矽，可沿著隔離材料310沉積。

形成記憶胞最終形式的後續製程，係為本發明所屬技術領域具有通常知識者所熟知。舉例而言，可進行後端製程（back-end of line）以提供橫跨記憶胞之上的位元線。

第11A圖為傳統垂直記憶胞的掃描式電子顯微鏡影像。在第11A圖中，顯示了基板110、閘極絕緣層120及閘極層150，特別是金屬閘極層。記憶胞也包括沿著基板設置的通道140。如第11A圖所示，在傳統的記憶胞中，空穴160沿著介於閘極絕緣層之間的閘極層形成。此閘極填充並未完成，而在相鄰的閘極絕緣層之間形成空隙。此些空隙影響了字元線電阻。第11B圖係繪示傳統垂直記憶胞的字元線電阻。其中x 軸為片電阻（sheet resistance）Rss（單位為歐姆／平方（Ω / Sq）），y 軸為累積百分比（單位為%）。此數據係透過在累積常態分布函數圖上，對常態分布函數進行迴歸來分析。

第12A圖為根據本發明之實施例所製備的垂直記憶胞的掃描式電子顯微鏡影像。於第12A圖中，顯示了基板210、閘極絕緣層220及閘極層250，特別是金屬閘極層。第12A圖中的記憶胞亦包括通道280。第12B圖係繪示根據本發明之實施例所製備的垂直記憶胞的字元線電阻。

相對於第11A圖的傳統元件，第12A圖中的閘極層沒有空穴，形成了鮮明的對比。也就是說，在第12A圖所繪示的實施例中，閘極層係完全填充於相鄰的兩閘極絕緣層之間而沒有空穴。亦可看到，閘極層的寬度也大於傳統記憶胞，因而改善了字元線電阻。第12B圖繪示了根據本發明之實施例所製備的記憶胞之字元線電阻的改善。其中x 軸為片電阻Rss（單位為歐姆／平方），y 軸為累積百分比（單位為%）。

亦如第12A圖所示，閘極絕緣層220具有圓邊330。相較之下，第5圖繪示了具有直邊的閘極絕緣層，而第6A圖及第6B圖繪示了具有圓邊的閘極絕緣層。

如本文所述之任意過程、方法或技術，可用來完成本發明方法中的任一步驟。在方法中所大致描述的一些步驟可具有其他未特定說明的子步驟。此些附加步驟係可被本發明所屬技術領域具有通常知識者所理解。

第16圖係根據本發明之實施例之垂直記憶胞製備方法流程圖。於第16圖所示之實施例中，此垂直記憶胞製備方法包括提供基板的步驟510、形成多個閘極絕緣層及氮化物層之交替疊層的步驟520，以及蝕刻正交於多個閘極絕緣層及氮化物層之交替疊層的一或多個第一通道的步驟530。此方法另外包括了填充一或多個第一通道的步驟540及蝕刻一或多個第二通道的步驟550。

根據本發明之實施例之垂直記憶胞製備方法更包括進行氮化物移除的步驟560。氮化物移除步驟可包括使用具有矽的磷酸試劑進行第一氮化物移除步驟600，以及於一些實施例中，可包括使用磷酸試劑進行第二氮化物移除步驟610。

於一些實施例中，根據本發明之實施例之垂直記憶胞製備方法亦可包括於氮化物層移除之處形成閘極層的步驟570、蝕刻閘極層的步驟580、填充一或多個通道的蝕刻部分的步驟590。於本發明的一些實施例中，形成閘極層的步驟可包括沉積金屬閘極層的步驟620，而在其他的一些實施例中，形成閘極層的步驟可包括沉積一氮化物－氧化物－氮化物層並接著形成多晶矽層的步驟630。填充蝕刻部分的步驟可包括形成多晶矽層的步驟640，或可包括形成隔離層及多晶矽層的步驟650。

本發明可用於製備任意的記憶體元件。舉例而言，本發明的方法可用於製備任意的非揮發性記憶體元件，例如反及閘快閃記憶體元件、反或閘快閃記憶體元件或邏輯元件。其中一些實施例可能不適用於遮罩式唯讀記憶體元件。

在理解本發明中上述內容及所附圖式所呈現的教示及所涉及的益處之後，本發明所屬領域具有通常知識者當可想到本文所闡述的本發明之許多修改與其它實施例。因此應當理解的是，本發明並非限於所揭露的特定實施例，且本發明之修改和其他實施例也應包含於所附之申請專利範圍之內。而且，儘管上述內容及所附圖式在文中之示例性實施例中描述了元件及／或功效之某些示例性組合，但是應當理解，替代實施例可在不脫離所附之申請專利範圍之內，提供元件及／或功效之不同組合。在這方面，例如是不同於上述內容所明確描述之元件及／或功效之不同組合，亦被認為是可包含於所附之申請專利範圍之內。儘管在本文中採用了特定術語進行描述，但其僅用於一般性和描述性的意義，而並非用於限制本發明之目的。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110、210‧‧‧基板
120、220‧‧‧閘極絕緣層
140、240‧‧‧通道
150、250‧‧‧閘極層
160‧‧‧空穴
230‧‧‧氮化物層
260‧‧‧第一導電層
270‧‧‧閘極密封層
280‧‧‧第二通道
290‧‧‧第二閘極絕緣層
300‧‧‧閘極
310‧‧‧隔離材料
320‧‧‧第二導電材料
330‧‧‧圓邊
510、520、530、540、550、560、570、580、590、600、610、620、630、640、650‧‧‧步驟
D1‧‧‧尺寸
r1、r2‧‧‧半徑

為了對上述本發明之概略說明進行更清楚的描述，此處係配合所附圖式進行說明如下，其中圖式並非準確依照比例繪製： 第1A圖係根據本發明之實施例繪示蝕刻一或多個第一通道之後之垂直記憶胞的俯視圖。 第1B圖係根據本發明之實施例繪示蝕刻一或多個第一通道之後之垂直記憶胞的剖面圖。 第2A圖係根據本發明之實施例繪示填充一或多個第一通道之後之垂直記憶胞的俯視圖。 第2B圖係根據本發明之實施例繪示填充一或多個第一通道之後之垂直記憶胞的剖面圖。 第3A圖係根據本發明之實施例繪示蝕刻一或多個第二通道之後之垂直記憶胞的俯視圖。 第3B圖係根據本發明之實施例繪示蝕刻一或多個第二通道之後之垂直記憶胞的剖面圖。 第4圖係根據本發明之實施例繪示包括閘極絕緣層及氮化物層的交替疊層之垂直記憶胞於蝕刻一或多個第二通道之後的另一種示意圖。 第5圖係根據本發明之實施例繪示進行第一氮化物移除步驟及第二氮化物移除步驟之後之垂直記憶胞的剖面圖。 第6A圖係根據本發明之實施例繪示進行一或多次氮化物移除步驟之後之垂直記憶胞的俯視圖。 第6B圖係根據本發明之實施例繪示之垂直記憶胞的剖面圖。 第7圖係根據本發明之實施例繪示形成金屬閘極層之後之垂直記憶胞的剖面圖。 第8A圖係根據本發明之實施例繪示沉積絕緣層之後之垂直記憶胞的俯視圖。 第8B圖係根據本發明之實施例繪示沉積絕緣層之後之垂直記憶胞的剖面圖。 第9A圖係根據本發明之實施例繪示形成閘極之後之垂直記憶胞的俯視圖。 第9B圖係根據本發明之實施例繪示形成閘極之後之垂直記憶胞的剖面圖。 第10A圖係根據本發明之實施例繪示閘極隔離（gate isolation）之後之垂直記憶胞的俯視圖。 第10B圖係根據本發明之實施例繪示閘極隔離之後之垂直記憶胞的剖面圖。 第11A圖為傳統垂直記憶胞的掃描式電子顯微鏡（scanning electron microscope, SEM）影像。 第11B圖係繪示傳統垂直記憶胞的字元線電阻。 第12A圖為根據本發明之實施例所製備的垂直記憶胞的掃描式電子顯微鏡影像。 第12B圖係繪示根據本發明之實施例所製備的垂直記憶胞的字元線電阻。 第13圖係根據本發明之實施例繪示矽濃度對電漿增強氧化矽（plasma-enhanced silicon oxide, PE-OX）的關係，以及矽濃度對氮化矽蝕刻速率的關係圖。 第14圖係根據本發明之實施例繪示試劑溫度對試劑中矽飽和濃度的關係圖。 第15圖係繪示試劑中矽濃度對試劑之氮化物／閘極絕緣層選擇性的關係圖。 第16圖係根據本發明之實施例之垂直記憶胞製備方法流程圖。

220‧‧‧閘極絕緣層

260‧‧‧第一導電層

270‧‧‧閘極密封層

290‧‧‧第二閘極絕緣層

300‧‧‧閘極

310‧‧‧隔離材料

320‧‧‧第二導電材料

Claims (20)

1. 一種製造一垂直記憶胞的方法，包括： 提供一基板； 於該基板上形成複數個閘極絕緣層及複數個氮化物層之複數個交替疊層； 蝕刻一或複數個通道，正交於該些閘極絕緣層及該些氮化物層之該些交替疊層； 利用包括矽的一第一磷酸試劑進行一第一氮化物移除步驟。
2. 如申請專利範圍第1項所述之方法，更包括利用一第二磷酸試劑進行一第二氮化物移除步驟。
3. 如申請專利範圍第1項所述之方法，其中該第一氮化物移除步驟包括於約140 °C至約160 °C下，提供該第一磷酸試劑至該些閘極絕緣層及該些氮化物層之該些交替疊層。
4. 如申請專利範圍第1項所述之方法，更包括利用包括矽的一第二磷酸試劑進行一第二氮化物移除步驟。
5. 如申請專利範圍第1項所述之方法，其中該第一氮化物移除步驟中的該第一磷酸試劑對該氮化物層與該閘極絕緣層的蝕刻速率比為約100:1至約60:1。
6. 如申請專利範圍第2項所述之方法，其中該第二氮化物移除步驟包括於約140 °C至約160 °C下，提供該第二磷酸試劑至該些閘極絕緣層及該些氮化物層之該些交替疊層。
7. 如申請專利範圍第1項所述之方法，其中該第一氮化物移除步驟中的該第一磷酸試劑的矽濃度為約80 ppm。
8. 如申請專利範圍第4項所述之方法，其中該第二氮化物移除步驟中的該第二磷酸試劑的矽濃度為約120 ppm。
9. 如申請專利範圍第1項所述之方法，其中進行該第一氮化物移除步驟包括形成該些閘極絕緣層之中一或多個上的一或複數個圓邊。
10. 如申請專利範圍第1項所述之方法，更包括於該些氮化物層移除之處形成複數個金屬閘極層。
11. 如申請專利範圍第10項所述之方法，其中該些金屬閘極層包括鎢。
12. 如申請專利範圍第1項所述之方法，更包括於該第一氮化物移除步驟之後形成一氧化物－氮化物－氧化物層。
13. 如申請專利範圍第1項所述之方法，其中該些閘極氧化層及該些氮化物層中一或多個的至少一部份被移除，以形成沿著該些交替疊層的一或複數個空隙，其中該空隙寬約400埃。
14. 如申請專利範圍第1項所述之方法，更包括於該或該些通道之中沉積一導電材料。
15. 一種垂直記憶胞，包括： 一基板； 複數個閘極絕緣層及複數個閘極層之複數個交替疊層，位於該基板上； 一或複數個通道，正交於該些閘極絕緣層及該些閘極層之該些交替疊層， 其中該些閘極絕緣層具有一或多個圓邊。
16. 如申請專利範圍第15項所述之垂直記憶胞，其中該些閘極層包括鎢。
17. 如申請專利範圍第15項所述之垂直記憶胞，其中該或該些圓邊係由於在形成該閘極層時將一試劑使用於該些垂直記憶胞中所形成。
18. 如申請專利範圍第15項所述之垂直記憶胞，其中該些閘極層包括一氧化物－氮化物－氧化物層及一多晶矽層。
19. 如申請專利範圍第15項所述之垂直記憶胞，其中該或該些通道中的至少一個的半徑小於一第二通道的半徑。
20. 如申請專利範圍第15項所述之垂直記憶胞，其中該或該些通道中的至少一個具有一梯度分布，使得該至少一個通道於底部的半徑小於該至少一個通道於頂部的半徑。