KR20120121174A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20120121174A
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Abstract

본 발명은, 반도체 기판 상부에 일방향으로 배치되며, 서로 이격된 다수의 워드라인들; 상기 워드라인들의 최외각에 상기 워드라인들과 동일한 방향으로 배치된 셀렉트 라인; 상기 워드라인들의 각 하부에 서로 이격되도록 배치된 플로팅 게이트들; 및 상기 셀렉트 라인의 하부에 상기 셀렉트 라인과 동일한 방향으로 배치되며, 상기 셀렉트 라인 방향으로 연장된 도전막을 포함하는 반도체 소자 및 이의 제조 방법으로 이루어진다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 셀렉트 라인에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 레이아웃도 이다.
도 1을 참조하면, 반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함하며, 도 1에는 메모리 셀 어레이의 일부가 도시되어 있다.
메모리 셀 어레이는 다수의 셀 스트링(string; ST)들을 포함하는데, 셀 스트링들(ST)은 소자 분리영역(14)으로 각각 이격된 활성영역(12)을 따라 형성된다.
각각의 셀 스트링은 접합영역(16)을 통해 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터로 이루어진다. 서로 다른 셀 스트링들에 형성된 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들의 게이트는 워드라인들(WL0 내지 WLn)에 연결되며, 소오스 셀렉트 트랜지스터의 게이트는 소오스 셀렉트 라인(SSL)에 연결된다. 드레인 셀렉트 트랜지스터의 드레인(drain)은 드레인 콘택 플러그(drain contact plug; DC)에 연결되며, 드레인 콘택 플러그는 비트라인(bit line; 미도시)에 각각 연결된다. 소오스 셀렉트 트랜지스터의 소오스(source)는 공통 소오스 라인(CSL)에 공통으로 연결된다.
이 중에서, 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)을 구체적으로 설명하면 다음과 같다. 단, 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL)은 서로 동일한 구조로 형성되기 때문에, 드레인 셀렉트 라인(DSL)의 단면(E-E')을 예를 들어 설명하도록 한다.
도 2는 도 1에 도시된 셀렉트 라인을 설명하기 위한 단면도이고, 도 3은 종래 기술에 따른 문제점을 설명하기 위한 레이아웃도 이다.
도 2 및 도 3을 참조하면, 도 2에는 드레인 셀렉트 라인(DSL)이 형성된 단면(E-E')이 도시되어 있고, 도 3에는 평면이 도시되어 있다.
반도체 기판(20)에서 셀 스트링들은 활성영역 상에 형성되며, 활성영역들의 사이, 즉 셀 스트링들 사이에는 소자 분리영역이 형성된다. 반도체 기판(20)의 활성영역 상에는 게이트 절연막(24) 및 제1 도전막(26)이 형성되며, 소자 분리영역 내에는 소자 분리막(28)이 형성된다. 게이트 절연막(24) 및 소자 분리막(28)은 산화막으로 형성되고, 제1 도전막(26)은 폴리실리콘막으로 형성된다. 소자 분리막(28)과 제1 도전막(26)의 표면을 따라 유전체막(30)이 형성되고, 유전체막(30)의 상부에는 제2 도전막(32) 및 금속막(34)이 순차적으로 적층된다.
특히, 메모리 셀에서는 플로팅 게이트용 제1 도전막(26)과 콘트롤 게이트용 제2 도전막(32)이 유전체막(30)으로 인해 적기적으로 서로 직접 연결되지 않는다. 하지만, 셀렉트 라인에 연결된 셀렉트 트랜지스터들은 스위치 역할을 해야 하므로, 제1 도전막(26)과 제2 도전막(32)을 전기적으로 서로 연결시키기 위하여 유전체막(30)의 일부에 콘택홀(contact hall; CT)을 형성한다. 즉, 셀렉트 트랜지스터에서는 콘택홀(CT)을 통해 제1 도전막(26)과 제2 도전막(32)이 서로 접하며, 이로 인해 금속막(34), 제2 도전막(32) 및 제1 도전막(26)이 서로 전기적으로 연결된다.
하지만, 스트링들(ST)에 형성된 셀렉트 트랜지스터들은 서로 이격되어 있기 때문에, 유전체막(30)에 형성되는 콘택홀(CT) 또한 각각의 셀 스트링들(ST)마다 형성되어야 한다. 즉, 각각의 셀 스트링들(ST)마다 제1 도전막(26)과 제2 도전막(32)을 전기적으로 서로 연결하기 위하여 각각 셀 스트링들(ST)마다 유전체막(30)에 콘택홀(CT)을 형성해야 한다. 셀렉트 트랜지스터가 형성되는 영역에서 유전체막(30)을 모두 제거하지 않고 일부 잔류시키는 이유는, 후속 공정시 셀렉트 라인 영역과 메모리 셀 영역 간의 단차가 발생하지 않도록 하기 위함이다.
한편, 반도체 소자의 집적도가 점차 증가함에 따라, 셀 스트링(ST)의 폭도 점차 좁아지고 있다. 따라서, 유전체막(30)에 형성하는 콘택홀(CT)의 폭(W1)도 점차 좁게 형성해야 한다. 하지만, 콘택홀(CT)의 폭을 좁히기 위해서는 식각 공정을 위한 노광공정을 수행해야 하는데, 노광공정의 한계로 인해 콘택홀(CT)의 폭을 좁히는 데에 한계가 있다. 특히, 각 스트링들(ST) 마다 셀렉트 트랜지스터들(TR)은 메모리 셀들(Cell)과 같이 서로 이격되어 있고, 이로 인해 각 셀렉트 트랜지스터들(TR)에 포함된 제1 도전막(26) 또한 서로 이격되어 형성되어 있다. 이에 따라, 각각의 셀렉트 트랜지스터들(TR)마다 제1 도전막(26)의 일부를 노출시키는 콘택홀(CT)을 형성하기가 매우 어렵다. 즉, 콘택홀(CT)의 폭(W1)은 셀 스트링(ST)의 폭보다 좁게 형성하는데, 좁은 폭을 갖는 콘택홀(CT)을 형성하더라도 각각의 셀렉트 트랜지스터마다 모두 동일한 크기의 콘택홀(CT)을 형성하기가 매우 어렵다. 또한, 콘택홀(CT)과 플로팅 게이트용 제1 도전막 간(26)에 정렬 오차가 발생할 경우 반도체 소자의 오동작을 유발할 수 있다. 이러한 문제는 드레인 셀렉트 라인들뿐만 아니라 소오스 셀렉트 라인들에서도 발생할 수 있다.
본 발명이 해결하려는 과제는, 셀 스트링들에 공통으로 연결된 셀렉트 트랜지스터들을 형성함으로써 셀렉트 트랜지스터의 유전체막에 형성하는 콘택홀을 용이하게 형성하도록 하며, 각각의 셀 스트링에 형성되던 다수의 셀렉트 트랜지스터들을 하나로 통합함으로써, 서로 다른 셀렉트 트랜지스터들 간의 전기적 차이를 제거하도록 한다.
본 발명의 일 실시 예에 따른 반도체 소자는, 반도체 기판 상부에 일방향으로 배치되며, 서로 이격된 다수의 워드라인들; 상기 워드라인들의 최외각에 상기 워드라인들과 동일한 방향으로 배치된 셀렉트 라인; 상기 워드라인들의 각 하부에 서로 이격되도록 배치된 플로팅 게이트들; 및 상기 셀렉트 라인의 하부에 상기 셀렉트 라인과 동일한 방향으로 배치되며, 상기 셀렉트 라인 방향으로 연장된 도전막을 포함한다.
상기 반도체 기판은 상기 워드라인들 및 상기 셀렉트 라인과 각각 교차하며, 일방향으로 서로 교호적으로 배치된 활성영역 및 소자 분리영역을 포함한다.
상기 플로팅 게이트들은 상기 소자 분리영역 이외의 상기 활성영역 내에 형성된다.
상기 도전막은 상기 셀렉트 라인을 따라 상기 활성영역 및 상기 소자 분리영역에 교차하도록 형성된다.
상기 도전막은 상기 플로팅 게이트와 동일한 물질로 형성된다.
본 발명의 다른 실시 예에 따른 반도체 소자는, 반도체 기판 상부에 일방향으로 배치되며, 서로 이격된 다수의 워드라인들; 상기 워드라인들 중 최외각의 워드라인들과 동일한 방향으로 각각 배치된 드레인 셀렉트 라인 및 소오스 셀렉트 라인; 상기 워드라인들의 각 하부에 서로 이격된 플로팅 게이트들; 및 상기 드레인 셀렉트 라인의 하부에 상기 드레인 셀렉트 라인과 동일한 방향으로 배치되며, 상기 드레인 셀렉트 라인 방향으로 연장된 도전막을 포함한다.
상기 소오스 셀렉트 라인의 하부에 형성되며, 상기 소오스 셀렉트 라인과 일직선으로 교차하는 도전막을 더 포함한다.
상기 드레인 셀렉트 라인의 하부에 형성된 상기 도전막과 상기 소오스 셀렉트 라인의 하부에 형성된 상기 도전막은 상기 플로팅 게이트와 동일한 물질로 형성된다.
상기 워드라인들과 상기 플로팅 게이트들 사이에 유전체막이 형성된다.
상기 드레인 셀렉트 라인과 상기 도전막 사이에 형성되며, 상기 도전막과 상기 드레인 셀렉트 라인을 서로 연결하기 위한 콘택홀들이 형성된 유전체막을 더 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 게이트 절연막 및 패드막을 순차적으로 형성하는 단계; 상기 패드막, 상기 게이트 절연막 및 상기 반도체 기판의 일부를 식각하여 서로 평행하게 배열된 다수의 트랜치들을 형성하는 단계; 상기 트랜치들의 내부를 채우되, 상기 패드막이 모두 덮이도록 전체구조 상에 절연막을 형성하는 단계; 상기 패드막이 노출되도록 평탄화 공정을 수행하여, 상기 각각의 트랜치에 잔류된 상기 절연막을 소자 분리막이 되도록 하는 단계; 상기 노출된 패드막을 제거하는 단계; 상기 패드막이 제거된 전체구조의 표면을 따라 제1 도전막을 형성하는 단계; 상기 제1 도전막의 상부에 유전체막을 형성하는 단계; 상기 유전체막의 일부를 식각하여 상기 제1 도전막의 일부를 노출하는 콘택홀들을 형성하는 단계; 상기 노출된 제1 도전막과 상기 유전체막의 상부에 제2 도전막 및 금속막을 순차적으로 적층하는 단계; 및 상기 금속막, 제2 도전막, 유전체막, 제2 도전막 및 게이트 절연막을 순차적으로 패터닝하여 셀렉트 라인을 형성하는 단계를 포함한다.
상기 셀렉트 라인은 드레인 셀렉트 라인 또는 소오스 셀렉트 라인을 포함한다.
상기 유전체막의 일부를 식각하기 이전에, 상기 제1 도전막 중, 워드라인들이 형성될 영역의 제1 도전막 일부를 패터닝하여 잔류된 제1 도전막으로 플로팅 게이트들을 형성하는 단계를 더 포함한다.
본 발명은 셀 스트링들에 공통으로 연결되는 셀렉트 트랜지스터를 형성함으로써, 제조 공정시 셀렉트 트랜지스터의 유전체막에 형성하는 콘택홀을 용이하게 형성할 수 있으며, 하나로 통합된 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터를 사용함으로써 셀렉트 트랜지스트들 간의 전기적 특성 차이를 유발시키지 않는다. 이로 인해, 반도체 소자의 제조 공정을 용이하게 수행할 수 있고, 전기적 특성 열화를 억제시킬 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 레이아웃도 이다.
도 2는 도 1에 도시된 셀렉트 라인을 설명하기 위한 단면도이다.
도 3은 종래 기술에 따른 문제점을 설명하기 위한 레이아웃도 이다.
도 4는 본 발명에 따른 반도체 소자를 설명하기 위한 레이아웃도 이다.
도 5a 내지 도 5h는 본 발명에 따른 셀렉트 라인의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명에 따른 셀렉트 라인을 설명하기 위한 레이아웃도 이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명에 따른 반도체 소자를 설명하기 위한 레이아웃도 이다.
도 4를 참조하면, 반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함하는데, 도 4에는 메모리 셀 어레이의 일부가 도시되어 있다.
메모리 셀 어레이는 다수의 셀 스트링(string; ST)들을 포함하는데, 셀 스트링들(ST)은 소자 분리영역(140)으로 각각 이격된 활성영역(120)의 상부에 형성된다.
각각의 셀 스트링은 접합영역(400)을 통해 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터로 이루어진다. 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들의 게이트는 워드라인들(WL0 내지 WLn)에 연결되며, 소오스 셀렉트 트랜지스터의 게이트는 소오스 셀렉트 라인(SSL)에 연결된다. 즉, 워드라인들(WL0 내지 WLn)은 반도체 기판 상부에서 서로 이격되며 일방향으로 배치된 플로팅 게이트들이 형성된다. 드레인 및 소오스 셀렉트 라인들은 최외각의 워드라인들에 인접하며, 워드라인들과 동일한 방향으로 배치된다. 특히, 드레인 및 소오스 셀렉트 라인들의 하부에는 드레인 또는 소오스 셀렉트 라인과 동일한 방향으로 연장된 도전막이 연결된다. 즉, 드레인 및 소오스 셀렉트 라인들의 하부에 연결된 도전막은 워드라인들의 하부에 배치된 플로팅 게이트와 동일한 물질이며, 단지 플로팅 게이트와 같이 각 활성영역에만 형성되지 않고, 하나로 연결된 라인 형태로 형성된다. 즉, 종래에는 활성영역(120)의 상부에만 드레인 셀렉트 트랜지스터가 형성되고 소자 분리영역(140) 상에는 형성되지 않았지만, 본 발명에서는 활성영역(120)과 소자 분리영역(140) 상에 모두 드레인 셀렉트 트랜지스터가 형성된다. 따라서, 서로 다른 셀 스트링들(ST)은 하나의 드레인 셀렉트 트랜지스터를 공유한다. 소오스 셀렉트 트랜지스터도 드레인 셀렉트 트랜지스터와 동일한 구조로 형성할 수 있다.
드레인 셀렉트 트랜지스터의 드레인(drain)은 드레인 콘택 플러그(drain contact plug; DC)에 연결되며, 드레인 콘택 플러그는 비트라인(bit line; 미도시)에 각각 연결된다. 소오스 셀렉트 트랜지스터의 소오스(source)는 공통 소오스 라인(CSL)에 공통으로 연결된다.
상술한 바와 같이, 드레인 셀렉트 트래지스터와 소오스 셀렉트 트랜지스터는 서로 동일한 구조로 형성할 수 있고, 제조 방법 또한 동일하므로, 설명의 편의상 드레인 셀렉트 트랜지스터의 제조 방법만을 설명하도록 한다.
도 5a 내지 도 5h는 본 발명에 따른 셀렉트 라인의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 도 4의 F-F' 방향의 단면을 나타낸다. 반도체 기판(200) 상에 게이트 절연막(220) 및 패드막(240)을 순차차적으로 적층하고, 패드막(240)의 상부에는 개구부가 형성된 하드 마스크 패턴들(260)을 형성한다. 게이트 절연막(220)은 산화막으로 형성하며, 패드막(240)은 질화막으로 형성한다. 하드 마스크 패턴들(260)의 개구부들은 소자 분리영역(도 4의 140)에 형성된다.
도 5b를 참조하면, 소자 분리영역(도 4의 140)에 트랜치(261)들을 형성하기 위해, 식각 공정을 수행하여 하드 마스크 패턴들(260) 사이로 노출되는 패드막(240), 게이트 절연막(220) 및 반도체 기판(200)의 일부를 제거한다. 이로써, 소자 분리영역(도 4의 140)에는 트랜치(261)가 형성되고, 활성영역 상에는 게이트 절연막(220), 패드막(240) 및 하드 마스크 패턴들(260)이 잔류된다.
도 5c를 참조하면, 트랜치들(261)의 내부가 채워지도록 반도체 기판(200) 상에 절연막(280)을 형성한다. 바람직하게는, 트랜치(261)의 내부를 충분히 채우기 위하여, 절연막(280)은 하드 마스크 패턴들(260)이 모두 덮이도록 형성한다. 절연막(280)은 산화막으로 형성하는데, 예를 들면, 유동성 절연막(SOG막) 또는 HDP막으로 형성할 수 있다. 또는, 절연막(280)은 유동성 절연막과 HDP막을 적층하여 형성할 수도 있다. 또한, 절연막(280)을 형성하기 이전에, 트랜치(261) 형성 공정시 발생할 수 있는 식각 손상을 보상하기 위하여, 산화공정을 수행하거나 트랜치(261) 내부로 노출된 반도체 기판(200), 게이트 절연막(220) 및 패드막(240)의 표면을 따라 산화막을 더 형성할 수 있다.
도 5d를 참조하면, 평탄화 공정을 수행하여 트랜치(261)의 내부에만 절연막(280)을 잔류시켜 소자 분리막(280a)을 형성한다. 평탄화 공정은 화학적 물리적 평탄화 공정(chemical mechanical polishing process; CMP)으로 수행할 수 있으며, 패드막(240)이 노출될 때까지 수행한다.
도 5e를 참조하면, 식각 공정을 수행하여 패드막(240)을 제거한 후, 전체구조 상에 플로팅 게이트용 제1 도전막(300)을 형성한다. 구체적으로, 패드막(240)을 제거하면, 소자 분리막(280a)의 상부가 게이트 절연막(220)보다 높게 돌출되므로, 후속 제2 도전막 형성 공정 시, 제2 도전막과 반도체 기판(200)이 접하지 않도록 할 수 있다. 제1 도전막(300)은 폴리실리콘으로 형성할 수 있다.
도면에는 도시되지 않았으나, 메모리 셀 영역에서는 제1 도전막(300)을 형성한 후, 소자 분리막(280a)의 상부에 형성된 제1 도전막(300)을 제거하여 활성영역 상에만 제1 도전막(300)이 잔류되도록 한다. 즉, 메모리 셀 영역에서는 제1 도전막(300)의 일부를 제거하여, 활성영역 상에 플로팅 게이트를 형성한다.
도 5f를 참조하면, 제1 도전막(300)을 포함한 전체구조의 상부에 유전체막(320)을 형성한다. 유전체막(320)은 산화막, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 고유전물질(high-k)로 형성할 수 있다.
이어서, 유전체막(320)에 콘택홀을 형성하기 위하여, 유전체막(320)의 상부에 개구부(342)를 갖는 마스크 패턴들(340)을 형성한다. 마스크 패턴들(340)은 하드 마스크로 형성하거나 포토레지스트막으로 형성할 수 있다. 특히, 마스크 패턴들(340)의 개구부(342)는 셀 스트링들(ST) 마다 각각 형성할 수도 있으나, 마스크 패턴(342)을 형성하기 위한 노광공정의 한계를 고려하여, 개수를 감소시킬 수 있다. 예를 들면, 첫 번째 셀 스트링에 콘택홀을 형성한다면, 두 번째 및 세 번째 셀 스트링들에는 콘택홀(342)을 형성하지 않고 네 번째 셀 스트링에 콘택홀(342)을 형성할 수 있다. 이러한 방식으로 일부 셀 스트링들(ST)에만 개구부(342)가 형성되도록 한다. 이와 같이, 마스크 패턴들(340)에 폭(W2)과 간격이 넓은 개구부들(342)을 형성하면, 개구부들(342)을 형성하기 위한 노광공정 시 노광의 중첩 현상을 감소시킬 수 있으므로 노광공정을 용이하게 수행할 수 있다. 폭(W2)은 개구부(342) 자체의 폭을 의미하며, 간격은 개구부들(342) 간의 간격을 의미한다. 특히, 개구부들(342)의 폭(W2)은 활성영역(또는, 셀 스트링)의 폭에 관계없이 넓게 형성할 수 있다. 바람직하게는, 개구부들(342)은, 제1 도전막(300)과 후속 형성할 제2 도전막 간의 저항을 감소시키고, 메모리 셀 영역과 셀렉트 라인 영역 간의 단차를 유발하지 않는 범위 내에서 확장시킬 수 있다.
도 5g를 참조하면, 마스크 패턴들(340) 사이로 노출된 유전체막(320)을 제거하여 제1 도전막(300)의 일부를 노출시키는 콘택홀(CT)을 형성한다. 즉, 식각 공정을 수행하여, 마스크 패턴들(340)의 개구부(342)를 통해 노출된 유전체막(320)을 제거한다. 이때, 과도 식각 공정을 수행하여 유전체막(320) 뿐만 아니라, 유전체막(340)의 하부에 형성된 제1 도전막(300)의 일부도 식각할 수 있다. 유전체막(320)에 콘택홀(CT)을 형성한 후, 마스크 패턴들(340)을 제거한다.
도 5h를 참조하면, 콘택홀(CT)이 형성된 유전체막(320)과 콘택홀(CT) 내부를 통해 노출된 제1 도전막(300)의 상부에 제2 도전막(360) 및 금속막(380)을 형성한다. 제2 도전막(360)은 폴리실리콘으로 형성할 수 있으며, 금속막(380)은 텅스텐 또는 텅스텐 실리사이드로 형성할 수 있다. 이어서, 게이트 패터닝 공정을 수행하여 드레인 셀렉트 라인(DSL)을 형성한다. 도면에는 도시되지 않았지만, 메모리 셀 역역에서는 다수의 워드라인들(도 4의 WL0 내지 WLn)을 형성하며, 소오스 셀렉트 라인(SSL) 또한 드레인 셀렉트 라인(DSL)과 동일한 구조로 동시에 형성할 수 있다. 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)을 형성한 후에는, 활성영역 내에서 각 라인들(DSL, WL0~WLn 및 SSL) 사이로 노출된 반도체 기판(200)에 불순물을 주입하는 이온주입 공정을 수행하여 접합영역(400)을 형성한다.
도 6은 본 발명에 따른 셀렉트 라인을 설명하기 위한 레이아웃도 이다.
도 6을 참조하면, 상술한 도 5a 내지 도 5h와 같이 드레인 셀렉트 라인(DSL)을 형성하면, 다수의 활성영역(120)에 공통으로 연결된 하나의 드레인 셀렉트 트랜지스터(TR)를 형성할 수 있다. 즉, 메모리 셀 영역에 형성된 메모리 셀들(Cell)은 활성영역(120)들 상에 각각 구현되지만, 드레인 셀렉트 트랜지스터(TR)는 하나의 셀렉트 트랜지스터로 구현된다. 따라서, 드레인 셀렉트 트랜지스터(TR) 자체가 드레인 셀렉트 라인(DSL)이 된다. 특히, 제1 도전막(300)과 제2 도전막(360)을 전기적으로 서로 연결시키기 위하여 유전체막(320)에 콘택홀(CT)을 형성하는데, 콘택홀(CT)의 셀 스트링(또는, 활성영역)의 개수보다 적은 수의 콘택홀(CT)들을 형성할 수 있으므로, 콘택홀(CT)의 폭(W2)과 간격을 넓힐 수 있다. 이처럼, 콘택홀(CT)의 폭(W2)과 간격을 넓힘으로써, 콘택홀(CT) 형성을 위한 노광공정을 용이하게 수행할 수 있다. 또한, 서로 다른 셀 스트링들(ST)을 하나의 드레인(또는, 소오스) 셀렉트 트랜지스터로 제어할 수 있으므로, 각각의 셀 스트링들을 동일한 전기적 특성을 갖는 셀렉트 트랜지스터로 제어할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
20, 200: 반도체 기판 16, 400: 접합영역
24, 220: 게이트 절연막 26, 300: 제1 도전막
28, 280a: 소자 분리막 30, 320: 유전체막
32, 360: 제2 도전막 34, 380: 금속막
CT: 콘택홀 ST: 셀 스트링
12, 120: 활성영역 14, 140: 소자 분리영역

Claims (13)

  1. 반도체 기판 상부에 일방향으로 배치되며, 서로 이격된 다수의 워드라인들;
    상기 워드라인들의 최외각에 상기 워드라인들과 동일한 방향으로 배치된 셀렉트 라인;
    상기 워드라인들의 각 하부에 서로 이격되도록 배치된 플로팅 게이트들; 및
    상기 셀렉트 라인의 하부에 상기 셀렉트 라인과 동일한 방향으로 배치되며, 상기 셀렉트 라인 방향으로 연장된 도전막을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 기판은, 상기 워드라인들 및 상기 셀렉트 라인과 각각 교차하며, 서로 교호적으로 배치된 활성영역 및 소자 분리영역을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 플로팅 게이트들은 상기 소자 분리영역 이외의 상기 활성영역 내에 형성되는 반도체 소자.
  4. 제2항에 있어서,
    상기 도전막은 상기 셀렉트 라인을 따라 상기 활성영역 및 상기 소자 분리영역에 교차하도록 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 도전막은 상기 플로팅 게이트와 동일한 물질로 형성된 반도체 소자.
  6. 반도체 기판 상부에 일방향으로 배치되며, 서로 이격된 다수의 워드라인들;
    상기 워드라인들 중 최외각의 워드라인들과 동일한 방향으로 각각 배치된 드레인 셀렉트 라인 및 소오스 셀렉트 라인;
    상기 워드라인들의 각 하부에 서로 이격되도록 배치된 플로팅 게이트들; 및
    상기 드레인 셀렉트 라인의 하부에 상기 드레인 셀렉트 라인과 동일한 방향으로 배치되며, 상기 드레인 셀렉트 라인 방향으로 연장된 도전막을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 소오스 셀렉트 라인의 하부에 상기 소오스 셀렉트 라인과 동일한 방향으로 배치되며 일직선 형태를 갖는 도전막을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 드레인 셀렉트 라인의 하부에 형성된 상기 도전막과 상기 소오스 셀렉트 라인의 하부에 형성된 상기 도전막은 상기 플로팅 게이트와 동일한 물질로 형성되는 반도체 소자.
  9. 제6항에 있어서,
    상기 워드라인들과 상기 플로팅 게이트들 사이에 유전체막이 형성된 반도체 소자.
  10. 제6항에 있어서,
    상기 드레인 셀렉트 라인과 상기 도전막 사이에 형성되며, 상기 도전막과 상기 드레인 셀렉트 라인을 서로 연결하기 위한 콘택홀들이 형성된 유전체막을 더 포함하는 반도체 소자.
  11. 반도체 기판상에 게이트 절연막 및 패드막을 순차적으로 형성하는 단계;
    상기 패드막, 상기 게이트 절연막 및 상기 반도체 기판의 일부를 식각하여 서로 평행하게 배열된 다수의 트랜치들을 형성하는 단계;
    상기 트랜치들의 내부를 채우되, 상기 패드막이 모두 덮이도록 전체구조 상에 절연막을 형성하는 단계;
    상기 패드막이 노출되도록 평탄화 공정을 수행하여, 상기 각각의 트랜치에 잔류된 상기 절연막을 소자 분리막이 되도록 하는 단계;
    상기 노출된 패드막을 제거하는 단계;
    상기 패드막이 제거된 전체구조의 표면을 따라 제1 도전막을 형성하는 단계;
    상기 제1 도전막의 상부에 유전체막을 형성하는 단계;
    상기 유전체막의 일부를 식각하여 상기 제1 도전막의 일부를 노출하는 콘택홀들을 형성하는 단계;
    상기 노출된 제1 도전막과 상기 유전체막의 상부에 제2 도전막 및 금속막을 순차적으로 적층하는 단계; 및
    상기 금속막, 제2 도전막, 유전체막, 제2 도전막 및 게이트 절연막을 순차적으로 패터닝하여 셀렉트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 셀렉트 라인은 드레인 셀렉트 라인 또는 소오스 셀렉트 라인을 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 유전체막의 일부를 식각하기 이전에,
    상기 제1 도전막 중, 워드라인들이 형성될 영역의 제1 도전막 일부를 패터닝하여 잔류된 제1 도전막으로 플로팅 게이트들을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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