JP2009543378A - 半導体デバイス製造中の交互に行うスペーサ堆積を用いたピッチ縮小技術およびそれを含むシステム - Google Patents

半導体デバイス製造中の交互に行うスペーサ堆積を用いたピッチ縮小技術およびそれを含むシステム Download PDF

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Abstract

一連の自己整合スペーサを用いて、最初のパターン層の上に形成されたフィーチャの密度を増加させる、層をパターンする方法。エッチング予定層が設けられ、その後、例えば光学的リソグラフィを用いて形成される最初の犠牲パターン層がエッチング予定層の上に形成される。実施形態に応じて、パターン層がトリミングされてもよく、その後一連のスペーサ層が形成され、エッチングされる。スペーサ層の数とその目標とする寸法は、フィーチャ密度の所望される増加率による。製造中の半導体デバイスと電子システムもまた説明される。

Description

本発明は、半導体製造の分野に関し、より具体的には、さまざまなコンフォーマル（conformal）層と選択的エッチングを使用することによって、リソグラフィマスクを用いて開始フィーチャ密度でフィーチャを形成し、最初の密度のn 倍（ここでn は1より大きい整数）の最終密度を結果として導く方法に関する。
半導体デバイス製造中には通常、ワード線、デジット線、コンタクト、および他のフィーチャなどの多くのフィーチャが、半導体ウェハ上に形成される。半導体デバイス技術者らの目標は、歩留まりを上げ、製造コストを下げ、且つ、デバイスを小型化するために、与えられた領域内にできる限り多くのこれらのフィーチャを形成することである。半導体ウェハ上へこれらの構造を形成するためには、通常はリソグラフィの使用が必要とされる。最先端のウェハプロセスで最も使用されるリソグラフィ方法である光学的リソグラフィは、所定の波長のコヒーレント光（典型的には、248 ナノメーター (nm）もしくは193 nm）を、照明源（照明器）から、形成されるフィーチャを表すクロム合金でメッキされたパターンを有する水晶フォトマスクもしくはレチクルを通って、投射すること、ならびに、そのパターンをフォトレジストで覆われたウェハ上に写すこと、を含む。光はフォトレジストを化学的に変化させ、露光されたフォトレジスト（ポジ型レジストが使用される場合）もしくは露光されていないフォトレジスト（ネガ型レジストが使用される場合）を、現像液を使用することによって洗い落とすことができる。
フィーチャサイズが減少するにつれ、光学的リソグラフィの限界が継続的に試されている。フィーチャ密度の向上はプロセス技術の進歩、超解像技術と呼ばれる改良され向上したリソグラフィ方法、ならびに改良した設備および材料によってなされている。
図1から6に示されるそのようなプロセス技術の進歩の一つは、リソグラフィマスクから形成されるフィーチャ密度を倍化するため、さまざまな層の形成と選択的エッチングと共に、所定のピッチ（すなわち、ある繰り返しフィーチャの始まりから次のフィーチャの始まりまでの所定の距離）の繰り返しフィーチャを有するマスクを使用する。図1は、半導体ウェハ、エッチング予定層12（例えばチッ化シリコン層）、支持層14（例えば化学気相成長（CVD）またはスピンオン法を用いて炭素から形成される）、パターンされたマスキング層16（光学的リソグラフィプロセスを用いて形成されるフォトレジスト層、または光学的リソグラフィとエッチングプロセスを用いて形成されるハードマスク層など）を含む半導体ウェハ基板部品10を示す。パターンされたマスキング層16は、リソグラフィプロセスで可能なフィーチャサイズ限界で形成されてもよく、所定の距離18にわたって形成される3つの別々のフィーチャ（3ピリオド／3ピッチ）を含んでもよい。
図1の構造を形成した後、支持層14のエッチングはマスク16をパターンとして使用して実行される。このエッチングは典型的に、エッチング予定層12に対して選択的に支持層14をエッチングする（すなわち、エッチング予定層12をほとんどもしくは全くエッチングせずに支持層14を除去する）異方性乾式エッチングである。支持層14をエッチングした後、パターンされたマスキング層16は除去され、例えば二酸化シリコンなどのコンフォーマル（conformal）ハードマスク層が形成され、結果として図2の構造となる。
続いて、図2の構造のスペーサエッチングが実行され、結果として、支持層14の側壁に沿ったハードマスク層からなるスペーサ20’ を有する図3の構造となる。続いて、支持層
14はエッチングされ、結果として図4の構造となる。
次に、ハードマスク層から形成されたスペーサ20’ は、エッチング予定層12をエッチングするためのパターンとして使用され、結果として図5の構造となる。最後にスペーサ20’ はエッチング予定層12に対して選択的にエッチングされ、結果として図6の構造となる。
図1から6のプロセスは、所定の距離18内に3つのフィーチャを有するマスキング層16を形成するために光学的リソグラフィを使用するという利点を有する。一方、図6に示される完成した構造は、元の距離18内に6つのフィーチャ12（6ピリオド／6ピッチ）を有する。このように、距離内のフィーチャの数は追加のリソグラフフィーマスクを必要とせずに、ほぼ倍化される。
フィーチャ密度を増加するためのさまざまな技術が、共に Micron Technology, Inc. に譲渡された、U.S. Pat. No. 5,328,810 by Tyler A. Lowrey, et al. および、U.S. Pat. No. 5,254,218 by Ceredig Roberts et al., に開示され、これらがそのまま以降に記載されているかのように本明細書に組み込まれる。
第一のピッチを持つ光学的リソグラフィマスクを用いて半導体デバイスを形成し、フィーチャサイズの縮小もしくは間隔を、リソグラフィを用いて達成可能なものの半分に制限することなく、1/n に等しい第二のピッチを有するフィーチャを結果としてなす方法（ここでn は1より大きい整数である）が、望まれるであろう。
例えばフォトリソグラフィを用いて形成される、マスクフィーチャの数を倍化するための従来のプロセスを示す断面図である。 例えばフォトリソグラフィを用いて形成される、マスクフィーチャの数を倍化するための従来のプロセスを示す断面図である。 例えばフォトリソグラフィを用いて形成される、マスクフィーチャの数を倍化するための従来のプロセスを示す断面図である。 例えばフォトリソグラフィを用いて形成される、マスクフィーチャの数を倍化するための従来のプロセスを示す断面図である。 例えばフォトリソグラフィを用いて形成される、マスクフィーチャの数を倍化するための従来のプロセスを示す断面図である。 例えばフォトリソグラフィを用いて形成される、マスクフィーチャの数を倍化するための従来のプロセスを示す断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造過程の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を4倍増加させる本発明の方法の実施形態を示す、製造中の半導体デバイスの断面図である。 所定の領域内でフィーチャの数を6倍増加させる本発明の方法の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を6倍増加させる本発明の方法の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を6倍増加させる本発明の方法の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を6倍増加させる本発明の方法の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を6倍増加させる本発明の方法の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を6倍増加させる本発明の方法の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を6倍増加させる本発明の方法の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を3倍増加させる本発明の方法の別の実施形態および変更例を示す、断面図である。 所定の領域内でフィーチャの数を5倍増加させる本発明の別の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を5倍増加させる本発明の別の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を5倍増加させる本発明の別の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を5倍増加させる本発明の別の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を5倍増加させる本発明の別の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を5倍増加させる本発明の別の実施形態を示す、断面図である。 所定の領域内でフィーチャの数を5倍増加させる本発明の別の実施形態を示す、断面図である。 本発明の実施形態によって形成されるデバイスを用いて製造されうるさまざまな構成部品の等角図である。 記憶トランジスタアレイを有するメモリデバイスの一部を形成するための本発明の例示的な使用のブロック図である。
明細書中の図面は正確な縮尺ではなく、概略的な表現であることが強調されるべきである。図面は特定のパラメータ、材料、特殊な使用法、もしくは、明細書中の情報の考察により当業者によって決定されうる本発明の構造的な詳細を記述することを意図しない。
「ウェハ」という語は、シリコン、シリコン・オン・インシュレータ（SOI）もしくはシリコン・オン・サファイア（SOS）技術、ドープされた半導体とドープされていない半導体、ベース半導体基盤によって支持されるシリコンのエピタキシャル層、および他の半導体構造、を含む半導体ベース材料として理解されるべきである。さらに、以降の記述において「ウェハ」が参照される場合には、それ以前のプロセスステップがベース半導体構造または基盤の内または上に、領域または接合を形成するために使用されていてもよい。そのうえ、以降の記述において「基板部材」が参照される場合には、基板部材は、誘電体および導電体を含む複数の層、その上に形成されるトランジスタなどのフィーチャを持つウェハを、プロセスの特定の段階に応じて含んでもよい。さらには、半導体はシリコンベースであることを必要とせず、数ある中で、シリコンゲルマニウム、シリコン・オン・インシュレータ、シリコン・オン・サファイア、ゲルマニウム、またはヒ化ガリウムをベースとしてもよい。さらに、本明細書中の説明および請求項において、2つの層に関して使用される「on：の上に」という語は、一方が他方「の上に」あり、2層の間での少なくともいくらかの接触を意味する。一方「over：の上に」は、層は極めて近接しているが、場合により一以上の追加の介在層を伴い、接触が可能であるが必要ではないようになっていることを意味する。明細書中で使用される「on」もしくは「over」のいずれも、いかなる方向性も意味することはない。「about：およそ」という語は、変化が、当該のプロセスもしくは構造が本発明に対して不適合という結果にならない限りで、記載値が多少変化してもよいことを示す。「スペーサ」は、典型的には誘電体であり、平坦でない形状の上にコンフォーマル層として形成され、その後その層の水平な部分を除去して、その層の高い垂直部分を残すために異方性エッチングされる、層を示す。
本発明のさまざまな実施形態は、可変限界寸法（critical dimension：CD）の縮小割合を達成するためのピッチの縮小のため、交互のスペーサ堆積（alternating spacer deposition：ASD）を用いる。ピッチ縮小プロセスは、以前に形成されたフォトリソグラフィマスクによって画定されるCDよりも小さいCDを達成する。本明細書に記述されるさまざまなプロセスの実施形態は、犠牲層として使用され、下の層をパターンするために使用される第二のスペーサ材料に対して高い選択性をもって除去される、第一の種類のスペーサ材料を使用することを含む。トリミング比（trim ratio）、スペーサ堆積の数、および各堆積の厚さによって、前のフォトリソグラフィによって画定される元の値の1/n であるCD（n は奇数もしくは偶数の1より大きい整数）、が達成されうる。言い換えると、プロセスはパターン密度をn 倍に増加する。特に、対応するスペーサエッチングに続いてm 回ASD プロセスを繰り返すことにより、2つの方法論のうちどちらが実行されるかによって、CDは、当初のCDの1/2m か、1/(2m-1) のいずれかを達成しうる。半導体デバイスを形成するための本発明の方法の第一の実施形態が、図7から14に示される。このプロセスの実施形態は、結果として、自身の元の値の1/2m に縮小されたCD をなす。m の値は、ASD プロセスの最中に形成されるスペーサ層の数を総計することにより決定されうる。
図7は、例えば、エッチング予定層72の上にある、横断面の側壁を有する部分に分けられたフォトレジストを含む、犠牲フォトリソグラフィパターン70を示す。エッチング予定
層72は、半導体ウェハ、半導体ウェハまたはウェハ部分の上にある一以上の層を含む半導体ウェハ基板部材、もしくはパターンエッチングされうる一以上の他の層、であってよい。この実施形態では、フォトリソグラフィフィーチャ70は、リソグラフィ限界で形成され、各フィーチャ70の幅と、フィーチャ70の間の間隔14は全てほぼ同じである。層70はフォトレジストとは別のパターンされた材料を含んでもよい。
図7の構造を形成した後、結果として図8の構造になるように等方性エッチングを用いてフォトレジスト上でトリミングが実行される。フォトレジストを層70として用いるとき、マスク70を、O2/Cl2プラズマ、またはO2/HBr プラズマのような酸素系プラズマに暴露することによって、トリミングが実行されてもよい。この実施形態では、フォトレジスト層70のトリミングは、各フィーチャ70の幅を0.25（25%）狭めることが目標とされる。すなわち、トリミングの後では、各フィーチャの幅はトリミング前のフィーチャの幅から約25%だけ狭められる。トリミングプロセスを明記しているこの実施形態および他の実施形態のためにトリミングを実行することの代替案として、リソグラフィプロセスがトリミングなしで直接パターンすることが十分可能な程度に緩やかな（relaxed）場合には、フォトレジストフィーチャ70は、図8の寸法にしたがって、代わりに直接プリントされてもよい。完成したマスクは元のパターンの4倍の密度を有することが目標とされ、元のパターンは図7でのトリミングされていないフォトレジスト層70である。目標が、元のパターンの4倍のパターン密度を形成する（すなわち、元の1/4のピッチを有する）ことである場合、1/2m で示される必要となるスペーサ層の数は2である。
次に、二酸化シリコンなどの第一のスペーサ層90が、図8の構造の表面上に堆積され、結果として図9の構造となる。第一のスペーサ層90の厚さは、図7の元のパターン70の幅の0.25倍を目標とする。図9を参照すると、距離92は、トリミングされた各フォトレジストフィーチャ70の幅と同じである。図9の第一のスペーサ層90の上で従来の技術を用いてスペーサエッチングが行われ、結果として第一のスペーサ90’ を有する図10の構造となる。
スペーサ90’ を形成するための第一のスペーサ層90のスペーサエッチングの後、例えば、結果として図11の構造となるように、ウェハ洗浄が後に続くアッシング（ashing）プロセスを用いて、フォトレジスト層70が除去される。このプロセスは、第一のスペーサ90’ をほとんど除去しないか、全く除去しないので、110および92における間隔は、著しく変化しない。
次に、第二のスペーサ層120が、図11の構造の上に形成され、結果として図12の構造となる。第一のスペーサ90’ が層120に対して選択的に除去されうるように、第二のスペーサ層120の材料が選択される（すなわち、スペーサ層90’ は、層120をほとんど、もしくは全くエッチングせずに除去されうる）。この実施形態では、第二のスペーサ層120はチッ化シリコンを含む。この層120もまた、元のトリミングされていないフォトレジストフィーチャの厚さの0.25倍に等しい厚さを目標とする。図11の間隔110と92がほぼ等しいので、図12の間隔122と124もまたほぼ等しい。
図12の構造を形成した後、スペーサ（異方性）エッチングなどのエッチングが第二のスペーサ層120の上で行われ、結果として第二のスペーサ120’ を有する図13の構造となる。第一のスペーサ90’ は、その後第二のスペーサ120’ に対して選択的に除去され、結果として図14の構造となる。緩衝液処理された（buffered）フッ化水素酸（HF）などの湿式プロセス、または当分野で知られる乾式エッチングプロセスを使用することによって、二酸化シリコンがチッ化シリコンに対して選択的に除去されうる。この実施形態では、残っている第二のスペーサ120' によって形成されたパターンは図7での元の層70の密度の4倍の密度を有する（すなわち、ピッチは図7のフィーチャのピッチの0.25倍である）。第一のスペーサ90’ を第二のスペーサ120’ に対して選択的に除去するために使用される特定のエッチングは、各層に使用される材料に依存し、且つ、当分野で知られる任意の適切なエッチングが使用されてもよい。最後に、エッチング予定層72が、エッチング予定層72からフィーチャを形成するためのパターンとしてスペーサ120’ を用いて、エッチングされる。スペーサ120’ に対する適切な選択性をもって層72を除去する任意のエッチャントが使用されてもよく、結果として図15の構造と同様の完成した構造が得られる。
この実施形態については、形成されたパターンに関連するさまざまなエレメントのサイズは、数学用語で説明される。図7を参照すると、各犠牲フォトレジストフィーチャ70は任意の幅1に形成され、各フィーチャ70の間の距離14も1である。したがって、ピッチは2である。各フォトレジストフィーチャ70は X だけトリミングされ、結果として図8の構造となる。したがって各フィーチャ70は 1-X の幅を有し、各フィーチャの間の距離14は、 1+X である。この実施形態では、各フィーチャ70は幅1を有し、 X は0.25 に等しい（すなわち、フィーチャ70の幅の25%である）。次に、第一のスペーサ層90は厚さ“a”を持つように形成され、その結果、距離92は 1+X-2am に等しく、ここで、 m は、ここまでこのプロセス内で形成されたスペーサ層の数である（すなわち1）。CD を開始時のCD の1/2m に縮小するこの実施形態および他の実施形態では、“a”（第一のスペーサ層90の厚さ）は、 X（各フィーチャ70からトリミングされる幅）に等しくなることを目標とする。結果として図10の構造となる第一のスペーサ90のエッチングは、エレメント70または90間の関係を変えることはない。結果として図11の構造となるフォトレジストフィーチャ70の除去は、幅 1-X（0.75） を有する開口部110を形成する。これは、トリミング後のフォトレジストフィーチャ70の幅であり、距離92は 1+X-2am である（この時点で“a”は X に等しく、 m は1に等しいので、プロセスに起因する変動は抜きにして、1-X = 1+X-2am であり、2つの距離110と92は等しい。）。図12では、第二のスペーサ層120が厚さ“a”を持つように形成される（繰り返すが、この実施形態では“a”は X に等しい）。したがって、距離122は 1-X-2a(m-1) に等しく、ここでm はここまでに形成されたスペーサ層の数である（すなわち2）。次に、第二のスペーサ層120はエッチングされ、結果として図13の構造となる。そして第一のスペーサ層90は除去され、結果として図14の構造となる。
図7における元の（トリミングする前の）フォトレジスト70の幅は1に等しいので、図14の各フィーチャ間の距離は、0.25 に等しい。前のパラグラフで説明したように、距離122は、ここで 1-X-2a(m-1) に等しく、この実施形態については、 X=a=0.25 、且つ、 m=2 （スペーサ層の数）である。したがって、距離122は 1-0.25-2(2-1)0.25=0.25 に等しいと求められうる。さらに、距離124は 1+X-2am に等しく、したがって、距離124は 1+0.25-2(0.25)(2)=0.25 に等しいと求められうる。一般的な用語では、“a”は第一および第二のスペーサ層の厚さであり、 X（トリミングの量）に等しく、さらに 1/2m （最終 CD 、ここで“m”はスペーサ層の数に等しい）にも等しい。
上述したプロセスが、式 1/2m においてより大きな値 m に関して変形されうることを企図している。これは、フィーチャ密度を2の倍数ずつ増加させるであろう。 m=3 であるプロセスが図7および16から22に示される。これは、1/6ずつフィーチャのピッチを減少させる（すなわち、フィーチャ密度は6倍に増加する）。説明を容易にするために、再びフォトレジストの幅は任意の厚さ1を当初の目標とし、フォトレジストの間の距離を1とする。したがって、このフォトレジストフィーチャはピッチ2を有し、これは図7に示される。図7の構造を形成した後、各フォトレジストフィーチャ70は、その幅の1/6ずつトリミングされる（すなわち、X=1/6）。このように、フォトレジストフィーチャ70間の距離は7/6に増加する。
次に、例えばチッ化シリコンであるブランケット第一スペーサ層160が、図16に示されるようにトリミングされたフォトレジストの上に形成される。第一のスペーサ層160の厚
さは、1/6の厚さを目標とする。図16では、フォトレジスト70は5/6の幅162を有し、距離164もまた5/6に等しい。第一のスペーサ層160はスペーサエッチングされ、結果として図17に示されるように第一のスペーサ160’ となる。各スペーサ160’ の基礎となる幅は1/6のままであることを目標とする。スペーサ層160は第一のスペーサ層であり、 m=1 を表す。
図17の構造を形成した後、フォトレジスト70は除去され、ブランケット第二スペーサ層180が、図18に示されるように第一のスペーサ160’ の上に形成される。スペーサ層180は第二のスペーサ層であり、 m=2 を表す。第二のスペーサ層180は、第一のスペーサ160’ に対して選択的にエッチングされる材料、例えば二酸化シリコンから形成される。第二のスペーサ層180は1/6の厚さを目標とし、したがって距離182は3/6（すなわち、X/2）に等しい。図18の構造は層180のスペーサエッチングにかけられ、図19に示されるように第二のスペーサ180’ を形成する。それから、ブランケット第三スペーサ層190が示されるように形成される。この第三のスペーサ層190は、第一のスペーサ層と同じ材料、例えばチッ化シリコンから形成され、1/6の厚さを目標とする。したがって、距離192は1/6である。スペーサ層190はm=3 を表し、 m=3 である 1/2m における最後のスペーサ層である。
層190のスペーサエッチングが行われ、結果としてスペーサ160’ 、180’ 、および190’ からなる図20の構造となり、その後第二のスペーサ180’ が、第一のスペーサ160’ および第三のスペーサ190’ に対して選択的にエッチングされ、除去される。二酸化シリコンである第二のスペーサ180’ を、チッ化シリコンであるスペーサ160’ と190’ に対して選択的にエッチングした後、図21の構造が残る。スペーサ160’ と190’ は、図7のフォトレジスト層70の密度の6倍の密度を有するマスクを提供する。最後に、エッチング予定層72は、結果として図22の構造とするためのマスクとしてスペーサ160’ 、190’ を用いてエッチングされる。
このプロセスは本明細書の説明から任意の値 m に変更されてもよい。 m の最大値の実用限界は、プロセス技術および、図7における X の当初の寸法（フォトレジストの幅およびフォトレジスト間の距離）に依存する。
m 倍の全スペーサ堆積に対して、（m-1）番目、（m-3）番目、（m-5）番目等の堆積から得られたスペーサは、犠牲的なものであり、選択的に除去されうる。図16から22の実施形態については m=3 であり、m-1 スペーサ、すなわち、第二のスペーサ180’ が犠牲的なものであり、除去される。この開示に関しては、「犠牲的な：sacrificial」という用語は、パターニングに使用されるスペーサまたは他の層を言い（層70など）、これはエッチング予定層をパターニングする前に除去される。
m は形成されたスペーサ層の数である、 1/2m のCD縮小を提供する上述の実施形態では、ピッチの減少は2の倍数（すなわち、1/2、1/4、1/6など）である。以下に説明される実施形態は、 m≧2 である 1/(2m-1) のCD 縮小を提供し、したがって、縮小は元のパターンの1/3、1/5、1/7などとなりうる。
この実施形態では、図7の構造は当分野で知られた技術にしたがって形成され、エッチング予定層72、および、エッチング予定層72の上にあるフォトレジスト70を含むフォトリソグラフィパターンを含む。エッチング予定層は、半導体ウェハ、半導体層の上にある一つ以上の層、もしくはパターンエッチングされる一つ以上の他の層であってもよい。この実施形態では、フォトリソグラフィフィーチャ70は、各フィーチャ70の幅、およびフィーチャ70の間の間隔14が全てほぼ同じであるリソグラフィ限界で形成される。層70はフォトレジストと異なるパターンされた材料からなってもよい。
図7の構造を形成した後、二酸化シリコンなどの第一のスペーサ層230が、図7の構造の表面上に堆積され、結果として図23の構造となる。第一のスペーサ層230の厚さは、フォトレジスト70の幅の1/3倍を目標とする。図23の第一のスペーサ層230の上でスペーサエッチングが行われ、その後、フォトレジスト70は除去され、これは結果としてスペーサ230’ を有する図24の構造となる。スペーサエッチングとフォトレジストエッチングは、第一のスペーサ層230の垂直部分をほとんど除去しないか、もしくは全く除去しないので、232と240における間隔は著しく変化することはない。間隔240は図23に示されるフォトレジスト層70の幅と等しい。
次に、第二のスペーサ層250が図24の構造の上に形成され、結果として図25の構造となる。第二のスペーサ層250の材料は、第一のスペーサ230’ が層250に対して選択的に除去されうるように選択される。この実施形態では、第二のスペーサ層250はチッ化シリコンを含む。この層250もまた、図23に示されるフォトレジスト層70の厚さの1/3倍に等しい厚さを目標とする。ここまでのプロセスの結果として、間隔232は図23に示されるフォトレジスト層70の幅の約1/3である。層250は232の距離（1/3に等しい）の1/2以上の厚さ（1/3に等しい）を有するように形成されるので、層250は232における開口を架橋するが、240における開口は架橋しない。
図25の構造を形成した後、スペーサエッチングなどのエッチングが第二のスペーサ層250の上で行われ、結果として、スペーサ230’ および250’ からなる図26の構造となる。このエッチングはエッチング予定層72を露出させるが、露出させるのは、上にフォトレジスト層70が元々形成されていた位置260でのみである。さらに、位置260は、それぞれ、図23でのフォトジスト層70の幅のたった約1/3である。
図26の構造を形成した後、第一のスペーサ230’ は第二のスペーサ250’ に対して選択的にエッチングされ、結果として図27の構造となる。この実施形態では、残っている第二のスペーサ層250によって形成されたパターンは図23における層70の密度の3倍の密度を有する（すなわち、ピッチは図23におけるフィーチャ70のピッチの1/3倍である）。第一のスペーサ230’ を第二のスペーサ250’ に対して選択的に除去するために使用される特定のエッチングは、各層に使用される材料しだいであり、且つ、当分野で知られる任意の適切なエッチングであってよい。最後に、エッチング予定層72は、スペーサ250’ に対する適切な選択性をもって層72を除去する任意のエッチャントを使用してエッチングされる（除去は示されていない）。
図25の構造の上でスペーサエッチングを行い、結果として図26の構造とする代わりに、CMP プロセスなどの平坦化プロセスが図25の構造の上で行われ、結果として図28の構造となってもよい。その後、スペーサ230’ が、図29のパターンを残すようにして除去され、それからスペーサ層250のエッチバック（スペーサエッチング）が行われ、結果としてスペーサ250’ からなる図30の構造となる。最後に層72がエッチングされて図31の構造となる。この CMP プロセスはスペーサエッチングを使用するよりも、より均一な高さからなるスペーサ250’ となりうる。これはその後の処理にとって有利となりうる。隣接するスペーサと結合している層250の水平な部分を取り除くために図29の構造上でスペーサエッチングが行われるので、図30により示されたフィーチャ250’ の全てがスペーサとなり、平坦化された同一平面上の頂部を持つ。
前のパラグラフに関するある代替実施形態では、図28の層250のエッチバックが最初に行われてもよく、その後、スペーサ230’ が除去されてもよい。
図23から27のプロセスは、（スペーサ層230および250を含む）m=2である 1/(2m-1) の CD 縮小を提供する。すなわち、ピッチの縮小は1/3（フィーチャ密度は3倍）である。プ
ロセスは任意の実際値 m に関して変更されうる。したがって、縮小は元のパターンの1/3、1/5、1/7などとなりうる。あるプロセスはm=3で下記に示され、したがってピッチは元のマスクの1/5となる（すなわち、フィーチャ密度は5倍）。説明を容易にするために、再びフォトレジストの幅は任意の厚さ1を当初の目標とし、フォトレジスト間の距離を1とする。したがって、このフォトレジストフィーチャはピッチ2を有し、これは図7に示される。図23から27の実施形態と同様、この実施形態ではフォトレジストはトリミングされない。
この実施形態については、例えばチッ化シリコンなどのブランケットスペーサ層が図7の構造の上に形成される。このブランケットスペーサ層は各フォトレジストフィーチャ70の幅の1/5の厚さを持つことを目標とする。スペーサエッチングが第一のスペーサ層の上で行われ、第一のスペーサ320、フォトレジスト70、およびエッチング予定層72を有する図32の構造を残すようにする。この時点ではm=1であり、スペーサ320が第一のスペーサ層から形成される。
フォトレジスト層70が除去され、図33に示されるように第一のスペーサ320の上に第二のスペーサ層330が形成される。層330は、スペーサ320の材料に対して選択的にエッチングされうる材料（例えば二酸化シリコン）からなる。層330は1/5の厚さを目標とし、したがって、332の間隔は3/5であり、334の間隔は1/5である。スペーサエッチングが行われて、第一のスペーサ320と第二のスペーサ330’ を有する図34の構造となる。すなわち、このプロセスの時点ではm=2であり、第二のスペーサ層320から形成されるスペーサ330’ を備える。
次に、第三のスペーサ層350が形成される。第三のスペーサ層350は、この実施形態ではチッ化シリコンである第一のスペーサ層の材料と同じ材料か、もしくは第二のスペーサ層のエッチングに耐えうる異なる材料からなってもよい。第三のスペーサ層は1/5の厚さを目標とする。第三のスペーサ層350の目標となる厚さは334の間隔の半分より大きいので、層350は開口334を架橋するが、3/5の距離を有する間隔332ではコンフォーマルに形成される。このプロセスでは、この時点で使用される3つのスペーサ層があるので、m=3である。
図35の構造が完成した後、第三のスペーサ層350の上でスペーサエッチングが行われ、結果として第三のスペーサ350’ を有する図36の構造となる。
続いて、第二のスペーサ330’ が、第一のスペーサ320と第三のスペーサ350’ に対して選択的にエッチングされ、結果として図37の構造となる。残っているスペーサ320、350は、その後エッチング予定層72をエッチングするためのマスクとして使用され、結果として図38の構造となる。最後にスペーサ320、350’ が除去されうる。
スペーサエッチングを使用する代わりに、例えばCMP などの平坦化がさまざまな実施形態の構造の上で行われてもよい。CMP プロセスは、均一な高さを有する各スペーサをなしえ、このことは後に続くプロセスにとって有効である。スペーサ層部分を除去するために、スペーサエッチングではなく平坦化プロセスを使用することは、より高い m 値を使用する場合に有効となりうる。平坦化プロセスを使用して形成された構造は、スペーサエッチングを使用して形成された図38の外形を有するのではなく、図31に類似した外形を有する。一回以上のスペーサエッチングが一回以上の平坦化プロセスと併用されうることも企図される。
図7から22に示される実施形態と同様に、図23から38の実施形態によって形成されるパターンに関連するさまざまなエレメントのサイズが、数学用語で説明されうる。CD はその元の値の 1/(2m-1) に縮小する。ここで、 CD の元の値は図23および32のフォトレジス
トフィーチャ70の幅であり、m は形成されるスペーサ層の数であり、ここでは m≧2である。等式 1+X+2ma=-a は、CDの所定の縮小に対して要求されるスペーサ層の数を決定するために使用されうる。ここで、m≧2 であり、“a”は元のフォトレジスト層の幅によって分割されるスペーサ層の厚さである。この実施形態では、 X=0 であり、トリミングはない。
元のマスク層70は、図7から22の実施形態ではトリミングされ、図23から38の実施形態ではトリミングされない一方で、この二つのプロセスには類似点がある。例えば、全てのスペーサをたった二種類の材料から形成することが可能である（が、必要とはされない）。m、m-2、m-4 などのスペーサ層は全て同じ材料から形成され、一方で、m-1、m-3、m-5 などの層もまた同じ材料（m、m-2、m-4 などの材料とは異なり、且つ、これらに対して選択的にエッチングすることが可能である）で形成されうる。各スペーサ層は前に形成されたスペーサとは異なる材料から形成される。さらに、元のマスキング層（いずれの実施形態においても層70である）が第二のスペーサ層の形成に先立って除去される。また、いずれの実施形態についても、m-1、m-3、m-5 などのスペーサ層は除去され、一方、m、m-2、m-4 などのスペーサ層はパターンとして使用されうる。
図7から22の実施形態は偶数であるフィーチャ密度の乗数を提供し、一方、図23から38の実施形態は奇数であるフィーチャ密度の乗数を提供する。図7から22の実施形態はスペーサ層の架橋を持たないが、図23から38の実施形態は、いずれもスペーサ層の架橋の例を持つ（図25の232、および図35の334）。
さらに他の実施形態では、図14の構造が形成され、層120が図7のフォトレジスト層70の代わりに使用される。したがって、図8から11においてなされるように、層120はトリミングされ、スペーサ層が形成されてスペーサエッチングされ、その後、層120が除去される。このプロセスは図12および13の第二のスペーサ層に継続する。
他の実施形態では、図27の構造が形成され、層250が図7のフォトレジスト層70の代わりに使用される。したがって、スペーサ層が層250の上に形成され、その後図24の層70になされるように層250が除去され、この最後のスペーサ層は層10をエッチングするためのマスクとして使用される。同様のプロセスが、本明細書に開示の他の実施形態について行われてもよい。
図39に示されるように、本発明にしたがって形成された半導体デバイス390が、マイクロプロセッサ392などの他のデバイスと共に、プリント回路基板394に取り付けられてもよい。プリント回路基板は、例えば、コンピュータのマザーボード、もしくはパーソナルコンピュータ、ミニコンピュータ、もしくはメインフレーム396に使用されるメモリモジュールの一部であってよい。マイクロプロセッサおよび／またはメモリデバイスは本発明の実施形態を伴って（もしくは含んで）形成されうる。図39は、ハウジング396を含む他の電子デバイス（例えば、電気通信、自動車産業、半導体試験および機器製造、家電、もしくは家電設備や産業用途の電気設備の実質的な任意の部品に関連するマイクロプロセッサ392を含むデバイス）におけるデバイス390の使用も意味する。
本明細書で説明されるプロセスおよび構造は、本発明のプロセスにしたがって形成されるパターンされた層からなる多数の異なる構造を製造するために使用されうる。例えば図40は、本発明の実施形態を使用して形成されうるコンテナ型キャパシタ、トランジスタゲート、および他のフィーチャを有するダイナミックランダムアクセスメモリなどのメモリデバイスの、単純化したブロック図である。そのようなデバイスの一般的な動作は当業者にはよく知られている。図40はメモリデバイス390に接続したプロセッサ392を示し、さらに次に述べるメモリ集積回路の基本部品を示す。すなわち：制御回路400、行アドレスバッファ402、列アドレスバッファ404、行デコーダ406、列デコーダ408、センス増幅器410、メモリアレイ412、およびデータ入／出力414、である。
本発明が例示的な実施形態によって説明されるが、この説明は限定の意味で構成されることを意味しない。例示的な実施形態のさまざまな変更が、本発明の追加の実施形態と同様に、この説明を参照することで当業者に明らかとなるであろう。例えば、フォトレジストから形成されるような説明された構造は、非晶質炭素（AC）、透明炭素（TC）、多層レジスト（MLR）、もしくは二層レジスト（BLR）などの他の材料から形成されてもよい。乾式現像エッチングが、パターンをフォトレジスト層から絶縁性反射防止膜（DARC）もしくは底部反射防止膜（BARC）に転写し、その後、非結晶質炭素、透明炭素、下地である多層レジスト、もしくは多層レジストか二層レジストの下地層、に転写するために行われてもよい。さらに、使用される場合には、トリミングが乾式現像エッチングに先立ってフォトレジストの上で行われてもよいし、乾式現像エッチングの後で下地層の上で行われてもよい。
さまざまな実施形態におけるスペーサの厚さは、目標とする CD と等しくなるようにする。結果、ラインとスペースは同じ幅を有する。しかしながら、二種のスペーサ材料のスペーサの厚さは異なってもよく、二種のスペーサの厚さの和を最終ピッチに等しくしさえすれば、さまざまなデューティサイクル（duty cycle）を持った最終的なパターンが形成されてもよい。例えば、ピッチ3倍縮小プロセスの最中、厚い第一のスペーサが薄い第二のスペーサと共に使用されうる。第一のスペーサを選択的に除去した後、ゆるんだ（広い）ピッチの最終パターン（すなわち、スペーサより小さいライン）が元の密度の3倍の密度で形成される。これはいくつかの実施形態、例えばシャロウトレンチアイソレーションプロセスで使用される場合などでは好ましい。したがって、付随する請求項は、全てのそのような変更例もしくは実施形態群が本発明の正当な範囲内に入るように包含するものである。

Claims (29)

  1. エッチング予定層を設けるステップと、
    前記エッチング予定層の上に犠牲パターン層を形成するステップであって、
    前記犠牲パターン層は、少なくとも第一と第二の断面のある側壁を有する複数の区切られた部分を含む、ステップと、
    前記犠牲パターン層の各区切られた部分の各側壁に接して一つのスペーサが形成されるように、複数の犠牲第一スペーサを形成するステップと、
    前記犠牲パターン層を除去するステップと、
    コンフォーマル第二スペーサ層を、前記複数の犠牲第一スペーサの上に形成するステップと、
    前記犠牲第一スペーサに接して複数の第二スペーサを形成するために、前記コンフォーマル第二スペーサ層の一部分を除去するステップと、
    前記第二スペーサを形成するステップに続いて、前記犠牲第一スペーサを除去するステップと、
    前記第二スペーサをパターンとして用いて、前記エッチング予定層をエッチングするステップと、
    を含む、半導体デバイス製造中に使用する方法。
  2. 前記犠牲パターン層の各部分が第一の幅を含み、且つ、
    前記第一の幅よりも約25% 狭い第二の幅を持つように前記各犠牲パターン層の前記第一の幅をトリミングするステップと、
    前記複数の第一スペーサのそれぞれを、前記第一の幅の約25% の幅を持つように形成するステップと、
    前記コンフォーマル第二スペーサ層をエッチングして、前記第二スペーサがそれぞれ前記第一の幅の約25% の幅を持つようにするステップと、
    をさらに含む、請求項1の方法。
  3. 前記エッチング予定層からフィーチャを形成するように前記エッチング予定層をエッチングするステップをさらに含み、
    前記エッチング予定層から形成された各フィーチャは前記第一の幅の約25% の幅を含む、
    請求項2の方法。
  4. 前記第一の幅の約2倍の予めトリミングされたピッチを持つように、前記犠牲層の前記複数の区切られた部分を形成するステップと、
    前記エッチング予定層を、前記犠牲層の前記区切られた部分の前記予めトリミングされたピッチの約25% のピッチを持つ前記フィーチャを形成するようにエッチングするステップと、
    をさらに含む、請求項3の方法。
  5. 前記犠牲パターン層を形成して、前記複数の区切られた部分が第一の密度を有するようにする、ステップと、
    前記第二スペーサを複数のフィーチャを形成するためのパターンとして用いて前記エッチング予定層をエッチングするステップであって、前記複数のフィーチャは前記第一の密度の約4倍の第二の密度を有する、ステップと、
    をさらに含む、請求項1の方法。
  6. 前記犠牲パターン層の各部分が第一の幅を持ち、且つ、
    前記複数の第一スペーサのそれぞれを前記第一の幅の約33% である幅を有するように形
    成するステップと、
    前記コンフォーマル第二スペーサ層をエッチングして、前記第二スペーサがそれぞれ前記第一の幅の約33% の幅を持つようにするステップと、
    をさらに含む、請求項1の方法。
  7. 前記エッチング予定層からフィーチャを形成するように前記エッチング予定層をエッチングするステップをさらに含み、
    前記エッチング予定層から形成された各フィーチャは前記第一の幅の約33% の幅を含む、
    請求項6の方法。
  8. 前記第一の幅の約2倍の所定ピッチを持つように、前記犠牲層の前記複数の区切られた部分を形成するステップと、
    前記エッチング予定層を、前記犠牲層の前記区切られた部分の前記所定ピッチの約33% のピッチを持つ前記フィーチャを形成するようにエッチングするステップと、
    をさらに含む、請求項7の方法。
  9. 前記犠牲パターン層を形成して、前記複数の区切られた部分が第一の密度を有するようにする、ステップと、
    前記第二スペーサを複数のフィーチャを形成するためのパターンとして用いて前記エッチング予定層をエッチングするステップであって、前記複数のフィーチャは前記第一の密度の約3倍の第二の密度を有する、ステップと、
    をさらに含む、請求項1の方法。
  10. 前記犠牲パターン層を、フォトレジストから形成するステップをさらに含む、
    請求項1の方法。
  11. 前記犠牲パターン層を、透明炭素、多層レジスト、および二層レジストからなる群から選択された材料から形成するステップをさらに含む、
    請求項1の方法。
  12. エッチング予定層を設けるステップと、
    前記エッチング予定層の上に犠牲パターン層を形成するステップであって、
    前記犠牲パターン層は、それぞれがほぼ同じ開始幅を有する複数の区切られた部分、前記開始幅の約2倍の元のピッチ、第一と第二の断面のある側壁、および開始フィーチャ密度を含む、ステップと、
    関係式 1/2m を用いる所望のフィーチャ縮小を選択するステップであって、“m”は2 以上の整数であり、完成したフィーチャ密度は前記開始フィーチャ密度の約2m倍であり、完成したフィーチャピッチは前記元のピッチの約1/2m 倍である、ステップと、
    前記犠牲第一パターン層の各区切られた部分の前記幅を、前記開始幅の約1/2m 倍の量だけトリミングするステップと、
    複数の第一スペーサを形成するステップであって、一つのスペーサが前記第一と第二の側壁のそれぞれに接して形成され、各スペーサは前記開始幅の約1/2m 倍に等しい目標幅を有する、ステップと、
    前記犠牲パターン層を除去するステップと、
    前記複数の第一スペーサの上にコンフォーマル第二スペーサ層を形成するステップと、
    前記第一スペーサに接して複数の第二スペーサを形成するために、前記コンフォーマル第二スペーサ層の一部分を除去するステップと、
    前記コンフォーマル第二スペーサ層の前記部分を除去するステップに続いて、
    “m”が偶数である場合、前記第一スペーサを除去して前記第二スペーサを残して
    おくステップと、あるいは、
    “m”が奇数である場合、前記第二スペーサを除去して前記第一スペーサを残しておくステップと、
    前記エッチング予定層を、残っているスペーサをパターンとして用いてエッチングするステップと、
    を含む、半導体デバイス製造中に使用する方法。
  13. “m”が偶数となるように選択するステップと、
    前記第一スペーサを除去して、前記第二スペーサを残すステップと、
    前記エッチング予定層を、少なくとも前記第二スペーサをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項12の方法。
  14. 1/2m となる前記所望のフィーチャ縮小を選択するステップであって、“m”は2であるので前記完成したフィーチャ密度は前記開始フィーチャ密度の約4倍であり、前記完成したフィーチャピッチは前記元のピッチの約1/4倍である、ステップと、
    前記第一スペーサを除去して、前記第二スペーサを残すステップと、
    前記エッチング予定層を、前記第二スペーサのみをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項13の方法。
  15. 1/2m となる前記所望のフィーチャ縮小を選択するステップであって、“m”は4以上の偶数である、ステップと、
    コンフォーマル第三スペーサ層を、前記第一スペーサと前記第二スペーサの上に形成するステップと、
    前記コンフォーマル第三スペーサ層の一部分を、第三スペーサを形成するために除去するステップと、
    コンフォーマル第四スペーサ層を、前記第一スペーサ、前記第二スペーサ、および前記第三スペーサの上に形成するステップと、
    前記コンフォーマル第四スペーサ層の一部分を、第四スペーサを形成するために除去するステップと、
    前記第三スペーサと前記第一スペーサを除去して、前記第二スペーサと前記第四スペーサを残すステップと、
    前記エッチング予定層を、前記第二スペーサと前記第四スペーサをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項13の方法。
  16. 奇数となる前記所望のフィーチャ縮小を選択するステップと、
    第三スペーサ層を前記第一スペーサと前記第二スペーサの上に形成するステップと、
    前記第三スペーサ層の一部分を、第三スペーサを形成するために除去するステップと、
    前記第二スペーサを除去して、前記第一スペーサと前記第三スペーサを残すステップと、
    前記エッチング予定層を、少なくとも前記第一スペーサと前記第三スペーサをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項12の方法。
  17. 1/2m となる前記所望のフィーチャ縮小を選択するステップであって、“m”は3であるので前記完成したフィーチャ密度は前記開始フィーチャ密度の約6倍であり、前記完成したフィーチャピッチは前記元のピッチの約1/6倍である、ステップと、
    前記エッチング予定層を、前記第一スペーサと前記第三スペーサのみをパターンとして
    用いてエッチングするステップと、
    をさらに含む、請求項15の方法。
  18. エッチング予定層を設けるステップと、
    前記エッチング予定層の上に犠牲パターン層を形成するステップであって、
    前記犠牲パターン層は、それぞれがほぼ同じ開始幅を有する複数の区切られた部分、前記開始幅の約2倍の元のピッチ、第一と第二の断面のある側壁、および開始フィーチャ密度を含む、ステップと、
    関係式 1/(2m-1) を用いる所望のフィーチャ縮小を選択するステップであって、“m”は2 以上の整数であり、完成したフィーチャ密度は前記開始フィーチャ密度の約 (2m-1) 倍であり、完成したフィーチャピッチは前記元のピッチの約1/(2m-1) 倍である、ステップと、
    複数の第一のスペーサを形成するステップであって、一つの第一スペーサが前記第一と第二の側壁のそれぞれに接して形成され、各第一スペーサは前記開始幅の約1/(2m-1) 倍に等しい目標幅を有する、ステップと、
    前記犠牲パターン層を除去するステップと、
    前記複数の第一スペーサの上にコンフォーマル第二スペーサ層を形成するステップと、
    前記第一スペーサに接して複数の第二スペーサを形成するために、前記コンフォーマル第二スペーサ層の一部分を除去するステップと、
    前記複数の第二スペーサを前記第一スペーサに接して形成するステップに続いて、
    “m”が偶数である場合、前記第一スペーサを除去して前記第二スペーサを残しておくステップと、あるいは、
    “m”が奇数である場合、前記第二スペーサを除去して前記第一スペーサを残しておくステップと、
    前記エッチング予定層を、残っているスペーサをパターンとして用いてエッチングするステップと、
    を含む、半導体デバイス製造中に使用する方法。
  19. “m”が偶数となるように選択するステップと、
    前記第一スペーサを除去して、前記第二スペーサを残すステップと、
    前記エッチング予定層を、少なくとも前記第二スペーサをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項18の方法。
  20. 1/(2m-1) となる前記所望のフィーチャ縮小を選択するステップであって、“m”は2であるので前記完成したフィーチャ密度は前記開始フィーチャ密度の約3倍であり、前記完成したフィーチャピッチは前記元のピッチの約1/3倍である、ステップと、
    前記第一スペーサを除去して、前記第二スペーサを残すステップと、
    前記エッチング予定層を、前記第二スペーサのみをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項19の方法。
  21. 1/(2m-1) となる前記所望のフィーチャ縮小を選択するステップであって、“m”は4以上の偶数である、ステップと、
    コンフォーマル第三スペーサ層を、前記第一スペーサと前記第二スペーサの上に形成するステップと、
    前記コンフォーマル第三スペーサ層の一部分を、第三スペーサを形成するために除去するステップと、
    コンフォーマル第四スペーサ層を、前記第一スペーサ、前記第二スペーサ、および前記第三スペーサの上に形成するステップと、
    前記コンフォーマル第四スペーサ層の一部分を、第四スペーサを形成するために除去するステップと、
    前記第三スペーサと前記第一スペーサを除去して、前記第二スペーサと前記第四スペーサを残すステップと、
    前記エッチング予定層を、前記第二スペーサと前記第四スペーサをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項19の方法。
  22. 奇数となる前記所望のフィーチャ縮小を選択するステップと、
    第三スペーサ層を前記第一スペーサと前記第二スペーサの上に形成するステップと、
    前記第三スペーサ層の一部分を、第三スペーサを形成するために除去するステップと、
    前記第二スペーサを除去して、前記第一スペーサと前記第三スペーサを残すステップと、
    前記エッチング予定層を、少なくとも前記第一スペーサと前記第三スペーサをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項18の方法。
  23. 1/(2m-1) となる前記所望のフィーチャ縮小を選択するステップであって、“m”は3であるので前記完成したフィーチャ密度は前記開始フィーチャ密度の約5倍であり、前記完成したフィーチャピッチは前記元のピッチの約1/5倍である、ステップと、
    前記エッチング予定層を、前記第一スペーサと前記第三スペーサのみをパターンとして用いてエッチングするステップと、
    をさらに含む、請求項21の方法。
  24. エッチング予定層を設けるステップと、
    前記エッチング予定層の上に犠牲パターン層を形成するステップであって、
    前記犠牲パターン層は、少なくとも第一と第二の断面のある側壁を有する複数の区切られた部分を含む、ステップと、
    複数の犠牲第一スペーサ層を形成するステップであって、一つのスペーサが前記犠牲パターン層の各区切られた部分の各側壁に接して形成されるステップと、
    前記犠牲パターン層を除去するステップと、
    前記複数の犠牲第一スペーサの上にコンフォーマル第二スペーサ層を形成するステップと、
    前記犠牲第一スペーサに接して複数の第二スペーサを形成するために、前記コンフォーマル第二スペーサ層の一部分を除去するステップと、
    前記第二スペーサを形成するステップに続いて、前記犠牲第一スペーサを除去するステップと、
    前記エッチング予定層を前記第二スペーサをパターンとして用いてエッチングするステップと、
    を含む方法を用いて半導体デバイスを製造するステップと、
    マイクロプロセッサを設けるステップと、
    前記半導体デバイスと前記マイクロプロセッサ間の電気経路を、それらの間の電気通信を容易にするために設けるステップと、
    を含む、電子システムの製造中に使用する方法。
  25. エッチング予定層と、
    複数の平坦化されたスペーサを含むエッチングマスクであって、前記複数のスペーサのうち少なくとも二つのスペーサは異なる材料を含み、前記複数のスペーサのうちの前記ス
    ペーサは前記エッチング予定層の上に重なる同一平面上の上部表面を有する、エッチングマスクと、
    を含む、製造中の半導体デバイス。
  26. フォトリソグラフィの限界寸法の1/n 倍の寸法からなり、“n”は2より大きい整数である、エッチングされたフィーチャ、
    を含む、半導体デバイス。
  27. 前記エッチングされたフィーチャが、フォトリソグラフィの限界寸法の1/n 倍の前記寸法からなり、“n”は3以上の奇数の整数である、
    請求項26の半導体デバイス。
  28. エッチング予定層と、
    第一のマスク層部分と第二のマスク層部分が交互になっている複数の区切られた部分を有する断面からなる、前記エッチング予定層の上に重なるマスク層と、
    を含み、
    前記第一のマスク層部分はそれぞれ、一つの垂直方向型のピラーを含み、
    前記第二のマスク層部分はそれぞれ、水平方向型の部分により接続した垂直方向型のピラーの組を含む、
    製造中の半導体デバイス。
  29. 複数の犠牲スペーサのうちの一つが、第一のマスク層部分と第二のマスク層部分のそれぞれの間にはさまれている、複数の犠牲スペーサ、
    をさらに含む、請求項28の製造中の半導体デバイス。
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