KR20090018725A - 반도체 디바이스의 형성에서 교호 스페이서 성막을 이용한 피치 저감 기술 및 이를 포함하는 시스템 - Google Patents

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바오수오 조우
미르자페르 케이. 아바트체브
아다반 니루만드
폴 에이. 모간
슈앙 멩
요셉 엔. 그릴리
브라이언 제이. 코파
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마이크론 테크놀로지, 인크.
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Abstract

층을 패터닝하는 방법은 일련의 자기 정렬 스페이서들을 이용하여 최초 패터닝 층 위에 형성된 피처의 밀도를 증가시킨다. 에칭 대상 층이 제공된 다음 예를 들어 광학 리소그래피를 이용하여 형성된 최초 희생 패터닝 층이 에칭 대상 층 위에 형성된다. 실시예에 따라 패터닝 층이 트림될 수 있어서 일련의 스페이서 층들이 형성 및 에칭된다. 스페이서 층들의 수 및 그 목표 치수는 피처 밀도의 소정의 증가에 따른다. 제조중의 반도체 디바이스 및 전자 시스템이 또한 개시된다.
피치, 에칭 대상 층, 리소그래피, 스페이서, 패터닝

Description

반도체 디바이스의 형성에서 교호 스페이서 성막을 이용한 피치 저감 기술 및 이를 포함하는 시스템{PITCH REDUCTION TECHNOLOGY USING ALTERNATING SPACER DEPOSITIONS DURING THE FORMATION OF A SEMICONDUCTOR DEVICE AND SYSTEMS INCLUDING SAME}
본 발명은 반도체 제조 분야에 관한 것으로 특히, 리소그래피 마스크로 시작 피처 밀도에서 피처들(features)을 형성하고, 여러 가지 등각(conformal) 층들과 선택적 에칭의 사용을 통해 제1 밀도의 n(1보다 큰 정수)배인 최종 밀도를 생성하는 방법에 관한 것이다.
반도체 디바이스의 형성시 워드 라인, 디지트 라인, 콘택트 등의 많은 피처들 및 다른 피처들이 반도체 웨이퍼 위에 일반적으로 형성된다. 반도체 디바이스 엔지니어의 목적은 수율을 증가시키고, 제조 비용을 저감시키고 디바이스를 최소화하기 위해 소정의 영역에 이들 피처들을 가능한 한 많이 형성하는 것이다. 반도체 웨이퍼 상의 이들 구조의 형성은 리소그래피의 사용을 필요로 한다. 최선단 웨이퍼 가공에 대부분 사용된 광학 리소그래피, 리소그래피 법은 형성될 피처들을 나타내는 크롬 패턴(chrome pattern)을 갖는 수정(quartz) 포토마스크 또는 레티클(reticle)을 통해 조사원(illumination source)으로부터 소정의 파장, 일반적으 로 248나노미터(nm) 또는 193nm의 코히어런트 광을 투영하고, 포토레지스트로 코팅된 웨이퍼 상에 그 패턴을 영상화하는 것을 포함한다. 이 광은 화학적으로 포토레지스트를 변경하고, 노광된 포토레지스트(포지티브 레지스트가 사용된 경우) 또는 비노광된 포토레지스트(네거티브 레지스트가 사용된 경우)를 현상제를 이용하여 세정시킨다.
피처 크기의 저감에 따라 광학 리소그래피의 제한이 끊임없이 테스트된다. 피처 밀도의 개선은 프로세스 개선, 해상도 향상 기술이라고 하는 개선된 리소그래피 방법, 및 개선된 디바이스 및 물질들을 통해 이루어진다.
도 1-6에 도시된 하나의 이러한 프로세스 개선은 리소그래피 마스크로부터 형성된 피처들의 밀도를 배가하는데 여러 가지 층들의 형성 및 선택성 에칭과 더불어 소정의 피치(즉, 하나의 반복 피처의 시작으로부터 다음 피처의 시작으로의 소정 거리)의 반복 피처들을 갖는 마스크를 이용한다. 도 1은 반도체 웨이퍼, 에칭 대상 층(layer to be etched)(12), 예를 들어 화학적 기상 성막법(CVD) 또는 스핀 온 기술(spin-on technique)을 이용하여 탄소로부터 형성된 실리콘 질화물 층, 지지 층(14), 및 광학 리소그래피 프로세스를 이용하여 형성된 포토레지스트 층 또는 광학 리소그래피 및 에칭 프로세스를 이용하여 형성된 하드 마스크 층 등의 패턴된 마스킹 층(16)을 포함하는 반도체 웨이퍼 기판 어셈블리(10)를 포함한다. 패턴된 마스킹 층(16)은 리소그래피 프로세스에 의해 허용된 피처 크기 제한으로 형성될 수 있으며, 소정의 간격(18)으로 형성된 3개의 개별적인 피처(3개의 주기/피치)를 포함한다.
도 1의 구조를 형성한 후, 지지 층(14)의 에칭은 마스크(16)를 패턴으로서 이용하여 수행된다. 이러한 에칭은 통상적으로 에칭 대상 층(12)에 선택적인 지지 층(14)을 에칭하는(즉, 에칭 대상 층(12)의 에칭을 거의 또는 전혀 갖지 않는 지지 층(14)을 제거하는) 이방성 건식 에칭이다. 지지 층(14)을 에칭한 후, 패턴된 마스킹 층(16)이 제거되고, 예를 들어 실리콘 질화물과 같은 등각 하드 마스크 층(20)이 형성되어 도 2의 구조를 생성한다.
이어서, 도 2 구조의 스페이서 에칭이 수행되어 지지 층(14)의 측벽들을 따라 하드 마스크 층으로부터 스페이서들(20')을 갖는 도 3의 구조가 생성된다. 이어서 지지 층(14)이 에칭되어 도 4의 구조가 생성된다.
다음에 하드 마스크 층으로부터 형성된 스페이서들(20')이 에칭 대상 층(12)을 에칭하는 한 패턴으로서 사용되어 도 5의 구조를 생성한다. 최종적으로, 스페이서들(20')이 에칭 대상 층(12)에 대해 선택적으로 에칭되어 도 6의 구조를 생성한다.
도 1-6의 프로세스는 소정의 간격(18)에서 3개의 피처들을 갖는 마스킹 층(16)을 형성하는데 광학 리소그래피를 이용하는 장점을 갖는 한편, 도 6에 도시된 완성된 구조는 원래 간격(18) 내에 6개의 피처들(12)(6개의 주기/피치)을 갖는다. 따라서 간격 내의 피처들의 수는 추가의 리소그래피 마스크를 필요로 하지 않고 거의 배가된다.
피처 밀도를 증가시키는 여러 기술이 Tyler A. Lowrey 등의 미국 특허 제5,328,810호 및 Ceredig Roberts 등의 미국 특허 5,254,218호에 개시되어 있는데, 이 두 특허 모두 Micron Technology, Inc에 양도되었으며, 그 전체를 개시하듯이, 본 명세서에서 포함하기로 한다.
제1 피치를 갖는 광학 리소그래피 마스크를 이용하고 1/n(여기서, n은 1 보다 큰 정수)인 제2 피치를 갖는 피처들을 생성하고 리소그래피를 이용하여 얻을 수 있는 크기의 절반까지 피처 크기 저감 또는 스페이싱의 제한을 갖지 않는 반도체 디바이스를 형성하는 방법이 바람직하다.
도 1-6은 예를 들어 포토리소그패피를 이용하여 형성된 마스크 피처들의 수를 배가하는 종래의 프로세스를 기술하는 단면도들이다.
도 7-15는 소정의 영역 내의 피처들의 수를 4배만큼 증가시키는 본 발명의 방법의 실시예를 기술하는 제조 과정 중의(in-process) 반도체 디바이스의 단면도들이다.
도 16-22는 소정 영역 내의 피처들의 수를 6배 만큼 증가시키는 본 발명의 방법의 실시예를 기술하는 단면도들이다.
도 23-31은 소정 영역 내의 피처들의 수를 3배 만큼 증가시키는 본 발명의 방법의 다른 실시예 및 변형들을 기술하는 단면도들이다.
도 32-38은 소정 영역 내의 피처들의 수를 5배 만큼 증가시키는 본 발명의 다른 실시예를 기술하는 단면도들이다.
도 39는 본 발명의 실시예에 의해 형성된 디바이스들을 이용하여 제조될 수 있는 여러 가지 컴포넌트들의 등각도이다.
도 40은 저장 트랜지스터 어레이를 갖는 메모리 디바이스의 일 부분을 형성하기 위한 본 발명의 예시적 사용의 블록도이다.
본 명세서의 도면들은 정확한 스케일이 아닐 수 있으며, 개략적인 표현임을 강조한다. 도면들은 이 명세서에서 설명한 정보의 검토에 의해 본 기술 분야의 당업자에 의해 결정될 수 있는 본 발명의 특정 파라미터들, 물질들, 특정 사용, 또는 구조적인 세부사항을 표현하는데 그 의도가 있지 않다.
용어 "웨이퍼"는 실리콘, SOI(silicon-on-insulator), SOS(silicon-on-sapphire) 기술, 도핑 및 도핑되지 않은 반도체, 기본 반도체 기초에 의해 지지되는 실리콘 에피택셜 층들, 및 그외의 반도체 구조들을 포함하는 반도체 기반 물질로서 이해되어야 한다. 또한, 이하의 설명에서 "웨이퍼"를 참조하는 경우, 이전의 프로세스 단계들은 기본 반도체 구조 또는 기초 내에 또는 그 위쪽의 영역들 또는 접합들을 형성하는데 사용될 수 있다. 또한, 이하의 설명에서 "기판 어셈블리"를 참조하는 경우, 기판 어셈블리는 유전체와 도체 및 특정 단계의 처리에 따라 그 위에 형성된 트랜지스터 등의 피처들을 포함하는 층들을 포함하는 웨이퍼를 포함할 수 있다. 또한, 반도체는 실리콘 기반일 필요가 없고 특히 실리콘-게르마늄, SOI, SOS, 게르마늄(germanium), 또는 갈륨 비소(gallium arsenide) 기반일 수 있다. 또한 이 명세서의 설명 및 청구범위에서, 다른 것 위의 하나와 같이 두 층과 관련하여 사용된 용어 "상에(on)"는 층들 사이의 적어도 일부의 접촉을 의미하는 한편, "위에"는 층들이 가깝게 근접하여 있는 것을 의미하지만 가능하면 접촉은 가능하지 만 필요치 않도록 하나 이상의 추가의 개재 층들을 갖는다. "상에"나 "위에"는 본 명세서에서 사용되는 바와 같이, 임의의 방향성을 포함하지 않는다. 용어 "약"은, 변경이 본 발명에 문제가 되는 프로세스 또는 구조의 부적합을 초래하지 않은 한, 리스트된 값이 다소 변경될 수 있음을 나타낸다. "스페이서"는 고르지 않은 지형 위에 등각 층으로서 형성되고, 이어서 이방성으로 에칭되어 그 층의 수평 부분들을 제거하고, 그 층의 높은 수직 부분들은 남겨두는 일반적으로 유전 층을 나타낸다.
본 발명의 여러 실시예들은 피치 감소가 가변 임계 치수(critical dimension)(CD) 저감 비율을 달성하도록 교호 스페이서 성막(ASD)을 이용한다. 피치 저감 프로세스는 이전에 형성된 포토리소그래피 마스크에 의해 형성된 것보다 작은 CD를 얻는다. 본 명세서에서 개시된 여러 프로세스 실시예들은, 희생 층으로서 사용되고, 하부 층을 패터닝하는데 사용된 제2 스페이서 물질에 대해 높은 선택성으로 제거된 제1 타입의 스페이서 물질의 사용을 포함한다. 트림 비율(trim ratio), 스페이서 성막의 수 및 각 성막의 두께에 따라 종래의 포토리소그래피에 의해 정의된 원래 값의 1/n인 CD가 얻어질 수 있는데, 여기서 n은 1 보다 큰 홀수 또는 짝수의 정수이다. 환언하면, 프로세스는 n 배만큼 패턴 밀도를 증가시킨다. 특히, ASD 프로세스를 반복하고 이어서 해당 스페이서를 m 번 에칭함으로써 두 가지 방법 중 어느 것이 수행되느냐에 따라 시작 CD의 1/2m 또는 1/(2m-1)의 CD가 얻어질 수 있다. 반도체 디바이스를 형성하는 본 발명의 방법의 제1 실시예가 도 7-14에 도시되어 있다. 이 프로세스 실시예는 원래 값의 1/2m로 저감되는 CD를 발생시킨다. m의 값은 ASD 프로세스 동안 형성된 스페이서 층들의 수를 총계함으로써 결정될 수 있다.
도 7은 예를 들어, 에칭 대상 층(72) 위에 놓이는, 단면 측벽들을 갖는 포토레지스트의 단편(segmented) 부분들을 포함하는 희생 포토리소그래피 패턴(70)을 도시한다. 에칭 대상 층(72)은 반도체 웨이퍼일 수 있으며, 반도체 웨이퍼 기판 어셈블리는 반도체 웨이퍼 또는 웨이퍼 부분 위에 놓이는 하나 이상의 층들 또는 패터닝 에칭을 받게 되는 하나 이상의 그외의 층들을 구비한다. 이 실시예에서, 포토리소그래피 피처들(70)은 리소그래피 제한에서 형성되며, 각각의 피처(70)의 폭과 피처들(70) 사이의 간격(14)은 모두 거의 동일하다. 층(70)은 포토레지스트 이외에 패턴된 물질을 포함한다.
도 7 구조를 형성한 후, 등방성 에칭을 이용하여 포토레지스트 상에 트림이 수행되어, 도 8의 구조를 생성한다. 층(70)으로서 포토레지스트를 이용하는 경우, O2/Cl2 플라스마 또는 O2/HBr 플라스마 등의 산소 기반 플라스마에 마스크(70)를 노출함으로써 트림이 수행될 수 있다. 이 실시예에서, 포토레지스트 층(70)의 트림은 각각의 피처(70)의 폭을 0.25(25%)만큼 좁히는데 목적이 있다. 즉, 트리밍 후 , 각각의 피처의 폭은 트림되기 전의 피처 폭으로부터 약 25% 만큼 좁혀진다. 트림 프로세스를 규정하는 이러한 및 그외의 실시예들에서 트림을 수행하는 대안의 실시예에 있어서, 포토레지스트 피처들(70)은, 리소그래피 프로세스가 트림을 하지 않고 직접적으로 패터닝을 할 수 있도록 충분히 완화된다면, 위와는 달리 도 8의 치수에 따라 직접적으로 프린트될 수 있다. 완성된 마스크는 원래 패턴 밀도의 4 배를 갖는 것을 목표로 하며, 원래 패턴은 도 7에서 트림되지 않은 포토레지스트 층(70)이다. 원래 패턴의 4배인 패턴 밀도를 형성하는 것이 목표이므로(즉, 원래의 1/4인 피치를 갖도록), 1/2m으로 나타내어진 필요 스페이서 층들의 수는 2이다.
다음으로, 실리콘 이산화물 등의 제1 스페이서 층(90)이 도 8 구조의 표면 위에 성막되어 도 9의 구조를 생성한다. 제1 스페이서 층(90)의 두께는 도 7의 원래 패턴 폭의 0.25배가 되는 것을 목표로 한다. 도 9를 참조하면, 간격(92)은 각 트림된 포토레지스트 피처(70)의 폭과 같다. 스페이서 에칭이 종래의 기술을 이용하여 도 9의 제1 스페이서 층(90)에 대해 수행되어 제1 스페이서들(90')을 갖는 도 10 구조를 생성한다.
스페이서들(90')을 형성하기 위해 제1 스페이서 층(90)의 스페이서 에칭 후, 포토레지스트 층(70)이, 예를 들어, 애싱 프로세스(ashing process)를 이용하여 제거되고, 이어서 웨이퍼 세정이 수행되어 도 11의 구조를 생성한다. 이 프로세스는 제1 스페이서들(90')을 거의 또는 전혀 제거하지 않으므로, 110 및 92에서의 스페이싱은 크게 변경되지 않는다.
다음으로, 제2 스페이서 층(120)은 도 11 구조 위에 형성되어 도 12의 구조를 생성한다. 제2 스페이서 층(120)의 물질은, 제1 스페이서들(90')이 층(120)에 대해 선택적으로 제거될 수 있도록(즉, 스페이서 층(90')이 층(120)을 거의 또는 전혀 에칭하지 않고 제거될 수 있도록) 선택된다. 이 실시예에서, 제2 스페이서 층(120)은 실리콘 질화물을 포함한다. 이 층(120)은 또한 트림되지 않은 원래의 포토레지스트 피처들의 두께의 0.25 배의 두께를 목표로 한다. 도 11의 스페이 싱(110 및 92)은 대략 동일하므로, 도 12의 스페이싱(122 및 124) 또한 대략 동일하다.
도 12 구조를 형성한 후, 스페이서 (이방성) 에칭 등의 에칭이 제2 스페이서 층(120)에 대해 수행되어 제2 스페이서들(120')을 갖는 도 13의 구조를 생성한다. 이어서 제1 스페이서들(90')이 제2 스페이서들(120')에 대해 선택적으로 제거되어 도 14 구조를 생성한다. 실리콘 이산화물이 본 기술분야에 공지된 버퍼드 불화 수소산(buffered hydrofluoric acid)(HF) 등의 습식 프로세스 또는 건식 에칭 프로세스를 이용하여 실리콘 질화물에 대해 선택적으로 제거될 수 있다. 이 실시예에서, 나머지 제2 스페이서들(120')에 의해 형성된 패턴은 도 7에서 원래 층(70)의 밀도의 4배인 밀도를 갖는다(즉, 피치는 도 7의 피처들의 피치의 밀도의 0.25배임). 제2 스페이서들(120')에 대해 선택적인, 제1 스페이서들(90')을 제거하는데 사용된 특정 에칭은 각각의 층에 사용된 물질에 따르며, 본 기술분야에 알려진 임의의 적절한 에칭일 수 있다. 최종적으로, 에칭 대상 층(72)은, 에칭 대상 층(72)으로부터 피처들을 형성하기 위해 스페이서들(120')을 패턴으로서 이용하여 에칭된다. 스페이서들(120')에 적합한 선택성으로 층(72)을 제거하는 임의의 에칭제(etchant)가 사용될 수 있어서 도 15와 구조와 유사한 완성된 구조를 생성한다.
이 실시예의 경우에, 형성된 패턴에 관련된 여러 요소들의 크기들은 수학적 항들(terms)로 기술될 수 있다. 도 7을 참조하면, 각각의 희생 포토레지스트 피처(70)는 1의 임의의 폭으로 형성되고, 각각의 피처 사이의 간격(14)은 또한 1이어서, 피치는 2이다. 각각의 포토레지스트 피처(70)는 X 만큼 트림되어 도 8의 구조 를 생성한다. 따라서 각각의 피처(70)는 1-X의 폭을 가지며, 각각의 피처 사이의 간격(14)은 1+X이다. 이 실시예에서, 각각의 피처(70)가 1의 폭을 갖는 경우, X는 0.25이다(즉, 피처(70)의 폭의 25%임). 이어서, 제1 스페이서 층(90)이 "a"의 두께를 갖도록 형성되어 간격(92)은 1+X-2 am이고, 여기서 m은 이 프로세스에서 지금까지 형성된 스페이서 층들의 수이다(즉, 1). 이 실시예에서, 그리고 CD를 시작 CD의 1/2m로 감소시키는 다른 실시예들에서, "a"(제1 스페이서 층(90)의 두께)는 X(각각의 피처(70)로부터 트림된 폭)로 되는 것을 목표로 한다. 도 10의 구조를 생성하는 제1 스페이서 층(90)의 에칭은 요소들(70 또는 90) 사이의 관계를 변화시키지 않는다. 도 11을 생성하는 포토레지스트 피처들(70)의 제거는 포토레지스트 피처(70)의 트림 후의 폭(post-trimmed width)인 1-X(.75)의 폭과 1+X-2am의 간격(92)을 갖는 개구(110)를 형성한다(여기서 "a"는 X이고 m은 1이므로, 1-X = 1+X-2am이어서 두 개의 간격들(110 및 92)은 임의의 프로세스 야기형 변동들(process-induced variation)을 고려하지 않으면 동일하다). 도 12에서, 제2 스페이서 층(120)은 "a"의 두께를 갖도록 형성된다(또한 이 실시예에서 "a"는 X이다). 따라서 간격(122)은 1-X-2a(m-1)이고, 여기서 m은 지금까지 형성된 스페이서 층들의 수이다(즉, 2). 이어서 제2 스페이서 층(120)이 에칭되어 도 13 구조를 생성하고, 제1 스페이서 층(90)이 제거되어 도 14의 구조를 생성한다.
도 7에서 포토레지스트의 원래(트림되기 전) 폭이 1인 것을 이용하면, 도 14에서 각각의 피처 사이의 간격은 0.25이다. 위의 단락에서 기술한 바와 같이, 간격(122)은 1-X-2a(m-1)이고, 여기서, 이 실시예의 경우 X=a=0.25 및 m=2(스페이서 층들의 수)이다. 따라서 간격(122)은 1-0.25-2(2-1)0.25=0.25임이 결정될 수 있다. 또한, 간격(124)은 1+X-2am이므로, 간격(124)은 1+0.25-2(.25)(2)=0.25로 결정될 수 있다. 일반적 용어에서, 제1 및 제2 스페이서 층 두께인 "a"는 X(트림의 량)이고 또한 1/2m(최종 CD, 여기서 "m"은 스페이서 층들의 수임)이다.
전술한 프로세스는 식 1/2m에서 m의 높은 값들의 경우 변경될 수 있어서 2의 배수만큼 피처 밀도를 증가시킬 것으로 생각된다. 피처 피치를 1/6만큼 저감시키는(즉, 피처 밀도는 6배 만큼 증가되는) m=3인 프로세스가 도 7 및 16-22에서 설명된다. 또한, 설명의 간략화를 위해, 포토레지스트의 폭은 처음에 1의 포토레지스트 사이의 간격과 더불어 1의 임의의 두께를 목표로 한다. 따라서 포토레지스트 피처들은 도 7에 도시된 2의 피치를 갖는다. 도 7 구조를 형성한 후, 각각의 포토레지스트 피처(70)는 그 폭의 1/6만큼 트림된다(즉, X=1/6). 따라서 포토레지스트 피처들(70) 사이의 간격은 7/6로 증가한다.
다음에 블랭킷 제1 스페이서 층(160), 예를 들어, 실리콘 질화물이 도 16에 도시된 바와 같이 트림된 포토레지스트 위에 형성된다. 제1 스페이서 층(160)의 두께는 1/6의 두께를 목표로 한다. 도 16에서, 포토레지스트(70)는 5/6의 폭(162)을 가지며, 또한 간격(164)은 5/6이다. 제1 스페이서 층(160)은 스페이서 에칭되어 도 17에 도시된 바와 같이 제1 스페이서들(160')을 생성한다. 각각의 스페이서(160')의 기본 폭은 1/6로 유지되는 것을 목표로 한다. 스페이서 층(160)은 제1 스페이서 층으로서 m=1을 나타낸다.
도 17 구조의 형성 후, 포토레지스트(70)가 제거되고, 블랭킷 제2 스페이서 층(180)이 도 18에 도시한 바와 같이 제1 스페이서들(160') 위에 형성된다. 스페이서 층(180)은 제2 스페이서 층으로서 m=2를 나타낸다. 제2 스페이서 층(180)은 제1 스페이서들(160') 예를 들어, 실리콘 이산화물에 대해 선택적으로 에칭될 수 있는 물질로부터 형성된다. 제2 스페이서 층(180)은 1/6의 두께를 목표로 하므로, 간격(182)은 3/6(즉, X/2)가 된다. 도 18 구조는, 도 19에 도시한 바와 같이 제2 스페이서들(180')을 형성하도록 층(180)의 스페이서 에칭을 받은 다음, 도시한 바와 같이, 블랭킷 제3 스페이서 층(190)이 형성된다. 제3 스페이서 층(190)은 제1 스페이서 층 예를 들어, 실리콘 질화물과 동일한 물질로부터 형성될 수 있으며, 1/6의 두께를 목표로 한다. 따라서 간격(192)은 1/6이다. 스페이서 층(190)은 m=3을 나타내는데, 최종 스페이서 층은 1/2m에 있으며, 여기서 m=3이다.
층(190)의 스페이서 에칭이 수행되어 스페이서들(160', 180' 및 190')을 포함하는 도 20의 구조를 생성하며, 그리고 나서 제2 스페이서들(180')이 제1 스페이서들(160')에 대해 그리고 제3 스페이서들(190')에 대해 선택적으로 에칭되고 제거된다. 실리콘 질화물 스페이서들(160' 및 190')에 대해 선택적인 실리콘 이산화물 제2 스페이서들의 에칭 후, 도 21의 구조가 남게 된다. 스페이서들(160', 190')은 도 7의 포토레지스트 층(70)의 밀도의 6배인 밀도를 갖는 마스크를 제공한다. 최종적으로, 에칭 대상 층(72)이 마스크로서 스페이서들(160' 190')을 이용하여 에칭되어 도 22의 구조를 생성한다.
이 프로세스는 m의 임의의 값에 대해 본 명세서에서의 설명으로부터 변경될 수 있다. m의 최대 값의 실제적인 제한은 프로세싱 기술 및 도 7에서 X의 시작 치 수(포토레지스트의 폭과 포토레지스트 사이의 간격)에 따른다.
총 m회의 스페이서 성막의 경우에, (m-1)번째, (m-3)번째,(m-5)번째 등의 성막들로부터 얻어진 스페이서들은 희생적이며, 선택적으로 제거될 수 있다. m=3인 도 16-22의 실시예의 경우에, m-1 스페이서들, 즉, 제2 스페이서들(180')은 희생적이며, 제거된다. 이러한 개시에 있어서, "희생"이라는 용어는 에칭 대상 층을 패터닝하기 이전에 제거될 수 있는 패터닝에 사용된 스페이서들 또는 다른 층들(예컨대 층(70))을 말한다.
m이 형성된 스페이서 층들의 수인 1/2m의 CD 저감을 제공하는 위의 실시예와 관련하여 피치의 저감은 2의 배수(즉, 1/2, 1/4, 1/6 등)이다. 이하 기술한 실시예는 m≥2인 1/(2m-1)의 CD 저감을 제공하므로, 저감은 원래 패턴의 1/3, 1/5, 1/7 등일 수 있다.
이 실시예에서, 도 7의 구조는 본 기술분야에 공지된 기술에 따라 형성되고, 에칭 대상 층(72)과, 에칭 대상 층(72) 위에 놓이는 포토레지스트(70)를 포함하는 포토레리소그패피 패턴을 포함한다. 에칭 대상 층은 반도체 웨이퍼, 반도체 층 위에 놓이는 하나 이상의 층들, 또는 패터닝 에칭을 받는 하나 이상의 그외의 층들일 수 있다. 이 실시예에서, 포토리소그패피 피처들(70)은 리소그래피 제한에서 형성되고, 각각의 피처(70)의 폭과 피처들(70) 사이의 스페이싱(14)은 모두 동일하다. 층(70)은 포토레지스트가 이외에 패턴된 물질을 포함할 수 있다.
도 7 구조의 형성 후, 실리콘 이산화물 등의 제1 스페이서 층(230)이 도 7 구조의 표면 위에 성막되어 도 23의 구조를 생성한다. 제1 스페이서 층(230)의 두 께는 포토레지스트(70)의 폭의 1/3배인 것을 목표로 한다. 스페이서 에칭이 도 23의 제1 스페이서 층(230)에 대해 수행되고 나서, 포토레지스트 층(70)이 제거되어 스페이서들(230')을 갖는 도 24 구조를 생성한다. 스페이서 에칭 및 포토레지스트 에칭은 제1 스페이서 층(230)의 수직 부분들을 거의 또는 전혀 제거하지 않으므로, 232 및 240에서의 스페이싱이 크게 변하지 않는다. 스페이싱(240)은 도 23에 도시된 포토레지스트 층(70)의 폭과 같다.
다음으로, 제2 스페이서 층(250)이 도 24 구조 위에 형성되어 도 25 구조를 생성한다. 제2 스페이서 층(250)의 물질은 제1 스페이서들(230')이 층(250)에 대해 선택적으로 제거될 수 있도록 선택된다. 이 실시예에서, 제2 스페이서 층(250)은 실리콘 질화물을 포함한다. 이 층(250)은 또한 도 23에 도시된 포토레지스트 층(70)의 두께의 1/3배와 동일한 두께를 목표로 한다. 지금까지의 프로세스로 도 23에 도시된 포토레지스트 층(70)의 폭의 약 1/3인 스페이싱을 생성한다. 층(250)이 232의 간격(1/3임)의 1/2 보다 두꺼운 두께(1/3임)를 갖도록 형성되므로, 층(250)은 232에서 개구들에 걸쳐 연결되지만(bridge) 240에서 개구들에 걸쳐 연결되지 않는다.
도 25의 구조를 형성한 후, 스페이서 에칭 등의 에칭이 제2 스페이서 층(250)에 대해 수행되어, 스페이서들(230' 및 250')을 포함하는 도 26의 구조를 생성한다. 이 에칭에 의해 에칭 대상 층(72)이 노출되지만, 포토레지스트 층(70)이 원래 형성된 위치(260)에서만 노출된다. 또한, 위치(260)는 각각 도 23의 포토레지스트 층(70)의 폭의 1/3일 뿐이다.
도 26의 구조를 형성한 후, 제1 스페이서들(230')은 제2 스페이서들(250')에 대해 선택적으로 에칭되어 도 27의 구조를 생성한다. 이 실시예에서, 나머지 제2 스페이서 층(250)에 의해 형성된 패턴은 도 23에서 층(70)의 밀도의 3배인 밀도를 갖는다(즉, 피치는 도 23의 피처들(70)의 피치의 밀도의 1/3배이다). 제2 스페이서들(250')에 대해 선택적인, 제1 스페이서들(230')을 제거하는데 사용된 특정 에칭은 각각의 층에 사용된 물질에 따르며, 본 기술분야에 알려진 임의의 적합한 에칭일 수 있다. 최종적으로 에칭 대상 층(72)은 스페이서들(250')에 대해 적당한 선택성으로 층(72)을 제거(제거는 도시되지 않음)하는 임의의 에칭제를 이용하여 에칭된다.
도 25 구조에 대해 스페이서 에칭을 수행하여 도 26 구조를 생성하는 대신에 CMP 프로세스 등의 평탄화 프로세스가 도 25에 대해 수행되어 도 28의 구조를 생성할 수 있다. 이어서 스페이서(230')가 제거되어 도 29의 패턴을 남겨두고 나서, 스페이서 층(250)의 에칭 백(스페이서 에칭)이 수행되어 스페이서들(250')을 포함하는 도 30 구조를 생성한다. 최종적으로 층(72)이 에칭되어 도 31의 구조를 생성한다. 이 CMP 프로세스는 스페이서 에칭을 이용하는 것보다 더욱 균일한 높이를 포함하는 스페이서(250')를 생성할 수 있는데, 이는 후속 프로세싱에 바람직할 수 있다. 스페이서 에칭이 도 29 구조에 대해 수행되어 인접 스페이서들을 접속하는 층(250)의 수평 부분들을 세정하며, 도 30에 도시된 피처들(250') 모두는 스페이서들이고, 평탄화 동일평면의 상부를 포함한다.
이전 단락에 대한 대안의 실시예에서, 도 28의 층(250)의 에칭 백이 우선 수 행되고 이어서 스페이서들(230')이 제거될 수 있다.
도 23-27의 프로세스는 1/(2m-1)의 CD 저감을 제공하며, 여기서 m=2(스페이서 층(230 및 250)을 포함)이므로, 피치 저감은 1/3이다(피처 밀도의 3배). 이 프로세스는 m의 임의의 실제적인 값에 대해 변경될 수 있어서, 저감이 원래 패턴의 1/3, 1/5, 1/7 등으로 될 수 있다. 프로세스가 이하에 설명되며, 여기서 m=3이므로, 피치는 원래 마스크의 1/5일 것이다(즉, 피처 밀도의 5배). 또한, 설명의 간략화를 위해 포토레지스트의 폭은 초기에 1의 포토레지스트 사이의 간격과 더불어 1의 임의의 폭을 목표로 한다. 따라서 포토레지스트 피처들을 도 7에 도시된 2의 피치를 갖는다. 도 23-27의 실시예와 관련하여, 포토레지스트는 이 실시예에서는 트림되지 않는다.
이 실시예에 있어서, 블랭킷 스페이서 층 예를 들어 실리콘 질화물은 도 7 구조 위에 형성된다. 블랭킷 스페이서 층은 각각의 포토레지스트 피처(70)의 폭의 1/5의 두께를 갖는 것을 목표로 한다. 스페이서 에칭은 제1 스페이서 층에 대해 수행되어 제1 스페이서들(320), 포토레지스트(70),및 에칭 대상 층(72)을 갖는 도 32의 구조를 생성한다. 여기서, m=1이고, 스페이서들(320)은 제1 스페이서 층으로부터 형성된다.
도 33에 도시한 바와 같이, 포토레지스트 층(70)이 제거되고, 제2 스페이서 층(330)이 제1 스페이서들(320) 위에 형성된다. 층(330)은 예를 들어 실리콘 이산화물과 같은 스페이서들(320)의 물질에 대해 선택적으로 에칭될 수 있는 물질을 포함한다. 층(330)은 1/5의 두께를 목표로 하므로, 332에서 스페이싱은 3/5이고, 334에서 스페이싱은 1/5이다. 스페이서 에칭이 수행되어 제1 스페이서들(320) 및 제2 스페이서들(330')을 갖는 도 34의 구조를 생성하며, 따라서 이 프로세스의 이 시점에서 m=2이고, 스페이서들(330')은 제2 스페이서 층(320)으로부터 형성된다.
다음으로, 제3 스페이서 층(350)이 형성된다. 제3 스페이서 층(350)은 제1 스페이서 층과 같은 물질, 이 실시예의 경우에 실리콘 질화물 또는 제2 스페이서 층의 에칭을 견디는 상이한 물질을 포함할 수 있다. 제3 스페이서 층은 1/5의 두께를 목표로 한다. 제3 스페이서 층(350)의 목표 두께는 334에서 스페이싱의 절반 보다 크므로, 층(350)은 개구(334)에 걸쳐 연결되지만, 3/5의 간격을 갖는 스페이싱(332)에서 등각으로 형성된다. 이 프로세스에서 이 시점에 3개의 스페이서 층이 사용되고 있으므로, m=3이다.
도 35 구조의 완성 후, 제3 스페이서 층(350)에 대해 스페이서 에칭이 수행되어 제3 스페이서들(350')을 갖는 도 36의 구조를 생성한다.
이어서 제2 스페이서들(330')이 제1 스페이서들(320) 및 제3 스페이서들(350')에 대해 선택적으로 에칭되어 도 37 구조를 생성한다. 이어서 나머지 스페이서들(320, 350)은 에칭 대상 층(72)을 에칭하는 마스크로서 사용되어 도 38의 구조를 생성한다. 최종적으로 스페이서들(320, 350')이 제거될 수 있다.
스페이서 에칭을 사용하는 대신에, 평탄화 예를 들어, CMP가 여러 실시예들의 구조들에 대해 수행될 수 있다. 이 CMP 프로세스는 후속 프로세스에 대해 장점이 될 수 있는 균일한 높이를 갖는 스페이서들 각각을 생성할 수 있다. 큰 값의 m을 이용할 경우, 스페이서 층의 일 부분을 제거하는데 스페이서 에칭보다 평탄화 프로세스를 이용하는 것이 장점이 될 수 있다. 스페이서 에칭을 이용하여 형성된 도 38의 프로파일을 갖기보다는 평탄화 프로세스를 이용하여 형성된 구조는 도 31과 유사한 프로파일을 가질 것이다. 또한 하나 이상의 스페이서 에칭이 하나 이상의 평탄화 프로세스들과 결합될 수 있음을 생각할 수 있다.
도 7-22에 도시된 실시예들과 관련하여, 도 23-38의 실시예에 의해 형성된 패턴과 관련된 여러 요소들의 크기는 수학적 항들로 기술될 수 있다. CD는 그 원래 값의 1/(2m-1)로 저감되고 여기서, CD의 원래 값은 도 23 및 도 32에서 포토레지스트 피처(70)의 폭이고, m은 형성된 스페이서 층들의 수이고, 여기서 m≥2이다. 식 1+X+2 ma =-a은 CD에서의 소정의 저감에 필요한 스페이서 층들의 수를 결정하는데 사용될 수 있고, 여기서 m≥2이고, "a"는 원래 포토레지스트 층의 폭으로 나누어진 스페이서 층들의 두께이다. 이 실시예에서, 트림이 없으므로 X=0이다.
원래 마스크 층(70)이 도 7-22의 실시예들에서 트림되고, 도 23-38의 실시예들에서는 트림되지 않지만, 두 개의 프로세스는 유사성을 갖는다. 예를 들어, 두 가지 상이한 유형의 물질들로부터만 모든 스페이서들을 형성하는 것이 (요구되는 것은 아니지만) 가능하다. m, m-2, m-4 등의 스페이서 층들은 모두 동일한 물질로부터 형성되는 한편, m-1, m-3, m-5 등의 층들 또한 동일한 물질(그러나 m, m-2, m-4 등의 층들과 상이하며, m, m-2, m-4 층들에 대해 선택적으로 에칭가능)로 형성될 수 있다. 각각의 스페이서 층은 이전(preceding) 스페이서와는 상이한 물질로부터 형성될 수 있다. 또한, 두 실시예들에서 원래 마스킹 층, 층(70)은 제2 스페이서 층을 형성하기 전에 제거된다. 또한, 어느 하나의 실시예에서 m-1, m-3, m-5 등의 스페이서 층들이 제거될 수 있는 한편, m, m-2, m-4 등의 스페이서 층들은 패턴으로서 사용될 수 있다.
도 7-22의 실시예들은 짝수인 피처 밀도 승수(multiplier)를 제공하는 한편, 도 23-28의 실시예들은 홀수인 피처 밀도 승수를 제공한다. 도 7-22의 실시예들은 스페이서 층들의 연결을 갖지 않는 한편, 도 23-38의 실시예들은 모두 스페이서 층의 연결의 예(도 25의 232 및 도 35의 334에서)를 갖는다.
또 다른 실시예에서, 도 14의 구조가 형성되고, 층(120)은 도 7의 포토레지스트 층(70) 대신에 사용된다. 따라서, 도 8-11에서 수행되는 바와 같이, 층(120)은 트림되고, 스페이서 층이 형성되고, 스페이서 에칭된 다음 층(120)이 제거된다. 도 12 및 13의 제2 스페이서 층과 관련하여 프로세스가 계속된다.
다른 실시예에서, 도 27의 구조가 형성되고, 층(250)이 도 7의 포토레지스트 층(70) 대신 사용된다. 따라서 스페이서 층이 층(250) 위에 형성되고, 이어서 층(250)이 도 24에서 층(70)에 대해 행해진 바와 같이 제거되고, 이 최종 스페이서 층은 층(10)을 에칭하기 위한 마스크로서 사용된다. 유사한 프로세스가 본 명세서에 개시된 다른 실시예들로 수행될 수 있다.
도 39에 도시한 바와 같이, 본 발명에 따른 반도체 디바이스(390)는 마이크로프로세서(392) 등의 다른 디바이스와 함께 인쇄 회로 기판(394) 예를 들어, 컴퓨터 마더보드에 부착될 수 있거나 또는 개인용 컴퓨터, 미니컴퓨터 또는 메인프레임(396)에 사용된 메모리 모듈의 일부로서 부착될 수 있다. 마이크로프로세서 및/또는 메모리 디바이스들은 본 발명의 실시예로 형성될 수 있다(또는 그렇지 않은 경우 포함할 수 있다). 도 39는 또한 하우징(396)을 포함하는 다른 전자 디바이스에서, 예를 들어, 전화통신, 자동차 산업, 반도체 테스트 및 제조 장비, 소비자 전자제품들, 또는 사실상 소비자 또는 산업 전자 장비의 임의 부분과 관련된 마이크로프로세서(392)를 포함하는 디바이스에서 디바이스(390)의 사용을 나타낼 수 있다.
본 명세서에서 기술된 프로세스 및 구조들은 본 발명의 프로세스에 따라 형성된 패턴된 층을 포함하는 다수의 상이한 구조들을 제조하는데 사용될 수 있다. 도 40은 예를 들어, 본 발명의 실시예를 이용하여 형성될 수 있는 콘테이너 커패시터, 트랜지스터 게이트들 및 그외의 피처들을 갖는 DRAM(dynamic random access memory) 등의 메모리 디바이스의 간략화된 블록도이다. 그러한 디바이스의 일반적인 동작은 본 기술분야의 당업자에게 공지되어 있다. 도 40은 메모리 디바이스(390)에 접속된 프로세서(392)를 도시하며, 또한 메모리 집적 회로의 후속하는 기본 부분들, 즉, 제어 회로(400), 행(row) 어드레스 버퍼(402), 열(column) 어드레스 버퍼(404), 행 디코더(406), 열 디코더(408), 감지 증폭기(410), 메모리 어레이(412) 및 데이터 입력/출력(414)을 기술한다.
본 발명은 예시적인 실시예들을 참조로 하여 설명되었지만, 이러한 설명은 한정적 의미로 해석되지 않아야 한다. 예시적인 실시예들의 여러 변경 및 본 발명의 추가적인 실시예들은 이러한 설명을 참조함에 따라 본 기술분야의 당업자에게는 명백할 것이다. 예를 들어, 포토레지스트로 형성되는 것으로 기술된 구조들은 비결정질 탄소(AC), 투명 탄소(TC), 다중층 레지스트(MLR), 이중층 레지스트(bilayer resist;BLR) 등의 그외의 물질로 형성될 수 있다. 건식 현상 에칭(dry development etch)이 수행되어 포토레지스트 층으로부터 패턴을 유전체 반사방지(anti-reflective) 코팅(DARC) 또는 유기 난반사 방지 코팅(bottom anti-reflective coating;BARC)으로 전사하고, 이어서 비결정질 탄소, 투명 탄소, 하부 다중층 레지스트 또는, 다중층 레지스트 또는 이중층 레지스트의 하부층에 전사한다. 또한 트림은, 그것이 이용된다면, 건식 현상 에칭 이전에 포토레지스트에 대해 또는 건식 현상 에칭 이후에 하부 층에 대해 수행될 수 있다.
여러 실시예들에서, 스페이서 두께는 목표 CD와 같은 것으로 가정한다. 결과적으로, 라인들 및 스페이드들은 동일 폭을 갖게 된다. 그러나 두 가지 유형의 스페이서 물질들의 스페이서 두께는 상이할 수 있어서, 두 개의 스페이서 두께의 합이 최종 피치와 같은 한 여러 듀티 사이클을 갖는 최종 패턴이 형성될 수 있다. 예를 들어, 피치 3중 저감 프로세스 동안, 두꺼운 제1 스페이서가 얇은 제2 스페이서와 함께 사용될 수 있다. 제1 스페이서가 선택적으로 제거된 후, 완화된 피치의 최종 패턴(즉, 스페이서 보다 작은 라인)이 원래 밀도의 3배의 밀도로 형성된다. 이는 예를 들어, 얕은 트렌치 절연 프로세스와 함께 사용되는 경우 일부 실시예들에서 바람직할 수 있다. 따라서 첨부된 청구범위들은 본 발명의 진정한 범주 내에 있는 그러한 임의의 변경 또는 실시예들을 포함하는 것으로 해석된다.

Claims (29)

  1. 반도체 디바이스의 제조 중에 사용되는 방법으로서,
    에칭 대상 층(layer to be etched)을 제공하는 단계;
    상기 에칭 대상 층 위에 희생 패터닝 층을 형성하는 단계 - 상기 희생 패터닝 층은 적어도 제1 및 제2 단면 측벽들을 갖는 복수의 단편(segmented) 부분들을 포함함-;
    복수의 제1 희생 스페이서들을 형성하는 단계- 하나의 스페이서는 상기 희생 패터닝 층의 각각의 단편 부분의 각각의 측벽 상에 형성됨-;
    상기 희생 패터닝 층을 제거하는 단계;
    상기 복수의 제1 희생 스페이서들 위에 등각 제2 스페이서 층을 형성하는 단계;
    상기 제1 희생 스페이서들 상에 복수의 제2 스페이서들을 형성하도록 상기 등각 제2 스페이서 층의 일부분을 제거하는 단계;
    제2 스페이서들의 형성에 후속하여 상기 제1 희생 스페이서들을 제거하는 단계; 및
    상기 제2 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 희생 패터닝 층의 각각의 부분은 제1 폭을 포함하고,
    상기 방법은,
    상기 제1 폭 보다 약 25% 협소한 제2 폭을 갖도록 각각의 희생 패터닝 층의 제1 폭을 트리밍(trimming)하는 단계;
    상기 제1 폭의 약 25%인 폭을 갖도록 상기 복수의 제1 스페이서들 각각을 형성하는 단계; 및
    상기 제2 스페이서들 각각이 상기 제1 폭의 약 25%인 폭을 갖도록 등각 제2 스페이서 층을 에칭하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 에칭 대상 층으로부터 피처들(features)을 형성하도록 상기 에칭 대상 층을 에칭하는 단계를 더 포함하고, 상기 에칭 대상 층으로부터 형성된 각각의 피처는 상기 제1 폭의 약 25%인 폭을 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 폭의 약 두 배의 트리밍되기 전의(pretrimmed) 피치를 갖도록 상기 희생 층의 복수의 단편 부분을 형성하는 단계; 및
    상기 피처들이, 상기 희생 층의 단편 부분들의 트리밍되기 전의 피치의 약 25%인 피치를 갖도록 형성하기 위해 상기 에칭 대상 층을 에칭하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 복수의 단편 부분들이 제1 밀도를 갖도록 상기 희생 패터닝 층을 형성하는 단계; 및
    복수의 피처들을 형성하기 위해 상기 제2 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계 - 상기 복수의 피처들은 상기 제1 밀도의 약 4배인 제2 밀도를 가짐 -
    를 포함하는 방법.
  6. 제1항에 있어서,
    상기 희생 패터닝 층의 각각의 부분은 제1 폭을 포함하며,
    상기 방법은,
    상기 제1 폭의 약 33%인 폭을 갖도록 복수의 제1 스페이서들 각각을 형성하는 단계;
    상기 제2 스페이서들 각각은 상기 제1 폭의 약 33%인 폭을 갖도록 상기 등각 제2 스페이서 층을 에칭시키는 단계
    를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 에칭 대상 층으로부터 피처들을 형성하도록 상기 에칭 대상 층을 에칭하는 단계를 더 포함하고, 상기 에칭 대상 층으로부터 형성된 각각의 피처는 상기 제1 폭의 약 33%인 폭을 포함하는 방법.
  8. 제7항에 있어서,
    상기 제1 폭의 약 두 배의 미리 결정된 피치를 갖도록 상기 희생 층의 복수의 단편 부분을 형성하는 단계; 및
    상기 피처들이, 상기 희생 층의 단편 부분들의 미리 결정된 피치의 약 33%인 피치를 갖도록 형성하기 위해 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 복수의 단편 부분들이 제1 밀도를 갖도록 희생 패터닝 층을 형성하는 단계; 및
    복수의 피처들을 형성하기 위해 상기 제2 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계 - 상기 복수의 피처들은 상기 제1 밀도의 약 3배인 제2 밀도를 가짐 -
    를 더 포함하는 방법.
  10. 제1항에 있어서,
    포토레지스트로부터 상기 희생 패터닝 층을 형성하는 단계를 더 포함하는 방법.
  11. 제1항에 있어서,
    투명 탄소(transparent carbon), 다중 층 레지스트 및 이중 층 레지스트로 이루어진 그룹에서 선택된 물질로부터 상기 희생 패터닝 층을 형성하는 단계를 더 포함하는 방법.
  12. 반도체 디바이스의 제조 중에 사용되는 방법으로서,
    에칭 대상 층을 제공하는 단계;
    상기 에칭 대상 층 위에 희생 패터닝 층을 형성하는 단계 - 상기 희생 패터닝 층은 거의 동일한 시작 폭, 상기 시작 폭의 약 두 배인 원래 피치, 제1 및 제2 단면 측벽 및 시작 피처 밀도를 각각 갖는 복수의 단편 부분들을 포함함 - ;
    1/2m 관계를 이용하여 원하는 피처 저감을 선택하는 단계 - "m"은 2 이상인 정수이고, 완성된 피처 밀도는 상기 시작 피처 밀도의 약 2m 배이고, 완성된 피처 피치는 상기 원래 피치의 약 1/2m 배일 것임 - ;
    상기 시작 폭의 약 1/2m배인 양 만큼 제1 희생 패터닝 층의 각각의 단편 부분의 폭을 트리밍하는 단계;
    복수의 제1 스페이서들을 형성하는 단계 - 제1 및 제2 측벽들 각각 위에 하 나의 스페이서가 형성되고, 각각의 스페이서는 상기 시작 폭의 1/2m과 거의 동일한 목표 폭을 가짐 - ;
    상기 희생 패터닝 층을 제거하는 단계;
    복수의 제1 스페이서들 상에 등각 제2 스페이서 층을 형성하는 단계;
    상기 제1 스페이서들 상에 복수의 제2 스페이서들을 형성하도록 상기 등각 제2 스페이서 층의 일부분을 제거하는 단계;
    상기 등각 제2 스페이서 층의 상기 일부분의 제거에 후속하여,
    "m"이 짝수인 경우, 상기 제2 스페이서들이 남아있도록 제1 스페이서들을 제거하는 단계, 또는
    "m"이 홀수인 경우, 상기 제1 스페이서들이 남아있도록 제2 스페이서들을 제거하는 단계; 및
    나머지 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    "m"을 짝수로 선택하는 단계;
    상기 제2 스페이서들이 남아있도록 상기 제1 스페이서들을 제거하는 단계; 및
    적어도 상기 제2 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에 칭하는 단계
    를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 원하는 피처 저감이 1/2m이 되도록 선택하는 단계 - 상기 완성된 피처 밀도가 상기 시작 피처 밀도의 약 4배이고, 상기 완성된 피처 피치가 상기 원래 피치의 약 1/4배가 되도록 "m"은 2임-;
    상기 제2 스페이서들이 남아있도록 상기 제1 스페이서들을 제거하는 단계; 및
    상기 제2 스페이서들만을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  15. 제13항에 있어서,
    상기 원하는 피처 저감이 1/2m이 되도록 선택하는 단계 - "m"은 4 이상인 짝수임 - ;
    상기 제1 스페이서들 위에 그리고 상기 제2 스페이서들 상에 등각 제3 스페이서 층을 형성하는 단계;
    제3 스페이서들을 형성하도록 상기 등각 제3 스페이서 층의 일부분을 제거하는 단계;
    상기 제1 및 제2 스페이서들 위에 그리고 상기 제3 스페이서들 상에 등각 제4 스페이서 층을 형성하는 단계;
    제4 스페이서들을 형성하도록 상기 등각 제4 스페이서 층의 일부분을 제거하는 단계;
    상기 제3 및 제1 스페이서들을 제거하고, 상기 제2 및 제4 스페이서들을 남겨두는 단계; 및
    상기 제2 및 제4 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  16. 제12항에 있어서,
    상기 원하는 피처 저감이 홀수가 되도록 선택하는 단계;
    상기 제1 스페이서들 위에 그리고 상기 제2 스페이서들 상에 제3 스페이서 층을 형성하는 단계;
    제3 스페이서들을 형성하도록 상기 제3 스페이서 층의 일부분을 제거하는 단계;
    상기 제2 스페이서들을 제거하고, 상기 제1 및 제3 스페이서들을 남겨두는 단계; 및
    적어도 상기 제1 및 제3 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  17. 제15항에 있어서,
    상기 원하는 피처 저감이 1/2m이 되도록 선택하는 단계 - 상기 완성된 피처 밀도가 상기 시작 피처 밀도의 약 6배이고, 상기 완성된 피처 피치가 상기 원래 피치의 약 1/6배가 되도록 "m"은 3임 - ; 및
    제1 및 제3 스페이서들만을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계를 더 포함하는 방법.
  18. 반도체 디바이스의 제조 중에 사용되는 방법으로서,
    에칭 대상 층을 제공하는 단계;
    상기 에칭 대상 층 위에 희생 패터닝 층을 형성하는 단계 - 상기 희생 패터닝 층은 대략 같은 시작 폭, 상기 시작 폭의 약 두 배의 원래 피치, 제1 및 제2 단면 측벽들 및 시작 피처 밀도를 각각 갖는 복수의 단편 부분들을 포함함 - ;
    식 1/(2m-1)을 이용하여 원하는 피처 저감을 선택하는 단계 - "m"은 2 이상의 정수이고, 완성된 피처 밀도는 상기 시작 피처 밀도의 약 (2m-1)배이고, 완성된 피처 피치는 상기 원래 피치의 약 1/(2m-1)배임 - ;
    복수의 제1 스페이서들을 형성하는 단계 - 제1 및 제2 측벽들 각각에 하나의 제1 스페이서가 형성되고, 각각의 제1 스페이서는 상기 시작 폭의 1/(2m-1)배와 거의 동일한 목표 폭을 가짐 - ;
    상기 희생 패터닝 층을 제거하는 단계;
    상기 복수의 제1 스페이서들 상에 등각 제2 스페이서 층을 형성하는 단계;
    상기 제1 스페이서들 상에 복수의 제2 스페이서들을 형성하기 위해 상기 등각 제2 스페이서 층의 일부분을 제거하는 단계;
    상기 제1 스페이서들 상에 복수의 제2 스페이서들을 형성하는 것에 후속하여,
    "m"이 짝수인 경우, 상기 제2 스페이서들이 남아있도록 상기 제1 스페이서들을 제거하는 단계, 또는
    "m"이 홀수인 경우, 상기 제1 스페이서들이 남아있도록 상기 제2 스페이서들을 제거하는 단계; 및
    나머지 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서,
    "m"을 짝수로 선택하는 단계;
    상기 제2 스페이서들이 남아 있도록 상기 제1 스페이서들을 제거하는 단계; 및
    적어도 상기 제2 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  20. 제19항에 있어서,
    상기 원하는 피처 저감이 1/(2m-1)이 되도록 선택하는 단계 - 상기 완성된 피처 밀도가 상기 시작 피처 밀도의 약 3배이고, 상기 완성된 피처 피치가 상기 원래 피치의 약 1/3배가 되도록 "m"은 2임-;
    상기 제2 스페이서들이 남아있도록 상기 제1 스페이서들을 제거하는 단계; 및
    상기 제2 스페이서들만을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  21. 제19항에 있어서,
    상기 원하는 피처 저감이 1/(2m-1)가 되도록 선택하는 단계 - "m"은 4이상의 짝수임 - ;
    상기 제1 스페이서들 위에 그리고 상기 제2 스페이서들 상에 등각 제3 스페이서 층을 형성하는 단계;
    제3 스페이서들을 형성하기 위해 상기 등각 제3 스페이서 층의 일부분을 제거하는 단계;
    상기 제1 및 제2 스페이서들 위에 그리고 상기 제3 스페이서들 상에 등각 제 4 스페이서 층을 형성하는 단계;
    제4 스페이서들을 형성하기 위해 상기 등각 제4 스페이서 층의 일부분을 제거하는 단계;
    상기 제3 및 제1 스페이서들을 제거하고, 상기 제2 및 제4 스페이서들을 남겨두는 단계; 및
    상기 제2 및 제4 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  22. 제18항에 있어서,
    상기 원하는 피처 저감을 홀수로 선택하는 단계;
    상기 제1 스페이서들 위에 그리고 상기 제2 스페이서들 상에 제3 스페이서 층을 형성하는 단계;
    제3 스페이서들을 형성하도록 상기 제3 스페이서 층의 일부분을 제거하는 단계; 및
    상기 제2 스페이서들을 제거하고 상기 제1 및 제3 스페이서들을 남겨두는 단계; 및
    적어도 상기 제1 및 제3 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  23. 제21항에 있어서,
    상기 원하는 피처 저감이 1/(2m-1)이 되도록 선택하는 단계 - 상기 완성된 피처 밀도가 상기 시작 피처 밀도의 약 5배이고, 상기 완성된 피처 피치가 상기 원래 피치의 약 1/5배가 되도록 "m"은 3임 - ; 및
    상기 제1 및 제3 스페이서들만을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 더 포함하는 방법.
  24. 전자 시스템의 제조 중에 사용되는 방법으로서,
    에칭 대상 층을 제공하는 단계,
    상기 에칭 대상 층 위에 희생 패터닝 층을 형성하는 단계 - 상기 희생 패터닝 층은 적어도 제1 및 제2 단면 측벽들을 갖는 복수의 단편 부분들을 포함함 - ,
    복수의 제1 희생 스페이서들을 형성하는 단계 - 상기 희생 패터닝 층의 각각의 단편 부분의 각각의 측벽 상에 하나의 스페이서가 형성됨 - ,
    상기 희생 패터닝 층을 제거하는 단계,
    상기 복수의 제1 희생 스페이서들 위에 등각 제2 스페이서 층을 형성하는 단계,
    상기 제1 희생 스페이서들 상에 복수의 제2 스페이서들을 형성하기 위해 상기 등각 제2 스페이서 층의 일부분을 제거하는 단계,
    상기 제2 스페이서들 형성에 후속하여, 상기 제1 희생 스페이서들을 제거하는 단계, 및
    상기 제2 스페이서들을 패턴으로서 이용하여 상기 에칭 대상 층을 에칭하는 단계
    를 포함하는 방법을 이용하여 반도체 디바이스를 제조하는 단계;
    마이크로프로세서를 제공하는 단계: 및
    상기 반도체 디바이스와 상기 마이크로프로세서 사이의 전기적 통신을 용이하게 하도록 이들 사이에 전기적 경로를 제공하는 단계
    를 포함하는 방법.
  25. 제조 과정 중(in-process)의 반도체 디바이스로서,
    에칭 대상 층; 및
    복수의 평탄화 스페이서들을 포함하는 에칭 마스크 - 복수의 스페이서들 중 적어도 두 개는 상이한 물질을 포함하고, 상기 복수의 스페이서들은 상기 에칭 대상 층 위에 놓이는 동일평면(coplanar) 상부면들을 가짐 -
    를 포함하는 제조 과정 중의 반도체 디바이스.
  26. 반도체 디바이스로서,
    포토리소그래피의 임계 치수(critical dimension)의 1/n배인 치수를 포함하는 에칭된 피처 - "n"은 2 보다 큰 정수임 -
    를 포함하는 반도체 디바이스.
  27. 제26항에 있어서,
    상기 에칭된 피처는 포토리소그래피의 임계 치수의 1/n배인 치수를 포함 - "n"은 3 이상의 홀수 정수- 하는 반도체 디바이스.
  28. 제조 과정 중의 반도체 디바이스로서,
    에칭 대상 층; 및
    복수의 분리된, 교호하는 제1 및 제2 마스크 층 부분들을 갖는 단면부를 포함하는 상기 에칭 대상 층 위에 놓이는 마스크 층
    을 포함하고,
    상기 제1 마스크 층 부분들 각각은 단일의 수직 배향 필라(pillar)를 포함하고,
    상기 제2 마스크 층 부분들 각각은 수평 배향 단편부분에 의해 접속된 수직 배향 필라들의 쌍을 포함하는 제조 과정 중의 반도체 디바이스.
  29. 제28항에 있어서,
    복수의 희생 스페이서들을 더 포함하고, 상기 복수의 희생 스페이서들 중 하나는 각각의 제1 및 제2 마스크 층 부분 사이에 개재되는 제조 과정 중의 반도체 디바이스.
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