KR102460716B1 - 집적회로 소자의 제조 방법 - Google Patents

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Abstract

집적회로 소자의 제조 방법에서, 기판 상에 복수의 피쳐 패턴을 형성하기 위하여 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT 공정을 이용한다. 이 때 1차 더블 패터닝에 의해 얻어지는 복수의 희생 스페이서와, 2차 더블 패터닝에 의해 얻어지는 복수의 스페이서를 피쳐층 상의 동일 레벨에 형성한다.

Description

집적회로 소자의 제조 방법 {Method of manufacturing integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자의 제조 방법에 관한 것으로, 특히 QPT (quadruple patterning technology) 공정을 이용하는 집적회로 소자의 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적하기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 반도체 소자의 디자인 룰이 급격하게 감소됨에 따라 포토리소그래피 공정에서의 해상 한계로 인하여 미세 피치를 가지는 미세 패턴을 형성하는 데 한계가 있다. 이에 따라 기존의 포토리소그래피 공정에서의 해상 한계 내에서 상기 미세 패턴을 형성할 수 있는 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 기존의 포토리소그래피 공정에서의 해상 한계 내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지는 고밀도 패턴을 단순화된 공정으로 형성할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 제1 물질로 구성된 피쳐층(feature layer)을 형성한다. 상기 피쳐층의 상면에 접하고 상기 제1 물질로 구성되는 한 쌍의 희생 스페이서를 형성한다. 상기 한 쌍의 희생 스페이서 각각의 양 측벽을 덮는 제1 부분들과 상기 한 쌍의 희생 스페이서 사이에서 상기 피쳐층을 덮는 제2 부분을 포함하고, 상기 제1 물질과 다른 제2 물질로 구성된 스페이서층을 형성한다. 상기 한 쌍의 희생 스페이서 사이에서 상기 스페이서층의 상기 제2 부분을 덮는 보호 패턴을 형성한다. 상기 한 쌍의 희생 스페이서가 노출되도록 상기 보호 패턴, 상기 스페이서층, 및 상기 한 쌍의 희생 스페이서 각각의 높이를 낮춘다. 상기 스페이서층의 상기 제2 부분이 상기 보호 패턴으로 덮여 있는 상태에서 상기 한 쌍의 희생 스페이서를 제거하여 상기 피쳐층의 일부를 노출시킨다. 상기 보호 패턴을 제거하여 상기 스페이서층의 상기 제2 부분을 노출시킨다. 상기 스페이서층의 상기 제2 부분을 제거하여 상기 피쳐층을 노출시키는 복수의 스페이서를 형성한다. 복수의 스페이서를 식각 마스크로 이용하여 피쳐층을 식각한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판상에 피쳐층을 형성한다. 상기 피쳐층 상의 제1 레벨에 복수의 희생 스페이서를 형성한다. 상기 복수의 희생 스페이서 각각의 양 측벽에 접하는 제1 부분들과 상기 복수의 희생 스페이서 각각의 사이에서 상기 피쳐층의 상면에 접하는 제2 부분들을 포함하는 스페이서층을 형성한다. 상기 제1 레벨에서 상기 복수의 희생 스페이서 각각의 사이의 공간에 상기 스페이서층의 상기 제2 부분들을 덮는 복수의 보호 패턴을 형성한다. 상기 스페이서층의 상기 제2 부분들이 상기 복수의 보호 패턴으로 덮여 있는 상태에서 상기 스페이서층 중 일부를 제거하여 상기 스페이서층에 상기 복수의 희생 스페이서를 노출시키는 복수의 개구를 형성한다. 상기 피쳐층 중 복수의 제1 식각 영역이 노출되도록 상기 복수의 개구를 통해 상기 복수의 희생 스페이서를 제거한다. 상기 스페이서층의 상기 제2 부분들이 노출되도록 상기 복수의 보호 패턴을 제거한다. 상기 스페이서층의 상기 제2 부분들을 제거하여 상기 피쳐층 중 상기 복수의 제1 식각 영역으로부터 이격된 복수의 제2 식각 영역들을 노출시키고 상기 스페이서층의 상기 제1 부분들로 이루어지는 복수의 스페이서를 형성한다. 상기 복수의 스페이서를 식각 마스크로 이용하여 상기 피쳐층 중 상기 복수의 제1 식각 영역 및 상기 복수의 제2 식각 영역을 식각한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 제1 영역 및 제2 영역에 제1 물질로 구성되는 피쳐층을 형성한다. 상기 제2 영역에서 상기 피쳐층을 덮는 블로킹막을 형성한다. 상기 제1 영역에서 상기 피쳐층 위에 서로 이격되어 있고 상기 제1 물질로 구성되며 상기 피쳐층의 상면에 접해 있는 복수의 희생 스페이서를 형성하는 동시에, 상기 제2 영역에서 상기 블로킹막의 적어도 일부를 덮으며 상기 제1 물질로 구성되는 제1 피복층을 형성한다. 상기 제1 영역에서 상기 복수의 희생 스페이서 각각의 양 측벽에 접하는 제1 부분들과 상기 복수의 희생 스페이서 각각의 사이에서 상기 피쳐층의 상면에 접하는 제2 부분들을 포함하고, 상기 제1 물질과 다른 제2 물질로 구성된 스페이서층을 형성하는 동시에, 상기 제2 영역에서 상기 제1 피복층의 적어도 일부를 덮는 제2 피복층을 형성한다. 상기 제1 영역에서 상기 복수의 희생 스페이서 각각의 사이의 공간에 상기 스페이서층의 상기 제2 부분들을 덮는 복수의 보호 패턴을 형성한다. 상기 스페이서층의 상기 제2 부분들이 상기 복수의 보호 패턴으로 덮여 있는 상태에서 상기 스페이서층 중 일부를 제거하여 상기 스페이서층에 상기 복수의 희생 스페이서를 노출시키는 복수의 개구를 형성한다. 상기 제1 영역에서 상기 피쳐층 중 복수의 제1 식각 영역이 노출되도록 상기 복수의 개구를 통해 상기 복수의 희생 스페이서를 제거한다. 상기 제1 영역에서 상기 스페이서층의 상기 제2 부분들이 노출되도록 상기 복수의 보호 패턴을 제거한다. 상기 제1 영역에서 상기 스페이서층의 상기 제2 부분들을 제거하여 상기 피쳐층 중 상기 복수의 제1 식각 영역으로부터 이격된 복수의 제2 식각 영역들을 노출시키고 상기 스페이서층의 상기 제1 부분들로 이루어지는 복수의 스페이서를 형성한다. 상기 제2 영역에서 상기 피쳐층이 상기 블로킹막으로 덮인 상태에서 상기 제1 영역에서 상기 복수의 스페이서를 식각 마스크로 이용하여 상기 피쳐층 중 상기 복수의 제1 식각 영역 및 상기 복수의 제2 식각 영역을 식각하여 복수의 피쳐 패턴을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 기판 상에 복수의 피쳐 패턴을 형성하기 위하여 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT 공정을 이용하며, 이 때 1차 더블 패터닝에 의해 얻어지는 복수의 희생 스페이서와, 2차 더블 패터닝에 의해 얻어지는 복수의 스페이서를 피쳐층 상의 동일 레벨에 형성한다. 이에 따라, 통상의 공정에서 요구되었던 중간 희생막들을 필요로 하지 않으므로 복수의 피쳐 패턴을 형성하기 위한 공정 절차가 단순해지고 공정 단가도 절감될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2n은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3h는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 레이아웃이다.
도 5a 내지 도 5o는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자 및 그 제조 방법을 설명하기 위한 도면들로서, 도 8a는 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 레이아웃(layout)을 도시한 도면이고, 도 8b는 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 사시도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2n은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1과 도 2a 내지 도 2n을 참조하여, 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT (quadruple patterning technology) 공정을 이용하여 집적회로 소자를 제조하는 방법을 설명한다.
도 1 및 도 2a를 참조하면, 공정 P10에서, 기판(110)상에 피쳐층(feature layer)(120)을 형성한다.
기판(110)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다. 피쳐층(120)은 산화막, 질화막, 또는 폴리실리콘막으로 이루어질 수 있으나, 있으나, 이들에 한정되는 것은 아니다.
도 1과 도 2b 내지 도 2f를 참조하면, 공정 P20에서, 피쳐층(120) 상에 복수의 희생 스페이서(132S)를 형성한다. 복수의 희생 스페이서(132S)는 각각 피쳐층(120)의 바로 위에 형성되어 피쳐층(120)의 상면에 접하도록 형성될 수 있다.
보다 구체적으로 설명하면, 먼저 도 2b에 예시한 바와 같이, 피쳐층(120) 상에 제1 방향 (X 방향)을 따라 일정한 기준 피치(RP)로 반복 형성되는 복수의 기준 패턴(130)을 형성할 수 있다.
복수의 기준 패턴(130)은 피쳐층(120)과, 후속 공정에서 도 2c를 참조하여 설명하는 희생 스페이서층(132)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 복수의 기준 패턴(130)은 탄소 함유막(130A) 및 식각 정지막(130B)의 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 탄소 함유막(130A)은 SOH (spin-on hardmask) 재료로 이루어질 수 있다. 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다. 식각 정지막(130B)은 SiON 막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 물질에만 한정되는 것은 아니며, 다양하게 변형될 수 있다.
일부 실시예들에서, 복수의 기준 패턴(130)을 형성하기 위하여, 먼저 피쳐층(120) 상의 전면에 탄소 함유막 및 SiON 막을 차례로 적층한 후, 포토리소그래피 공정을 이용하여 상기 탄소 함유막 및 SiON 막을 패터닝할 수 있다.
복수의 기준 패턴(130)의 제1 방향 (X 방향)에서의 폭(W11)은 후속 공정들에서의 공정 편차를 고려하여 결정될 수 있다. 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈(feature size)가 1F일 때, 기준 피치(RP)는 8F일 수 있다. 일부 실시예들에서, 기준 피치(RP)가 8F인 경우, 복수의 기준 패턴(130)의 폭(W11)은 3F로 설정될 수 있다. 다른 일부 실시예들에서, 기준 피치(RP)가 8F인 경우, 복수의 기준 패턴(130)의 폭(W11)은 후속 공정에서의 공정 편차를 고려하여 3F보다 크게 설정될 수도 있다. 예를 들면, 도 2d를 참조하여 후술하는 복수의 희생 스페이서(132S)의 X 방향 폭이 1F 인 경우, 복수의 기준 패턴(130) 각각의 폭(W11)은 적어도 3F이고, 복수의 기준 패턴(130) 각각의 사이의 간격(G11)은 적어도 5F일 수 있다. 일부 실시예들에서, 복수의 기준 패턴(130)의 폭(W11)은 수 nm 내지 수 십 nm의 치수를 가질 수 있다.
복수의 기준 패턴(130)은 피쳐층(120)의 상면으로부터 수직 방향을 따라 제1 높이(H11)를 가지도록 형성될 수 있다.
도 2c를 참조하면, 복수의 기준 패턴(130) 각각의 양 측벽 및 피쳐층(120)의 상면을 컨포멀(conformal)하게 덮는 희생 스페이서층(132)을 형성한다.
피쳐층(120)은 산화막, 질화막, 또는 폴리실리콘막으로 이루어질 수 있으나, 있으나, 이들에 한정되는 것은 아니다. 희생 스페이서층(132)의 구성 물질과 피쳐층(120)의 구성 물질은 실질적으로 동일할 수 있다. 예를 들면, 피쳐층(120) 및 희생 스페이서층(132)은 각각 실리콘 산화막으로 이루어질 수 있다. 일부 실시예들에서, 희생 스페이서층(132)을 형성하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 2d를 참조하면, 희생 스페이서층(132)(도 2c 참조)을 에치백하여, 희생 스페이서층(132) 중 복수의 기준 패턴(130) 각각의 양 측벽을 덮는 부분인 복수의 희생 스페이서(132S)가 남도록 한다.
복수의 희생 스페이서(132S)의 상측 끝부(TP1)는 각각 X 방향 양측의 단면 프로파일이 비대칭 형상일 수 있다. 예를 들면, 희생 스페이서(132S)의 상측 끝부(TP1) 양 측벽 중 기준 패턴(130)의 측벽에 대면하는 측벽은 기판(110)의 연장 방향 (예를 들면 X-Y 평면의 연장 방향)에 대하여 대략 수직 방향 (Z 방향)으로 연장되는 수직 측벽일 수 있다. 반면, 기준 패턴(130)에 대면하는 측의 반대측 측벽에서는 기판(110)으로부터 먼 끝부에서 기판(110)으로부터 멀어질수록 희생 스페이서(132S)의 X 방향의 폭이 점차 작아지는 형상의 측벽일 수 있다.
도 2e를 참조하면, 도 2d의 결과물로부터 복수의 기준 패턴(130) 중 식각 정지막(130B)을 선택적으로 제거하여 탄소 함유막(130A)을 노출시킨다.
일부 실시예들에서, 피쳐층(120) 및 복수의 희생 스페이서(132S)가 실리콘 산화막으로 이루어지고, 식각 정지막(130B)이 SiON 막으로 이루어진 경우, 식각 정지막(130B)을 제거하는 동안 피쳐층(120) 및 복수의 희생 스페이서(132S)의 소모를 최대한 억제하기 위하여, CH3F 가스 및 O2 가스를 포함하는 식각 가스를 이용하여 식각 정지막(130B)을 선택적으로 식각할 수 있다. 예를 들면, 플라즈마 식각 장비의 식각 챔버 내에 도 2d의 결과물을 로딩한 후, Ar 가스를 이용하여 상기 식각 챔버 내에 CH3F 가스 및 O2 가스를 약 2:1의 부피비로 공급하면서 식각 정지막(130B)을 플라즈마 식각할 수 있다. 이와 같은 식각 공정을 수행함으로써, 식각 정지막(130B)을 식각하는 동안 상기 식각 분위기에 함께 노출되는 피쳐층(120) 및 복수의 희생 스페이서(132S)의 소모를 억제할 수 있으며, 그에 따라 패턴 형성 정밀도를 향상시킬 수 있다.
도 2f를 참조하면, 도 2e의 결과물로부터 탄소 함유막(130A)을 제거하여 피쳐층(120)의 상면 중 복수의 기준 패턴(130)으로 덮여 있던 부분을 노출시킨다.
탄소 함유막(130A)이 SOH 재료로 이루어진 경우, 탄소 함유막(130A)을 제거하기 위하여 애싱(ashing) 공정 및 스트립(strip) 공정을 이용할 수 있다.
도 1 및 도 2g를 참조하면, 공정 P30에서, 복수의 희생 스페이서(132S) 각각의 양 측벽을 덮는 제1 부분(140A)과 복수의 희생 스페이서(132S) 각각의 사이에서 피쳐층(120)을 덮는 제2 부분(140B)을 포함하는 스페이서층(140)을 형성한다.
스페이서층(140)은 복수의 희생 스페이서(132S) 및 피쳐층(120) 각각의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 복수의 희생 스페이서(132S) 및 피쳐층(120)이 각각 실리콘 산화막으로 이루어진 경우, 스페이서층(140)은 폴리실리콘으로 이루어질 수 있다.
스페이서층(140)은 복수의 희생 스페이서(132S) 각각의 측벽들 및 상면들과 피쳐층(120)의 상면을 컨포멀하게 덮도록 형성될 수 있다. 일부 실시예들에서, 스페이서층(140)의 제1 부분(140A) 및 제2 부분(140B)은 실질적으로 동일한 두께를 가질 수 있다.
도 2d를 참조하여 전술한 바와 같이, 복수의 희생 스페이서(132S) 각각의 양 측벽이 비대칭 형상을 가지므로, 복수의 희생 스페이서(132S)를 덮는 스페이서층(140) 중 복수의 희생 스페이서(132S) 각각의 비대칭 형상을 가지는 상측 끝부(TP1)를 덮는 상부(AS1)는 하나의 희생 스페이서(132S)를 중심으로 그 양 측의 외부 측벽이 비대칭 형상을 가질 수 있다.
만일, 복수의 희생 스페이서(132S) 각각의 양 측벽을 덮는 스페이서를 형성하기 위하여 상부(AS1)가 비대칭 형상을 가지는 스페이서층(140)을 그대로 에치백하는 경우, 스페이서층(140) 중 하나의 희생 스페이서(132S)를 중심으로 그 양 측벽을 덮는 부분들의 식각량이 서로 달라질 수 있으며, 그에 따라 하나의 희생 스페이서(132S)를 중심으로 그 양 측에서 스페이서층(140)의 에치백의 결과물로서 남게 되는 한 쌍의 스페이서는 서로 다른 크기 및 서로 다른 폭을 가지게 되고, 이들을 이용하여 후속의 식각 공정을 거치는 동안 기판(110) 상에 남게 되는 최종 패턴에서 원하지 않는 CD(critical dimension) 편차가 발생될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서는 상부(AS1)가 비대칭 형상을 가지는 스페이서층(140)으로 인해 발생될 수 있는 CD 편차를 억제하기 위하여 도 1의 공정 P50 및 도 2i를 참조하여 후술하는 바와 같은 공정을 수행한다.
도 1과 도 2h 및 도 2i를 참조하면, 공정 P40에서 스페이서층(140)의 제2 부분(140B)을 덮는 보호 패턴(144)을 형성한다.
보다 구체적으로 설명하면, 도 2h에 예시한 바와 같이 스페이서층(140)이 형성된 도 2f의 결과물 상에 보호막(144L)을 형성한다.
보호막(144L)은 탄소 함유막으로 이루어질 수 있다. 예를 들면, 보호막(144L)은 SOH 재료로 이루어질 수 있다. 보호막(144L)을 형성하기 위하여 스핀 코팅(spin coating) 공정을 이용할 수 있다. 보호막(144L)은 복수의 희생 스페이서(132S) 각각의 사이의 공간을 채우는 매립 부분들을 포함할 수 있다. 보호막(144L)은 탄소 함유막(130A)(도 2b 참조)의 구성 물질과 동일한 물질로 이루어질 수 있다.
도 2i를 참조하면, 보호막(144L) 중 복수의 희생 스페이서(132S) 각각의 사이의 공간을 채우는 매립 부분들만 남도록 보호막(144L)의 상면으로부터 일부를 에치백에 의해 제거한다. 그 결과, 보호막(144L) 중 스페이서층(140)의 제2 부분(140B) 위에서 복수의 희생 스페이서(132S) 각각의 사이의 공간을 채우는 매립 부분들로 이루어지는 복수의 보호 패턴(144)이 얻어질 수 있다.
도 1 및 도 2j를 참조하면, 공정 P50에서, 건식 식각 공정을 이용하여 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮춘다. 그 결과, 복수의 희생 스페이서(132S)가 노출되고, 복수의 희생 스페이서(132S)의 상측 끝부(TP1)와 스페이서층(140)의 상부(AS1)가 제거되어, 후속 공정에서 CD 편차를 야기하는 부분들이 기판(110) 상에 남아 있지 않게 될 수 있다.
일부 실시예들에서, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮추기 위하여, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 식각 선택비 차이가 실질적으로 없거나 식각 선택비 차이가 작은 조건 하에서 도 2i의 결과물을 전면 에치백할 수 있다. 다른 일부 실시예들에서, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮추기 위하여, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각을 별도의 식각 공정을 통해 에치백할 수도 있다. 예를 들면, 도 2h의 결과물에서, 복수의 보호 패턴(144) 각각의 사이에서 노출되는 스페이서층(140)을 식각하여 스페이서층(140)의 높이를 낮추면서 복수의 희생 스페이서(132S)를 노출시키는 복수의 제1 개구(140H1)를 형성하고, 그 결과 노출되는 복수의 희생 스페이서(132S)와 복수의 보호 패턴(144)을 동시에 또는 순차적으로 식각하여 복수의 희생 스페이서(132S) 및 복수의 보호 패턴(144) 각각의 높이를 낮출 수 있다.
스페이서층(140)을 식각하는 동안, 스페이서층(140)의 제2 부분(140B)은 식각 분위기에 의한 영향을 받지 않도록 보호 패턴(144)에 의해 보호될 수 있다.
만일, 스페이서층(140)을 식각하는 동안 스페이서층(140)의 제2 부분(140B)이 보호 패턴(144)에 의해 덮이지 않고 복수의 제1 개구(140H1)를 형성하기 위한 식각 분위기에 노출되는 경우, 복수의 제1 개구(140H1)가 형성되는 동안 제2 부분(140B)도 함께 식각될 수 있으며, 경우에 따라 제2 부분(140B)의 하부에 있는 피쳐층(120)까지 외부로 노출되어 피쳐층(120)의 상면에 피팅(pitting)과 같은 결함이 발생할 수 있다. 또한, 복수의 제1 개구(140H1)가 형성되는 동안 제2 부분(140B)의 하부에 있는 피쳐층(120)까지 외부로 노출되지 않더라도 제2 부분(140B)이 식각되어 두께가 작아지는 경우에는 도 2m을 참하여 후술하는 바와 같이 복수의 스페이서(140S)를 형성하기 위하여 제2 부분(140B)을 식각할 때 제2 부분(140B)의 작아진 두께로 인해 제2 부분(140B) 뿐 만 아니라 제2 부분(140B)의 하부에 있는 피쳐층(120)까지 식각되어 피쳐층(120)의 상면에 피팅과 같은 결함이 발생되거나 심한 경우에는 기판(110)까지 식각되어 공정 불량을 야기할 수 있다.
그러나, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 복수의 희생 스페이서(132S)를 노출시키는 복수의 제1 개구(140H1)를 형성하기 위하여 스페이서층(140)을 식각하는 동안, 스페이서층(140)의 제2 부분(140B)이 보호 패턴(144)에 의해 보호될 수 있으므로, 상기한 바와 같이 피쳐층(120)에 피팅 결함이 발생되는 등 공정 불량이 발생되는 것을 방지할 수 있다.
일부 실시예들에서, 복수의 희생 스페이서(132S)가 노출되도록 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이가 낮아진 후, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 노출된 상면은 하나의 평면을 이룰 수 있다.
보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이가 낮아지고 복수의 희생 스페이서(132S)가 노출된 후, 스페이서층(140)은 복수의 기준 패턴(130)의 제1 높이(H11)(도 2b 참조)보다 더 작은 제2 높이(H12)를 가질 수 있다. 일부 실시예들에서, 제1 높이(H11)와 제2 높이(H12)와의 차이는 적어도 150 Å일 수 있다. 예를 들면, 제1 높이(H11)와 제2 높이(H12)와의 차이는 약 150 ∼ 300 Å일 수 있다.
도 1 및 도 2k를 참조하면, 공정 P60에서, 스페이서층(140)에 포함된 복수의 제2 부분(140B)이 각각 보호 패턴(144)으로 덮여 있는 상태에서 복수의 제1 개구(140H1)를 통해 복수의 희생 스페이서(132S)를 제거하여, 복수의 제1 개구(140H1)를 통해 피쳐층(120) 중 복수의 제1 식각 영역(E1)을 노출시킨다.
도 1 및 도 2l을 참조하면, 공정 P70에서, 복수의 보호 패턴(144)(도 2k 참조)을 제거하여 스페이서층(140)의 복수의 제2 부분(140B)을 노출시킨다.
도 1 및 도 2m을 참조하면, 공정 P80에서, 스페이서층(140)에 포함된 복수의 제2 부분(140B)을 제거하여 피쳐층(120) 중 복수의 제1 식각 영역(E1)으로부터 이격된 복수의 제2 식각 영역(E2)을 노출시키는 복수의 제2 개구(140H2)를 형성하는 동시에, 스페이서층(140)에 포함된 복수의 제1 부분(140A)으로 이루어지는 복수의 스페이서(140S)를 형성한다.
스페이서층(140)에 포함된 복수의 제2 부분(140B)을 제거하기 위하여 스페이서층(140)을 에치백할 수 있다. 복수의 제2 부분(140B)을 제거하기 위하여 스페이서층(140)을 식각하는 동안 스페이서층(140) 중 복수의 제1 부분(140A)의 상측 일부가 함께 식각될 수 있으며, 그 결과 얻어지는 복수의 스페이서(140S) 각각의 높이는 도 2l에 예시한 복수의 제1 부분(140A)의 높이보다 더 낮아질 수 있다.
도 1 및 도 2n을 참조하면, 공정 P90에서, 복수의 스페이서(140S)를 식각 마스크로 이용하여 피쳐층(120) 중 복수의 제1 식각 영역(E1) 및 복수의 제2 식각 영역(E2)을 식각하여 복수의 피쳐 패턴(120P)을 형성한다.
그 후, 필요에 따라 복수의 스페이서(140S)를 제거하여 복수의 피쳐 패턴(120P) 각각의 상면을 노출시킬 수 있다.
일부 실시예들에서, 도 1의 공정 P40 내지 공정 P90의 공정들, 즉 도 2i 내지 도 2n을 참조하여 설명한 일련의 공정들은 하나의 챔버 내에서 진공 파괴 없이 인시튜(in-situ)로 수행될 수 있다.
도 1과 도 2a 내지 도 2n을 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 기판(110) 상에 복수의 피쳐 패턴(120P)을 형성하기 위하여 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT 공정을 이용하며, 이 때 1차 더블 패터닝에 의해 얻어지는 복수의 희생 스페이서(132S)와, 2차 더블 패터닝에 의해 얻어지는 복수의 스페이서(140S)를 피쳐층(120) 상의 동일 레벨에 형성한다.
일반적으로 1차 더블 패터닝에 의해 얻어지는 복수의 희생 스페이서와 2차 더블 패터닝에 의해 얻어지는 복수의 스페이서를 기판 상의 서로 다른 레벨에 형성하고, 이들 사이의 중간 레벨에 패턴 전사용 막으로 이용하기 위한 복수의 중간 희생막들을 형성하는 통상의 공정들과는 달리, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서는 복수의 희생 스페이서(132S)와 복수의 스페이서(140S)가 피쳐층(120) 상의 동일 레벨에 형성되므로, 통상의 공정에서 요구되었던 중간 희생막들을 필요로 하지 않는다. 따라서, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 기판(110) 상에 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되고 미세한 폭을 가지는 복수의 피쳐 패턴(120P)을 형성하기 위한 공정 절차가 단순해지고 공정 단가도 절감될 수 있다.
도 3a 내지 도 3h는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3h에 있어서, 도 2a 내지 도 2n에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a를 참조하면, 도 2a 내지 도 2e를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(110) 상에 형성된 피쳐층(120) 위에 복수의 탄소 함유막(130A)과, 복수의 탄소 함유막(130A) 각각의 양 측벽을 덮는 복수의 희생 스페이서(132S)를 형성한다. 단, 본 예에서는 도 2d를 참조하여 설명한 바와 같은 희생 스페이서층(132)(도 2c 참조)의 에치백 공정을 수행하는 동안, 또는 도 2e를 참조하여 설명한 바와 같은 식각 정지막(130B)의 제거를 위한 식각 공정을 수행하는 동안 과도 식각을 수행하여, 복수의 탄소 함유막(130A) 각각의 사이에서 노출되는 피쳐층(120)의 표면에 리세스(120R)를 형성한다. 그 결과, 피쳐층(120)의 상면에는 복수의 리세스(120R)에 복수의 단차가 형성될 수 있다.
도 3b를 참조하면, 도 2f를 참조하여 설명한 바와 같은 방법으로 복수의 탄소 함유막(130A)을 제거한다.
도 3c를 참조하면, 도 2g를 참조하여 스페이서층(140)의 형성 방법에 대하여 설명한 바와 같은 방법으로 복수의 희생 스페이서(132S) 및 피쳐층(120)을 덮는 스페이서층(140X)을 형성한다.
스페이서층(140X)은 복수의 희생 스페이서(132S) 각각의 양 측벽을 덮는 제1 부분(140A)과 피쳐층(120)의 상면 중 비교적 높은 레벨의 상면을 덮는 제2 부분(140B)과, 피쳐층(120)의 리세스(120R)를 덮는 제3 부분(140C)을 포함할 수 있다. 스페이서층(140X) 중 제3 부분(140C)의 저면은 제2 부분(140B)의 저면보다 기판(110)에 더 가까울 수 있다.
일부 실시예들에서, 스페이서층(140X)의 제1 부분(140A), 제2 부분(140B), 및 제3 부분(140C)은 실질적으로 동일한 두께를 가질 수 있다. 복수의 희생 스페이서(132S)의 상측 끝부(TP1)(도 3a 참조) 양 측벽이 비대칭 형상을 가지므로, 스페이서층(140X) 중 복수의 희생 스페이서(132S)의 상측 끝부(TP1)를 덮는 상부(AS1)는 하나의 희생 스페이서(132S)를 중심으로 그 양 측의 외부 측벽이 비대칭 형상을 가질 수 있다. 스페이서층(140X)에 대한 보다 상세한 구성은 도 2g를 참조하여 스페이서층(140)에 대하여 설명한 바와 같다.
도 3d를 참조하면, 도 2h 및 도 2i를 참조하여 설명한 바와 유사한 방법으로, 스페이서층(140X)의 제2 부분(140B) 및 제3 부분(140C)을 덮는 보호 패턴(144)을 형성한다.
도 3e를 참조하면, 도 2j를 참조하여 설명한 바와 유사한 방법으로, 보호 패턴(144), 스페이서층(140X), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮추고, 스페이서층(140X)에 복수의 희생 스페이서(132S)를 노출시키는 복수의 제1 개구(140H1)를 형성한다.
보호 패턴(144), 스페이서층(140X), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮춤으로써, 복수의 희생 스페이서(132S)의 상측 끝부(TP1)와 스페이서층(140X)의 상부(AS1)가 제거되어, 후속 공정에서 CD 편차를 야기하는 부분들이 기판(110) 상에 남아 있지 않게 될 수 있다.
보호 패턴(144), 스페이서층(140X), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮추고 복수의 제1 개구(140H1)를 형성하기 위하여 스페이서층(140X)을 식각하는 동안, 스페이서층(140X)의 제2 부분(140B) 및 제3 부분(140C)은 식각 분위기에 의한 영향을 받지 않도록 보호 패턴(144)에 의해 보호될 수 있다. 따라서, 스페이서층(140X)을 식각하는 동안 주변에 피팅 결함 등과 같은 공정 불량이 발생되는 것을 방지할 수 있다.
도 3f를 참조하면, 도 2k를 참조하여 설명한 바와 유사한 방법으로 스페이서층(140X)에 포함된 복수의 제2 부분(140B) 및 복수의 제3 부분(140C)이 각각 보호 패턴(144)(도 3e 참조)으로 덮여 있는 상태에서 복수의 제1 개구(140H1)를 통해 복수의 희생 스페이서(132S)를 제거하여, 복수의 제1 개구(140H1)를 통해 피쳐층(120) 중 복수의 제1 식각 영역(E1)을 노출시킨다.
그 후, 복수의 보호 패턴(144)(도 3e 참조)을 제거하여 스페이서층(140X)에 포함된 복수의 제2 부분(140B) 및 복수의 제3 부분(140C)을 노출시킨다.
도 3g를 참조하면, 스페이서층(140)에 포함된 복수의 제2 부분(140B) 및 복수의 제3 부분(140C)을 제거하여 피쳐층(120) 중 복수의 제1 식각 영역(E1)으로부터 이격된 복수의 제2 식각 영역(E2)을 노출시키는 복수의 제2 개구(140H2)를 형성하는 동시에, 스페이서층(140)에 포함된 복수의 제1 부분(140A)으로 이루어지는 복수의 스페이서(140R)를 형성한다.
복수의 스페이서(140R)는 Z 방향을 따라 서로 다른 수직 길이를 가지는 복수의 제1 스페이서(140R1) 및 복수의 제2 스페이서(140R2)를 포함한다. 복수의 제1 스페이서(140R1)의 수직 길이보다 복수의 제2 스페이서(140R2)의 수직 길이다 더 클 수 있다. 복수의 제2 스페이서(140R2)의 저면은 복수의 제1 스페이서(140R1)의 저면보다 기판(110)에 더 가깝다. 복수의 제1 스페이서(140R1) 및 복수의 제2 스페이서(140R2)는 X 방향을 따라 2 개씩 교대로 배치되어 있다.
스페이서층(140X)에 포함된 복수의 제2 부분(140B) 및 복수의 제3 부분(140C)을 제거하기 위하여 스페이서층(140X)을 식각하는 동안 스페이서층(140X) 중 복수의 제1 부분(140A)도 상측 일부가 함께 식각되어 복수의 제1 부분(140A)으로부터 얻어지는 복수의 스페이서(140R) 각각의 높이가 낮아질 수 있다.
도 3h를 참조하면, 복수의 스페이서(140R)를 식각 마스크로 이용하여 피쳐층(120) 중 복수의 제1 식각 영역(E1) 및 복수의 제2 식각 영역(E2)을 식각하여 복수의 피쳐 패턴(120X)을 형성한다.
그 후, 필요에 따라 복수의 스페이서(140R)를 제거하여 복수의 피쳐 패턴(120X) 각각의 상면을 노출시킬 수 있다.
일부 실시예들에서, 도 3d 내지 도 3h를 참조하여 설명한 일련의 공정들은 하나의 챔버 내에서 진공 파괴 없이 인시튜로 수행될 수 있다.
도 3a 내지 도 3h를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 기판(110) 상에 복수의 피쳐 패턴(120X)을 형성하기 위하여 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT 공정을 이용하며, 이 때 1차 더블 패터닝에 의해 얻어지는 복수의 희생 스페이서(132S)와, 2차 더블 패터닝에 의해 얻어지는 복수의 스페이서(140S)를 피쳐층(120) 상의 동일 레벨에 형성한다. 이에 따라, 통상의 공정에서 요구되었던 중간 희생막들을 필요로 하지 않으므로 공정 절차가 단순해지고 공정 단가도 절감될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(200)의 주요 구성을 도시한 레이아웃이다.
도 4를 참조하면, 집적회로 소자(200)는 제1 영역(A) 및 제2 영역(B)을 포함한다.
제1 영역(A)은 비교적 미세한 복수의 패턴들이 비교적 높은 밀도로 형성되는 고밀도 영역일 수 있다. 제2 영역(B)은 제1 영역(A)에 비해 사이즈가 큰 복수의 패턴들이 비교적 낮은 밀도로 형성되는 저밀도 영역일 수 있다. 일부 실시예들에서, 제1 영역(A)은 단위 기억 소자들이 형성되는 셀 어레이 영역일 수 있다. 예를 들면, 제1 영역(A)에는 집적회로 소자(200)를 구성하는 메모리 셀 어레이가 형성될 수 있다. 일부 실시예들에서, 제2 영역(B)은 제1 영역(A)에 형성된 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다. 또는, 제2 영역(B)은 셀 어레이 영역의 일부로서 비교적 큰 폭을 가지는 패턴이 형성되는 부분일 수 있다.
제1 영역(A)은 비교적 작은 치수의 제1 폭(W21)을 가지고 상호 평행하게 연장되는 복수의 제1 패턴(210)을 포함할 수 있다. 복수의 제1 패턴(210)은 비교적 작은 치수의 제1 간격(D21)을 사이에 두고 서로 이격될 수 있다. 제1 영역(A)에서, 형성하고자 하는 단위 소자의 종류 및 원하는 특성에 따라 제1 폭(W21) 및 제1 간격(D21)은 임의로 설계될 수 있다. 예를 들면, 제1 폭(W21) 및 제1 간격(D21)은 동일할 수 있다. 또는, 제1 폭(W21)이 제1 간격(D21) 보다 더 크거나 더 작을 수 있다. 제2 영역(B)에는 비교적 큰 치수의 제2 폭(W22)을 가지는 제2 패턴(220)을 포함할 수 있다.
일부 실시예들에서, 복수의 제1 패턴(210)은 셀 어레이 영역에 형성되는 복수의 활성 영역을 구성하고, 제2 패턴(220)은 주변회로 영역의 활성 영역을 구성할 수 있다. 다른 일부 실시예들에서, 복수의 제1 패턴(210)은 셀 어레이 영역에 형성되는 복수의 미세 도전 패턴을 구성하고, 제2 패턴(220)은 주변회로 영역 또는 셀 어레이 영역에 형성되는 비교적 큰 폭을 가지는 도전 패턴을 구성할 수 있다. 또 다른 일부 실시예들에서, 제2 패턴(220)은 얼라인 키 (align key)를 구성할 수 있다.
도 5a 내지 도 5o는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5o를 참조하여 후술하는 집적회로 소자의 제조 방법을 이용하여 도 4에 예시한 집적회로 소자(200)를 제조할 수 있다. 도 5a 내지 도 5o에서, 제1 영역(A)에는 도 4의 X1 - X1' 선 단면에 대응하는 부분이 도시되어 있고, 제2 영역(B)에는 도 4의 X2 - X2' 선 단면에 대응하는 부분이 도시되어 있다. 도 5a 내지 도 5o에 있어서, 도 2a 내지 도 2n에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 기판(110)상의 제1 영역(A) 및 제2 영역(B)에 피쳐층(120)을 형성한다.
도 5b를 참조하면, 제1 영역(A)에서 피쳐층(120)을 덮는 복수의 기준 패턴(130)과, 제2 영역(B)에서 피쳐층(120)을 덮는 블로킹막(330)을 형성한다.
복수의 기준 패턴(130) 및 블로킹막(330)은 각각 동일한 물질로 구성될 수 있다. 복수의 기준 패턴(130) 및 블로킹막(330)은 동시에 형성될 수 있다. 일부 실시예들에서, 복수의 기준 패턴(130) 및 블로킹막(330)은 각각 탄소 함유막(130A) 및 식각 정지막(130B)의 적층 구조로 이루어질 수 있다.
일부 실시예들에서, 복수의 기준 패턴(130) 및 블로킹막(330)을 형성하기 위하여, 먼저 제1 영역(A) 및 제2 영역(B)에서 피쳐층(120) 상에 탄소 함유막 및 SiON 막을 차례로 형성한 후, 포토리소그래피 공정을 이용하여 상기 탄소 함유막 및 SiON 막을 패터닝할 수 있다. 복수의 기준 패턴(130) 및 블로킹막(330)은 각각 피쳐층(120)의 상면으로부터 수직 방향을 따라 제1 높이(H21)를 가지도록 형성될 수 있다.
도 5c를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 복수의 기준 패턴(130) 및 블로킹막(330)을 덮는 희생 스페이서층(132)을 형성한다.
희생 스페이서층(132)은 제1 영역(A)에서 복수의 기준 패턴(130) 각각의 양 측벽 및 상면과 피쳐층(120)의 상면을 컨포멀하게 덮고, 제2 영역(B)에서 블로킹막(330)의 상면 및 측벽들을 컨포멀하게 덮도록 형성될 수 있다.
희생 스페이서층(132)은 피쳐층(120)의 구성 물질과 실질적으로 동일한 물질로 구성될 수 있다. 예를 들면, 희생 스페이서층(132) 및 피쳐층(120)은 각각 실리콘 산화막으로 이루어질 수 있다.
그 후, 제1 영역(A) 및 제2 영역(B) 중 제2 영역(B)만을 덮는 마스크 패턴(340)을 희생 스페이서층(132) 위에 형성할 수 있다. 마스크 패턴(340)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5d를 참조하면, 제2 영역(B)에서는 희생 스페이서층(132)이 마스크 패턴(340)으로 덮인 상태를 유지하면서, 마스크 패턴(340)을 식각 마스크로 이용하여 도 2d를 참조하여 설명한 바와 같은 방법으로 제1 영역(A)에서 희생 스페이서층(132)을 에치백하여, 희생 스페이서층(132) 중 복수의 기준 패턴(130) 각각의 양 측벽을 덮는 부분인 복수의 희생 스페이서(132S)가 남도록 한다. 제1 영역(A)에서 피쳐층(120) 상에 형성된 복수의 희생 스페이서(132S) 각각의 상측 끝부(TP2)는 X 방향 양측 측벽이 비대칭 형상을 가질 수 있다. 희생 스페이서층(132) 중 제2 영역(B)에서 마스크 패턴(340)으로 덮여 있는 부분은 제1 피복층(132C)으로 남게 될 수 있다.
그 후, 도 2e 및 도 2f를 참조하여 설명한 바와 같은 방법으로 제1 영역(A)에서 복수의 기준 패턴(130)을 제거한다. 제1 영역(A)에서는 복수의 희생 스페이서(132S) 각각의 사이의 공간을 통해 피쳐층(120)의 상면이 노출될 수 있다. 제2 영역(B)에서 마스크 패턴(340)을 제거하여 제1 피복층(132C)을 노출시킬 수 있다.
도 5e를 참조하면, 제1 영역(A)에서 복수의 희생 스페이서(132S)를 덮는 스페이서층(140)과, 제2 영역(B)에서 제1 피복층(132C)을 덮는 제2 피복층(140Y)을 동시에 형성한다.
스페이서층(140) 및 제2 피복층(140Y)은 동일 물질로 이루어질 수 있으며 동일한 증착 공정을 통해 동시에 형성될 수 있다. 스페이서층(140) 및 제2 피복층(140Y)은 피쳐층(120), 복수의 희생 스페이서(132S), 및 제1 피복층(132C) 각각의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 피쳐층(120), 복수의 희생 스페이서(132S), 및 제1 피복층(132C)이 각각 실리콘 산화막으로 이루어진 경우, 스페이서층(140) 및 제2 피복층(140Y)은 폴리실리콘으로 이루어질 수 있다. 스페이서층(140) 및 제2 피복층(140Y)을 형성하기 위하여 ALD 공정을 이용할 수 있다.
스페이서층(140)은 제1 영역(A)에서 복수의 희생 스페이서(132S) 각각의 양 측벽에 접하는 복수의 제1 부분(140A)과, 복수의 희생 스페이서(132S) 각각의 사이에서 피쳐층(120)의 상면에 접하는 복수의 제2 부분(140B)을 포함할 수 있다. 스페이서층(140) 중 희생 스페이서(132S)의 상측 끝부(TP2)를 덮는 상부(AS2)는 그 양 측의 외부 측벽이 비대칭 형상을 가질 수 있다.
제2 피복층(140Y)은 제2 영역(B)에서 블로킹막(330) 및 제1 피복층(132C)의 적어도 일부를 덮도록 형성될 수 있다. 예를 들면, 제2 피복층(140Y)은 제2 영역(B)에서 블로킹막(330) 및 제1 피복층(132C) 각각의 측벽들 및 상면들을 덮도록 형성될 수 있다.
도 5f를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 스페이서층(140) 및 제2 피복층(140Y)을 덮는 보호막(144L)을 형성한다.
일부 실시예들에서, 보호막(144L)은 블로킹막(330)을 구성하는 탄소 함유막(130A)과 동일한 물질로 이루어질 수 있다. 예를 들면 보호막(144L) 및 탄소 함유막(130A)은 SOH 재료로 이루어질 수 있다.
도 5g를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 보호막(144L)(도 5f 참조)을 에치백하여, 제1 영역(A)에서는 보호막(144L) 중 복수의 희생 스페이서(132S) 각각의 사이의 공간에서 스페이서층(140)의 복수의 제2 부분(140B)을 덮는 부분들로 이루어지는 복수의 보호 패턴(144)이 남도록 하고, 제2 영역(B)에서는 제2 피복층(140Y)을 노출시킨다.
도 5h를 참조하면, 도 2j를 참조하여 설명한 바와 유사한 방법으로 건식 식각 공정을 이용하여 제1 영역(A)에서 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮춘다. 그 결과, 복수의 희생 스페이서(132S)가 노출될 수 있다.
보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮춤으로써, 복수의 희생 스페이서(132S) 중 비대칭 형상을 가지는 상측 끝부(TP2)(도 5d 참조)와, 스페이서층(140) 중 비대칭 형상을 가지는 상부(AS2)(도 5e 참조)가 제거되어, 후속 공정에서 CD 편차를 야기하는 부분들이 기판(110) 상에 남아 있지 않게 될 수 있다. 또한, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮춘 후, 스페이서층(140)에는 복수의 희생 스페이서(132S)를 노출시키는 복수의 제1 개구(140H1)가 형성될 수 있다.
제1 영역(A)에서 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이를 낮추고 스페이서층(140)에 복수의 제1 개구(140H1)를 형성하기 위한 건식 식각 공정을 수행하는 동안, 제2 영역(B)에서는 상기 건식 식각 공정 분위기에 함께 노출되는 제2 피복층(140Y) 및 제1 피복층(132C)이 소모될 수 있으며, 그에 따라 제2 영역(B)에서 블로킹막(330)을 구성하는 식각 정지막(130B)이 노출될 수 있다.
스페이서층(140)의 높이(H22)는 제2 영역(B)에 있는 블로킹막(330)의 높이(H23) 보다 낮을 수 있다. 제1 영역(A)에 있는 보호 패턴(144)과, 제2 영역(B)에 있는 탄소 함유막(130A)은 동일한 물질, 예를 들면 SOH 재료로 이루어질 수 있으며, 제1 영역(A)에 남아 있는 보호 패턴(144)의 두께(TH1)는 제2 영역(B)에 있는 탄소 함유막(130A)의 두께(TH2)보다 작을 수 있다.
일부 실시예들에서, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 높이(H22)는 블로킹막(330)의 높이(H23)보다 더 낮고, 탄소 함유막(130A)의 두께(TH2)보다 더 작을 수 있다. 이에 따라, 보호 패턴(144), 스페이서층(140), 및 복수의 희생 스페이서(132S) 각각의 상면 레벨은 블로킹막(330)의 상면 레벨보다 더 낮을 수 있다. 특히, 제1 영역(A)에 있는 스페이서층(140)의 상면 레벨과 블로킹막(330)의 상면 레벨과의 차이(ΔH)는 적어도 약 100 Å, 예를 들면 약 100 ∼ 300 Å일 수 있다.
도 5i를 참조하면, 도 2k를 참조하여 설명한 바와 유사한 방법으로, 복수의 제1 개구(140H1)를 통해 복수의 희생 스페이서(132S)를 제거하여 피쳐층(120) 중 복수의 제1 식각 영역(E1)을 노출시킨다.
제1 영역(A)에서 복수의 희생 스페이서(132S)를 제거하는 동안, 제2 영역(B)에서 노출된 식각 정지막(130B)이 일부 소모되어 블로킹막(330)의 총 두께가 작아질 수 있다.
도 5j를 참조하면, 도 2l을 참조하여 설명한 바와 유사한 방법으로 도 5i의 결과물로부터 제1 영역(A)에서 복수의 보호 패턴(144)을 제거하여 스페이서층(140)의 복수의 제2 부분(140B)을 노출시킨 후, 도 2m을 참조하여 설명한 바와 같은 방법으로 제1 영역(A)에서 스페이서층(140)의 복수의 제2 부분(140B)을 제거하여 피쳐층(120) 중 복수의 제2 식각 영역(E2)을 노출시키는 복수의 제2 개구(140H2)를 형성하는 동시에, 스페이서층(140)에 포함된 복수의 제1 부분(140A)으로 이루어지는 복수의 스페이서(140S)를 형성한다.
제1 영역(A)에서 복수의 스페이서(140S)를 형성하는 동안, 제2 영역(B)에서 노출된 블로킹막(330) 중 식각 정지막(130B)이 소모되어 블로킹막(330)의 총 두께가 작아질 수 있다. 다른 일부 실시예들에서, 복수의 스페이서(140S)를 형성하는 동안 제2 영역(B)에서 노출된 블로킹막(330) 중 식각 정지막(130B)의 일부만 소모될 수도 있고, 식각 정지막(130B)이 모두 소모되고 그 하부의 탄소 함유막(130A)도 일부 소모되어 블로킹막(330)의 총 두께가 작아질 수 있다.
도 5k를 참조하면, 제2 영역(B)에서 피쳐층(120)이 탄소 함유막(130A)으로 덮인 상태에서, 제1 영역(A)에서 복수의 스페이서(140S)를 식각 마스크로 이용하여 피쳐층(120) 중 복수의 제1 식각 영역(E1) 및 복수의 제2 식각 영역(E2)을 식각하여 복수의 피쳐 패턴(120P)을 형성한다.
피쳐층(120) 중 복수의 제1 식각 영역(E1) 및 복수의 제2 식각 영역(E2)을 식각하는 동안, 탄소 함유막(130A)의 일부가 제거되어, 제1 영역(A)에서 복수의 피쳐 패턴(120P)이 형성된 후, 제2 영역(B)에는 피쳐층(120) 위에 작아진 두께의 탄소 함유막(130A)이 남아 있을 수 있다.
일부 실시예들에서, 도 5g 내지 도 5k를 참조하여 설명한 일련의 공정들은 하나의 챔버 내에서 진공 파괴 없이 인시튜로 수행될 수 있다.
도 5l을 참조하면, 제2 영역(B)에서 피쳐층(120) 위에 남아 있는 탄소 함유막(130A)을 제거하여 제2 영역(B)에 있는 피쳐층(120)의 상면을 노출시킨다.
도 5m을 참조하면, 도 5l의 결과물 상에 마스크 패턴(350)을 형성한다. 마스크 패턴(350)은 기판(110) 상에서 복수의 피쳐 패턴(120P)이 형성된 제1 영역(A)은 완전히 덮고, 제2 영역(B)은 피쳐층(120)의 일부만 덮도록 형성될 수 있다. 마스크 패턴(350)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5n을 참조하면, 마스크 패턴(350)을 식각 마스크로 이용하여 제2 영역(B)에서 노출된 피쳐층(120)을 식각하여 제2 영역(B)에 광폭 패턴(120Q)을 형성한다.
광폭 패턴(120Q)은 제1 영역(A)에 형성된 복수의 피쳐 패턴(120P) 각각의 폭보다 더 큰 폭을 가질 수 있다.
도 5o를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 마스크 패턴(350)을 제거하여, 제1 영역(A)에서는 복수의 피쳐 패턴(120P)을 덮고 있는 복수의 스페이서(140S)의 상면을 노출시키고, 제2 영역(B)에서는 광폭 패턴(120Q)의 상면을 노출시킨다.
일부 실시예들에서, 복수의 피쳐 패턴(120P) 및 광폭 패턴(120Q)은 도 4에 예시한 집적회로 소자(200)의 복수의 제1 패턴(210) 및 제2 패턴(220)에 각각 대응할 수 있다.
도 5a 내지 도 5o를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 기판(110) 상의 제1 영역(A)에 복수의 피쳐 패턴(120P)을 형성하기 위하여 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT 공정을 이용하며, 이 때 1차 더블 패터닝에 의해 얻어지는 복수의 희생 스페이서(132S)와, 2차 더블 패터닝에 의해 얻어지는 복수의 스페이서(140S)를 피쳐층(120) 상의 동일 레벨에 형성한다. 따라서, 통상의 공정에서와 달리 복수의 희생 스페이서(132S)와 복수의 스페이서(140S)와의 사이에 패턴 전사를 위한 별도의 중간 희생막들을 필요로 하지 않는다. 따라서, 기판(110) 상의 제1 영역(A) 및 제2 영역(B)에 서로 다른 폭을 가지는 복수의 피쳐 패턴(120P) 및 광폭 패턴(120Q)을 형성하기 위한 공정 절차가 단순해지고 공정 단가도 절감될 수 있다.
도 5a 내지 도 5o를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서는 도 2a 내지 도 2n을 참조하여 설명한 공정들을 이용하여 제1 영역(A)에 복수의 피쳐 패턴(120P)을 형성하는 방법을 설명하였으나, 도 3a 내지 도 3h를 참조하여 설명한 방법을 이용할 수도 있다.
도 6a 내지 도 6c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6c에 있어서, 도 5a 내지 도 5o에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a를 참조하면, 기판(410)을 준비한다. 기판(410)은 도 2a를 참조하여 기판(110)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
그 후, 제1 영역(A) 및 제2 영역(B)에서 기판(410) 상에 도 5a에 예시한 바와 같은 피쳐층(120)을 형성하고, 도 5b 내지 도 5o를 참조하여 설명한 바와 같은 공정들을 수행하여 제1 영역(A) 및 제2 영역(B)에서 기판(410) 상에 복수의 피쳐 패턴(120P) 및 광폭 패턴(120Q)을 형성한다. 제1 영역(A)에서, 복수의 피쳐 패턴(120P)은 복수의 스페이서(140S)로 덮여 있을 수 있다.
도 6b를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 복수의 피쳐 패턴(120P) 및 광폭 패턴(120Q)을 식각 마스크로 이용하여 기판(410)을 식각하여 기판(410)에 복수의 트렌치(T1, T2)를 형성한다.
제1 영역(A)에 형성되는 복수의 트렌치(T1)의 폭은 제2 영역(B)에 형성되는 복수의 트렌치(T2)의 폭보다 더 작을 수 있다. 제1 영역(A) 및 제2 영역(B)에 형성된 복수의 트렌치(T1, T2)에 의해 기판(410)에 복수의 활성 영역(A1, A2)이 정의될 수 있다. 특히, 제1 영역(A)에는 포토리소그래피 공정에서의 해상 한계를 초월하는 미세한 피치로 반복 형성되고 미세한 폭을 가지는 복수의 활성 영역(A1)을 형성하고, 제2 영역(B)에는 포토리소그래피 공정에서의 해상 한계 내에서 구현 가능한 비교적 큰 폭의 활성 영역(A2)을 정의할 수 있다.
기판(410)을 식각하여 기판(410)에 복수의 트렌치(T1, T2)를 형성하는 동안, 제1 영역(A)에서, 복수의 피쳐 패턴(120P)을 덮고 있던 복수의 스페이서(140S)가 제거되어 복수의 피쳐 패턴(120P)의 상면이 노출될 수 있다.
도 6c를 참조하면, 복수의 트렌치(T1, T2) 내에 절연 물질을 채운 후 평탄화하여 복수의 소자분리막(430)을 형성한다. 복수의 소자분리막(430)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 복수의 활성 영역(A1, A2)은 도 4에 예시한 집적회로 소자(200)의 복수의 제1 패턴(210) 및 제2 패턴(220)에 대응할 수 있다.
도 6a 내지 도 6c를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 제1 영역(A)에서 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되고 미세한 폭을 가지는 복수의 활성 영역(A1)을 정의하기 위하여 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT 공정을 이용하는 데 있어서, 1차 더블 패터닝에 의해 얻어지는 복수의 희생 스페이서와 2차 더블 패터닝에 의해 얻어지는 복수의 스페이서를 기판 상의 동일한 레벨에 형성하므로, 통상의 공정에서 요구되었던 중간 희생막들을 필요로 하지 않아 공정 절차가 단순해지고 공정 단가도 절감될 수 있다.
도 6a 내지 도 6c를 참조하여, 기판(410)에 복수의 활성 영역(A1, A2)을 정의하는 공정들을 포함하는 집적회로 소자의 제조 방법을 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 및 도 7b에 있어서, 도 5a 내지 도 5o에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 제1 영역(A) 및 제2 영역(B)을 가지는 기판(510)을 준비하고, 제1 영역(A) 및 제2 영역(B)에서 기판(510) 상에 식각 대상막(etching target film)(520)을 형성한다.
기판(510)은 도 2a를 참조하여 기판(110)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 식각 대상막(520)은 절연막 또는 도전막일 수 있다. 예를 들면, 식각 대상막(520)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
그 후, 식각 대상막(520) 상에 도 5a에 예시한 바와 같은 피쳐층(120)을 형성하고, 도 5b 내지 도 5o를 참조하여 설명한 바와 같은 공정들을 수행하여 제1 영역(A) 및 제2 영역(B)에서 기판(510) 상에 복수의 피쳐 패턴(120P) 및 광폭 패턴(120Q)을 형성한다. 그 후, 제1 영역(A)에서 복수의 피쳐 패턴(120P) 위에 남아 있는 복수의 스페이서(140S)(도 5o 참조) 잔류물을 제거하여 복수의 피쳐 패턴(120P) 각각의 상면을 노출시킬 수 있다.
도 7b를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 복수의 피쳐 패턴(120P) 및 광폭 패턴(120Q)을 식각 마스크로 이용하여 식각 대상막(520)을 식각하여 기판(510)에 복수의 미세 패턴(520P, 520Q)을 형성한다.
제1 영역(A)에 형성되는 복수의 미세 패턴(520P)의 폭은 제2 영역(B)에 형성되는 미세 패턴(520Q)의 폭보다 더 작을 수 있다. 제1 영역(A)에 형성되는 복수의 미세 패턴(520P)은 포토리소그래피 공정에서의 해상 한계를 초월하는 미세한 피치로 반복 형성되고 미세한 폭을 가질 수 있다. 제2 영역(B)에 형성되는 미세 패턴(520Q)은 포토리소그래피 공정에서의 해상 한계 내에서 구현 가능한 비교적 큰 폭을 가질 수 있다.
도 7a 및 도 7b를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 제1 영역(A)에서 복수의 미세 패턴(520P)을 QPT 공정을 이용하여 형성하는 데 있어서 공정 절차가 단순해지고 공정 단가도 절감될 수 있다. 따라서, 제1 영역(A) 및 제2 영역(B)에서 서로 다른 폭을 가지는 복수의 미세 패턴(520P, 520Q)을 구비한 집적회로 소자를 단순화된 공정에 의해 효과적으로 구현할 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자 및 그 제조 방법을 설명하기 위한 도면들로서, 도 8a는 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 레이아웃(layout)을 도시한 도면이고, 도 8b는 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 사시도이다.
도 8a 및 도 8b에는 비휘발성 메모리 소자의 일 예인 NAND 플래시 메모리 소자의 메모리 셀 어레이(700)의 일부 구성이 예시되어 있다. 도 8b에는 도 8a의 NAND 플래시 메모리 소자의 메모리 셀 어레이(700)를 구성하는 일부 구성 요소들, 예를 들면 비트 라인이 생략되어 있다.
도 8a 및 도 8b를 참조하면, 메모리 셀 어레이(700)는 기판(710)에 형성된 복수의 소자분리 영역(740)에 의해 정의되는 복수의 활성 영역(AC)을 포함할 수 있다. 기판(510)은 도 2a를 참조하여 기판(110)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 복수의 활성 영역(AC)은 상호 평행한 복수의 라인 패턴으로 이루어질 수 있다.
상기 복수의 활성 영역(AC) 상에 상기 복수의 활성 영역(AC)의 상부를 가로지르는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 위치할 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 사이에 복수의 활성 영역(AC)의 상부를 가로지르는 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)이 배치될 수 있다. 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 서로 평행할 수 있다.
복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 양측에 인접한 복수의 활성 영역(AC)에 복수의 불순물 영역(702)이 형성될 수 있다. 이에 따라, 직렬로 연결된 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들 및 접지 선택 트랜지스터가 형성될 수 있다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 메모리 셀 트랜지스터들은 하나의 단위 메모리 스트링(string)을 구성할 수 있다.
스트링 선택 라인(SSL)에 인접하고 접지 선택 라인(GSL)의 반대편에 위치한 복수의 활성 영역(AC)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 복수의 활성 영역(AC)은 접지 선택 트랜지스터의 소스 영역으로 정의될 수 있다.
복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각 복수의 활성 영역(AC)과 교차하는 방향으로 연장될 수 있다. 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 기판(710) 상에 차례로 적층된 터널링 절연층(752), 전하 저장층(754), 블로킹 절연층(756), 및 게이트 전극층(758)을 포함할 수 있다.
터널링 절연층(752) 및 전하 저장층(754)은 복수의 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로 인접하는 메모리 셀 트랜지스터들 별로 분리되어 있는 구조를 가질 수 있다.
터널링 절연층(752)은 실리콘 산화물, 실리콘 산질화물, 불순물이 도핑된 실리콘 산화물, 또는 실리콘 산화물보다 유전율이 더 작은 저유전 물질로 이루어질 수 있다. 전하 저장층(754)은 전하 트랩층 또는 도전층일 수 있다. 전하 저장층(754)은 도펀트(dopant)로 도핑된 반도체, 예를 들면 도핑된 폴리실리콘을 포함할 수 있다. 전하 저장층(754)은 상기 터널링 절연층(752)과 블로킹 절연층(756)에 의해 서로 전기적으로 절연될 수 있다.
블로킹 절연층(756)은 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 연장 방향을 따라 인접해 있는 메모리 셀 트랜지스터들에 공유될 수 있다. 블로킹 절연층(756)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 적층 구조일 수 있다. 일부 실시예들에서, 블로킹 절연층(756)은 ONO (Oxide-Nitride-Oxide) 막으로 이루어질 수 있다. 또는, 블로킹 절연층(756)은 실리콘 산화물보다 유전율이 더 큰 고유전(high k) 물질을 포함할 수 있다.
게이트 전극층(758)는 프로그램 및 소거 동작을 제어하는 전극일 수 있다. 게이트 전극층(758)은 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 연장 방향을 따라 인접해 있는 셀 트랜지스터들 사이에 상호 연결되도록 형성될 수 있다. 일부 실시예들에서, 게이트 전극층(758)은 도핑된 반도체, 금속 실리사이드(silicide), 또는 이들의 조합을 포함하는 도전성 막일 수 있다. 예를 들면, 게이트 전극층(758)은 도핑된 폴리실리콘을 포함할 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 하나는 복수의 활성 영역(AC)과 교차하는 영역에서 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 일부 실시예들에서, 전하 저장층(754) 및 게이트 전극층(758)이 전기적으로 연결된 구조를 가질 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn) 각각의 폭에 비하여 클 수 있다.
메모리 셀 어레이(700)는 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 상부를 가로지르는 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)을 포함할 수 있다. 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)은 비트 라인 콘택(BC)을 통해 스트링 선택 라인(SSL)의 드레인 영역에 접속할 수 있다. 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)은 복수의 활성 영역(AC)과 평행하게 배치될 수 있다.
도 8a 및 도 8b에 예시한 복수의 활성 영역(AC) 및/또는 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자의 제조 방법들, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 방법들을 이용하여 형성될 수 있다.
도 8a 및 도 8b를 참조하여 비휘발성 메모리 소자 및 그 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법을 이용하여 DRAM (dynamic random access memory) 소자, MRAM (magnetic RAM) 소자, SRAM (static RAM) 소자, PRAM (phase change RAM) 소자, RRAM (resistance RAM) 소자, 및 FRAM (ferroelectric RAM) 소자와 같은 메모리 소자, 또는 로직 소자 등 다양한 소자들을 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
130: 기준 패턴, 130A: 탄소 함유막, 130B: 식각 정지막, 132S: 희생 스페이서, 140: 스페이서, 140A: 제1 부분, 140B: 제2 부분, 144: 보호 패턴.

Claims (20)

  1. 기판 상에 제1 물질로 구성된 피쳐층(feature layer)을 형성하는 단계와,
    상기 피쳐층의 상면에 접하고 상기 제1 물질로 구성되는 한 쌍의 희생 스페이서를 형성하는 단계와,
    상기 한 쌍의 희생 스페이서 각각의 양 측벽을 덮는 제1 부분들과 상기 한 쌍의 희생 스페이서 사이에서 상기 피쳐층을 덮는 제2 부분을 포함하고, 상기 제1 물질과 다른 제2 물질로 구성된 스페이서층을 형성하는 단계와,
    상기 한 쌍의 희생 스페이서 사이에서 상기 스페이서층의 상기 제2 부분을 덮는 보호 패턴을 형성하는 단계와,
    상기 한 쌍의 희생 스페이서가 노출되도록 상기 보호 패턴, 상기 스페이서층, 및 상기 한 쌍의 희생 스페이서 각각의 높이를 낮추는 단계와,
    상기 스페이서층의 상기 제2 부분이 상기 보호 패턴으로 덮여 있는 상태에서 상기 한 쌍의 희생 스페이서를 제거하여 상기 피쳐층의 일부를 노출시키는 단계와,
    상기 보호 패턴을 제거하여 상기 스페이서층의 상기 제2 부분을 노출시키는 단계와,
    상기 스페이서층의 상기 제2 부분을 제거하여 상기 피쳐층을 노출시키는 복수의 스페이서를 형성하는 단계와,
    복수의 스페이서를 식각 마스크로 이용하여 피쳐층을 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 보호 패턴, 상기 스페이서층, 및 상기 한 쌍의 희생 스페이서 각각의 높이를 낮추는 단계는, 상기 보호 패턴, 상기 스페이서층, 및 상기 한 쌍의 희생 스페이서 각각의 상면이 실질적으로 하나의 평면을 이루도록 상기 보호 패턴, 상기 스페이서층, 및 상기 한 쌍의 희생 스페이서를 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 한 쌍의 희생 스페이서를 형성하는 단계는
    상기 피쳐층 상에 기준 패턴을 형성하는 단계와,
    상기 기준 패턴의 양 측벽 및 상기 피쳐층을 컨포멀하게 덮는 희생 스페이서층을 형성하는 단계와,
    상기 기준 패턴의 양 측벽 위에 상기 한 쌍의 희생 스페이서가 남도록 상기 희생 스페이서층을 에치백하는 단계와,
    상기 기준 패턴을 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 기준 패턴은 탄소 함유막을 포함하는 집적회로 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 기준 패턴을 형성하는 단계에서, 상기 기준 패턴은 제1 높이를 가지도록 형성되고,
    상기 보호 패턴, 상기 스페이서층, 및 상기 한 쌍의 희생 스페이서 각각의 높이를 낮추는 단계를 수행한 후, 상기 스페이서층은 상기 제1 높이보다 작은 제2 높이를 가지는 집적회로 소자의 제조 방법.
  6. 제3항에 있어서,
    상기 기준 패턴 및 상기 보호 패턴은 동일한 물질을 포함하는 집적회로 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 복수의 스페이서는 서로 다른 수직 길이를 가지는 복수의 제1 스페이서 및 복수의 제2 스페이서를 포함하고, 상기 복수의 제2 스페이서의 저면은 복수의 제1 스페이서의 저면보다 상기 기판에 더 가까운 집적회로 소자의 제조 방법.
  8. 기판상에 피쳐층을 형성하는 단계와,
    상기 피쳐층 상의 제1 레벨에 복수의 희생 스페이서를 형성하는 단계와,
    상기 복수의 희생 스페이서 각각의 양 측벽에 접하는 제1 부분들과 상기 복수의 희생 스페이서 각각의 사이에서 상기 피쳐층의 상면에 접하는 제2 부분들을 포함하는 스페이서층을 형성하는 단계와,
    상기 제1 레벨에서 상기 복수의 희생 스페이서 각각의 사이의 공간에 상기 스페이서층의 상기 제2 부분들을 덮는 복수의 보호 패턴을 형성하는 단계와,
    상기 스페이서층의 상기 제2 부분들이 상기 복수의 보호 패턴으로 덮여 있는 상태에서 상기 스페이서층 중 일부를 제거하여 상기 스페이서층에 상기 복수의 희생 스페이서를 노출시키는 복수의 개구를 형성하는 단계와,
    상기 피쳐층 중 복수의 제1 식각 영역이 노출되도록 상기 복수의 개구를 통해 상기 복수의 희생 스페이서를 제거하는 단계와,
    상기 스페이서층의 상기 제2 부분들이 노출되도록 상기 복수의 보호 패턴을 제거하는 단계와,
    상기 스페이서층의 상기 제2 부분들을 제거하여 상기 피쳐층 중 상기 복수의 제1 식각 영역으로부터 이격된 복수의 제2 식각 영역들을 노출시키고 상기 스페이서층의 상기 제1 부분들로 이루어지는 복수의 스페이서를 형성하는 단계와,
    상기 복수의 스페이서를 식각 마스크로 이용하여 상기 피쳐층 중 상기 복수의 제1 식각 영역 및 상기 복수의 제2 식각 영역을 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 복수의 희생 스페이서는 상기 피쳐층의 구성 물질과 동일한 물질로 구성되고, 상기 피쳐층의 상면에 접해 있는 집적회로 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 스페이서층은 상기 복수의 희생 스페이서 및 상기 피쳐층 각각의 구성 물질과는 다른 물질로 구성된 집적회로 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 복수의 보호 패턴을 형성하는 단계는
    상기 스페이서층 상에 상기 복수의 희생 스페이서 각각의 사이의 공간을 채우는 매립 부분들을 포함하고 평탄한 상면을 가지는 보호막을 형성하는 단계와,
    상기 보호막 중 상기 매립 부분들만 남도록 상기 보호막의 상면으로부터 일부를 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 스페이서층에 복수의 개구를 형성하는 단계는 상기 스페이서층의 상기 제1 부분들 각각의 높이를 낮추는 단계를 포함하는 집적회로 소자의 제조 방법.
  13. 제8항에 있어서,
    상기 스페이서층에 복수의 개구를 형성하는 단계는 상기 스페이서층의 상기 제1 부분들, 상기 복수의 보호 패턴, 및 상기 복수의 희생 스페이서 각각의 높이를 낮추는 단계를 포함하는 집적회로 소자의 제조 방법.
  14. 제8항에 있어서,
    상기 복수의 보호 패턴은 탄소 함유막을 포함하고,
    상기 복수의 보호 패턴을 제거하는 단계는 상기 탄소 함유막을 애싱(ashing) 및 스트립(strip)하는 단계를 포함하는 집적회로 소자의 제조 방법.
  15. 제8항에 있어서,
    상기 복수의 희생 스페이서를 형성하는 단계는
    상기 피쳐층 상에 복수의 기준 패턴을 형성하는 단계와,
    상기 복수의 기준 패턴 각각의 양 측벽 및 상기 피쳐층을 컨포멀하게 덮는 희생 스페이서층을 형성하는 단계와,
    상기 복수의 희생 스페이서가 남도록 상기 희생 스페이서층을 에치백하는 단계와,
    상기 복수의 기준 패턴을 제거하여 상기 복수의 희생 스페이서 각각의 사이의 공간을 통해 상기 피쳐층의 상면을 노출시키는 단계를 포함하는 집적회로 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 복수의 기준 패턴은 탄소 함유막 및 질화막의 적층 구조로 이루어지는 집적회로 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 복수의 희생 스페이서는 각각 제1 수평 방향에서 제1 폭을 가지고,
    상기 복수의 기준 패턴은 각각 상기 제1 수평 방향에서 상기 제1 폭의 적어도 3 배인 제2 폭을 가지고,
    상기 복수의 기준 패턴 각각의 사이의 간격은 상기 제1 폭의 적어도 6 배인 제3 폭을 가지는 집적회로 소자의 제조 방법.
  18. 기판의 제1 영역 및 제2 영역에 제1 물질로 구성되는 피쳐층을 형성하는 단계와,
    상기 제2 영역에서 상기 피쳐층을 덮는 블로킹막을 형성하는 단계와,
    상기 제1 영역에서 상기 피쳐층 위에 서로 이격되어 있고 상기 제1 물질로 구성되며 상기 피쳐층의 상면에 접해 있는 복수의 희생 스페이서를 형성하는 동시에, 상기 제2 영역에서 상기 블로킹막의 적어도 일부를 덮으며 상기 제1 물질로 구성되는 제1 피복층을 형성하는 단계와,
    상기 제1 영역에서 상기 복수의 희생 스페이서 각각의 양 측벽에 접하는 제1 부분들과 상기 복수의 희생 스페이서 각각의 사이에서 상기 피쳐층의 상면에 접하는 제2 부분들을 포함하고, 상기 제1 물질과 다른 제2 물질로 구성된 스페이서층을 형성하는 동시에, 상기 제2 영역에서 상기 제1 피복층의 적어도 일부를 덮는 제2 피복층을 형성하는 단계와,
    상기 제1 영역에서 상기 복수의 희생 스페이서 각각의 사이의 공간에 상기 스페이서층의 상기 제2 부분들을 덮는 복수의 보호 패턴을 형성하는 단계와,
    상기 스페이서층의 상기 제2 부분들이 상기 복수의 보호 패턴으로 덮여 있는 상태에서 상기 스페이서층 중 일부를 제거하여 상기 스페이서층에 상기 복수의 희생 스페이서를 노출시키는 복수의 개구를 형성하는 단계와,
    상기 제1 영역에서 상기 피쳐층 중 복수의 제1 식각 영역이 노출되도록 상기 복수의 개구를 통해 상기 복수의 희생 스페이서를 제거하는 단계와,
    상기 제1 영역에서 상기 스페이서층의 상기 제2 부분들이 노출되도록 상기 복수의 보호 패턴을 제거하는 단계와,
    상기 제1 영역에서 상기 스페이서층의 상기 제2 부분들을 제거하여 상기 피쳐층 중 상기 복수의 제1 식각 영역으로부터 이격된 복수의 제2 식각 영역들을 노출시키고 상기 스페이서층의 상기 제1 부분들로 이루어지는 복수의 스페이서를 형성하는 단계와,
    상기 제2 영역에서 상기 피쳐층이 상기 블로킹막으로 덮인 상태에서 상기 제1 영역에서 상기 복수의 스페이서를 식각 마스크로 이용하여 상기 피쳐층 중 상기 복수의 제1 식각 영역 및 상기 복수의 제2 식각 영역을 식각하여 복수의 피쳐 패턴을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 스페이서층에 상기 복수의 개구를 형성하는 동안 상기 제2 영역에서 상기 제2 피복층 및 상기 제1 피복층을 제거하여 상기 블로킹막을 노출시키는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 블로킹막을 형성하는 동안 상기 제1 영역에서 상기 피쳐층 상에 상기 블로킹막과 동일한 물질로 구성되는 복수의 기준 패턴을 형성하는 단계를 더 포함하고,
    상기 복수의 희생 스페이서 및 상기 제1 피복층을 형성하는 단계는
    상기 복수의 기준 패턴 각각의 양 측벽, 상기 피쳐층, 및 상기 블로킹막 각각을 덮으며 상기 제1 물질로 구성되는 희생 스페이서층을 형성하는 단계와,
    상기 제1 영역에는 상기 희생 스페이서층의 일부인 상기 복수의 희생 스페이서가 남고 상기 제2 영역에는 상기 희생 스페이서층의 다른 일부인 상기 제1 피복층이 남도록 상기 희생 스페이서층을 에치백하는 단계와,
    상기 제2 영역에서 상기 피쳐층이 상기 블로킹막으로 덮인 상태를 유지하면서 상기 제1 영역에서 상기 복수의 기준 패턴을 제거하여 상기 제1 영역에서 상기 복수의 희생 스페이서 각각의 사이의 공간을 통해 상기 피쳐층의 상면을 노출시키는 단계를 포함하는 집적회로 소자의 제조 방법.
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