KR20230117972A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은, 피쳐층 상에 제1 물질을 사용하여 복수의 기준 패턴들과 상기 복수의 기준 패턴들의 단부들에 연결되는 주변 패턴을 형성하는 단계; 상기 복수의 기준 패턴들 각각의 양 측벽 상에 제2 물질을 사용하여 복수의 제1 스페이서들을 형성하는 단계; 상기 복수의 기준 패턴들을 제거하는 단계; 상기 복수의 제1 스페이서들 각각의 양 측벽 상에 상기 제1 물질을 사용하여 복수의 제2 스페이서들을 형성하는 단계; 상기 피쳐층 상에 상기 복수의 제2 스페이서들과 상기 주변 패턴만을 남기도록 상기 복수의 제1 스페이서들을 제거하는 단계; 및 상기 복수의 제2 스페이서들과 상기 주변 패턴을 식각 마스크로 사용하여 상기 피쳐층을 패터닝하는 단계;를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor devices and manufacturing methods for the same}
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 4중 패터닝 기술을 사용한 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치에 관한 것이다.
반도체 장치의 다운스케일링에 따라 반도체 장치를 구현하기 위한 개별 미세 회로 패턴의 사이즈는 더욱 감소되고 있다. 포토리소그래피 공정에서의 해상 한계로 인하여 미세 패턴의 피치 감소에도 한계가 존재한다. 포토리소그래피 공정의 해상 한계 내에서 더욱 감소된 미세 패턴을 형성하기 위하여 더블 패터닝 기술(double pattering technology, DPT) 또는 4중 패터닝 기술(quadruple patterning technology, QPT)와 같은 패터닝 기술들이 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 폭을 갖는 미세 패턴을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 피쳐층 상에 제1 물질을 사용하여 복수의 기준 패턴들과 상기 복수의 기준 패턴들의 단부들에 연결되는 주변 패턴을 형성하는 단계; 상기 복수의 기준 패턴들 각각의 양 측벽 상에 제2 물질을 사용하여 복수의 제1 스페이서들을 형성하는 단계; 상기 복수의 기준 패턴들을 제거하는 단계; 상기 복수의 제1 스페이서들 각각의 양 측벽 상에 상기 제1 물질을 사용하여 복수의 제2 스페이서들을 형성하는 단계; 상기 피쳐층 상에 상기 복수의 제2 스페이서들과 상기 주변 패턴만을 남기도록 상기 복수의 제1 스페이서들을 제거하는 단계; 및 상기 복수의 제2 스페이서들과 상기 주변 패턴을 식각 마스크로 사용하여 상기 피쳐층을 패터닝하는 단계;를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 피쳐층 상에 복수의 기준 패턴들과 상기 복수의 기준 패턴들의 단부들에 연결되는 주변 패턴을 형성하는 단계; 상기 복수의 기준 패턴들 각각의 양 측벽 상에 복수의 제1 스페이서들을 형성하는 단계; 상기 복수의 기준 패턴들을 제거하는 단계; 상기 복수의 제1 스페이서들 각각의 양 측벽 상에 복수의 제2 스페이서들을 형성하는 단계; 상기 피쳐층 상에 상기 복수의 제2 스페이서들 사이의 공간을 채우는 갭필 절연층을 형성하는 단계; 상기 갭필 절연층과 상기 복수의 제1 스페이서들을 제거하여 상기 피쳐층 상에 상기 복수의 제2 스페이서들과 상기 주변 패턴만을 남기는 단계; 상기 복수의 제2 스페이서들과 상기 주변 패턴을 식각 마스크로 사용하여 상기 피쳐층을 패터닝하는 단계;를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 셀 어레이 영역과 바운더리 영역을 포함하는 기판을 제공하는 단계; 상기 기판 상에 피쳐층을 형성하는 단계; 상기 피쳐층 상에 제1 물질을 사용하여 복수의 기준 패턴들과 주변 패턴을 형성하되, 상기 복수의 기준 패턴들이 상기 셀 어레이 영역 상에 배치되고, 상기 주변 패턴이 상기 복수의 기준 패턴들의 단부들에 연결되고 상기 바운더리 영역에 배치되는, 복수의 기준 패턴들과 주변 패턴을 형성하는 단계; 상기 복수의 기준 패턴들 각각의 양 측벽 상에 제2 물질을 사용하여 복수의 제1 스페이서들을 형성하는 단계; 상기 복수의 기준 패턴들을 제거하는 단계; 상기 복수의 제1 스페이서들 각각의 양 측벽 상에 상기 제1 물질을 사용하여 복수의 제2 스페이서들을 형성하는 단계; 상기 피쳐층 상에 상기 복수의 제2 스페이서들과 상기 주변 패턴만을 남기도록 상기 복수의 제1 스페이서들을 제거하는 단계; 상기 복수의 제2 스페이서들과 상기 주변 패턴을 식각 마스크로 사용하여 상기 피쳐층을 패터닝하는 단계; 및 상기 피쳐층을 식각 마스크로 사용하여 상기 기판의 일부분을 제거하여 소자 분리 트렌치를 형성하는 단계;를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역과 바운더리 영역을 포함하는 기판; 상기 기판의 상기 셀 어레이 영역에서 제1 방향으로 연장되는 제1 부분과 상기 바운더리 영역에서 상기 제1 부분에 연결되는 제2 부분을 갖는 소자 분리 트렌치; 및 상기 소자 분리 트렌치를 채우며, 상기 기판에 활성 영역을 정의하는 소자 분리막을 포함하고, 상기 소자 분리 트렌치의 상기 제1 부분은 제2 방향을 따라 순서대로 배치되는 제1 트렌치, 제2 트렌치, 제3 트렌치, 및 제4 트렌치의 세트를 포함하고, 상기 제1 트렌치의 길이가 상기 제2 트렌치의 길이보다 더 크고, 상기 제3 트렌치의 길이가 상기 제4 트렌치의 길이보다 더 크다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역과 바운더리 영역을 포함하는 기판; 상기 기판의 상기 셀 어레이 영역 상에 배치되고 평행하게 연장되는 복수의 라인 패턴; 상기 기판의 상기 바운더리 영역 상에 배치된 얼라인 키 패턴으로서, 제1 높이를 갖는 메인 패턴과, 상기 메인 패턴으로부터 이격되어 상기 메인 패턴의 주위를 둘러싸도록 배치되고, 상기 제1 높이와 동일한 제2 높이를 갖는 에지 패턴을 포함하는, 얼라인 키 패턴을 포함한다.
본 발명의 기술적 사상에 따르면, 복수의 기준 패턴의 양 측벽 상에 제1 스페이서를 형성한 후 복수의 기준 패턴을 제거하고, 제1 스페이서의 양 측벽 상에 기준 패턴과 동일한 물질, 또는 유사한 식각 특성을 갖는 동종의 물질로 제2 스페이서를 형성한 후 제1 스페이서를 제거하며, 제2 스페이서를 사용하여 피쳐층을 패터닝한다. 복수의 기준 패턴과 제2 스페이서가 동일한 물질을 포함함에 따라, 복수의 기준 패턴의 주변 영역이 커버된 상태로 패턴 형성 영역만을 미세 피치로 패터닝할 수 있고, 이에 따라 종래의 4중 패터닝 기술을 사용하기 위하여 다수의 중간 희생층들이 생략될 수 있으므로 패터닝 공정이 정밀하게 조절될 수 있다.
도 1a 내지 도 10b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략도들이다. 구체적으로 도 1a, 2a, 3a, 4a, 5a, 6a, 7a, 9a는 공정 순서에 따라 도 1b의 제1 수직 레벨(LV1)에서 취한 수평 단면도들이고, 도 10a는 도 10b의 제2 수직 레벨(LV2)에서 취한 수평 단면도이고, 도 1b, 2b, 3b, 4b, 5b, 6b, 7b, 8, 9b, 10b은 도 1a의 A-A' 선에 따른 단면도들이다.
도 11a 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략도들이다. 도 11a, 12a, 13은 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 평면도들이고, 도 11b, 12b는 도 11a, 12a의 B-B' 선에 따른 단면도들이다.
도 14a 내지 도 19b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략도들이다. 도 14a 및 도 19a는 공정 순서에 따라 나타낸 평면도들이고, 도 14b, 15 내지 18, 19b는 도 14a의 C-C' 선에 따른 단면도들이다..
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 10b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략도들이다. 구체적으로 도 1a, 2a, 3a, 4a, 5a, 6a, 7a, 9a는 공정 순서에 따라 도 1b의 제1 수직 레벨(LV1)에서 취한 수평 단면도들이고, 도 10a는 도 10b의 제2 수직 레벨(LV2)에서 취한 수평 단면도이고, 도 1b, 2b, 3b, 4b, 5b, 6b, 7b, 8, 9b, 10b은 도 1a의 A-A' 선에 따른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(110) 상에 피쳐층(120)과 기준 패턴층(130L)을 형성할 수 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
피쳐층(120)은 피쳐층(120)의 패터닝에 의해 복수의 피쳐 패턴(122)(도 10b 참조)을 형성하도록 요구되는 피식각층일 수 있다. 피쳐층(120)은 실리콘 산화물, 실리콘 질화물, 또는 폴리실리콘 등을 포함할 수 있다. 기준 패턴층(130L)은 제1 물질을 사용하여 형성할 수 있고, 예를 들어 제1 물질은 폴리실리콘, 또는 비정질 실리콘을 포함할 수 있다.
이후, 기준 패턴층(130L) 상에 제1 마스크 패턴(M10)이 형성될 수 있다. 제1 마스크 패턴(M10)은 제2 방향(Y)으로 연장되는 복수의 개구부(M10H)를 포함할 수 있다. 제1 마스크 패턴(M10)은 제2 방향(Y)으로 연장되는 복수의 라인 패턴(M12)과 복수의 라인 패턴(M12)의 양 단부에 연결되며 복수의 라인 패턴(M12)의 주변을 둘러싸는 주변 패턴(M14)을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 제1 마스크 패턴(M10)을 식각 마스크로 사용하여 기준 패턴층(130L)을 패터닝하여 복수의 기준 패턴(132)과 주변 패턴(134)을 포함하는 기준 패턴 구조물(130)을 형성할 수 있다.
복수의 기준 패턴(132)은 제1 마스크 패턴(M10)의 복수의 라인 패턴(M12)에 대응되는 위치에 형성될 수 있고, 각각이 제1 방향(X)으로 제1 폭(W11)을 가지고, 제1 방향(X)으로 제1 간격(D11)으로 서로 이격되어 배치될 수 있다. 예를 들어, 복수의 기준 패턴(132)은 제1 피치(P11)로 배열될 수 있고, 복수의 피쳐 패턴(122)을 1F의 폭 및 2F의 피치로 형성하고자 할 때(즉, 복수의 피쳐 패턴(122)의 타겟 피쳐 사이즈가 1F일 때), 제1 피치(P11)는 8F에 대응될 수 있다. 예시적인 실시예들에서, 복수의 기준 패턴(132) 각각의 제1 폭(W11)은 3F에 대응될 수 있고, 제1 간격(D11)은 5F에 대응될 수 있다.
복수의 기준 패턴(132) 중 인접한 2개 사이에는 기준 패턴 트렌치(132T)가 배치될 수 있다. 기준 패턴 트렌치(132T)의 바닥부에는 피쳐층(120)의 상면이 노출될 수 있다.
주변 패턴(134)은 복수의 기준 패턴(132)의 양 단부들에 연결되며, 평면도에서 복수의 기준 패턴(132)의 주위를 둘러쌀 수 있다. 주변 패턴(134)은 제1 마스크 패턴(M10)의 주변 패턴(M14)에 대응되는 위치에 형성될 수 있다.
예시적인 실시예들에서, 복수의 기준 패턴(132)은 미세 피치를 갖는 패턴의 형성이 필요한 패턴 형성 영역에 형성될 수 있고, 주변 패턴(134)은 패턴 형성 영역을 둘러싸는 주변 회로 영역에 형성되거나, 또는 상대적으로 큰 사이즈를 갖는 패턴의 형성이 필요한 영역에 형성될 수 있다. 일부 예시들에서, 복수의 기준 패턴(132)은 메모리 셀 어레이 영역에 형성될 수 있고, 주변 패턴(134)은 메모리 셀 어레이 영역을 둘러싸는 바운더리 영역 또는 주변 회로 영역에 형성될 수 있다. 다른 예시들에서, 복수의 기준 패턴(132)은 논리 셀 배치 영역에 형성될 수 있고, 주변 패턴(134)은 입출력 소자 배치 영역에 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 피쳐층(120) 상에 복수의 기준 패턴(132)과 주변 패턴(134)을 커버하도록 제1 스페이서층(140L)을 형성할 수 있다.
제1 스페이서층(140L)의 제1 부분(140P1)은 복수의 기준 패턴(132) 각각의 양 측벽과 상면 상에, 및 기준 패턴 트렌치(132T)의 바닥부에 노출된 피쳐층(120)의 상면 상에 콘포말하게 배치될 수 있다. 제1 스페이서층(140L)의 제2 부분(140P2)은 주변 패턴(134)의 측벽 및 상면 상에 콘포말하게 배치될 수 있다.
예시적인 실시예들에서, 제1 스페이서층(140L)은 복수의 기준 패턴(132) 및 주변 패턴(134)에 포함되는 제1 물질과 다른 제2 물질을 사용하여 형성할 수 있고, 예를 들어 제2 물질은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예들에서, 제1 스페이서층(140L)은 원자층 적층 공정, 화학 기상 증착 공정 등에 의해 형성될 수 있다. 일부 예시들에서, 피쳐층(120)과 제1 스페이서층(140L)은 실리콘 산화물을 포함할 수 있다.
이후, 제1 스페이서층(140L) 상에 제2 마스크 패턴(M20)을 형성할 수 있다. 제2 마스크 패턴(M20)은 개구부(M20H)를 포함하며, 개구부(M20H)는 복수의 기준 패턴(132)과 수직 오버랩되고 주변 패턴(134)과 수직 오버랩되지 않도록 배치될 수 있다. 이에 따라 복수의 기준 패턴(132) 상에 배치되는 제1 스페이서층(140L)의 제1 부분(140P1)은 제2 마스크 패턴(M20)에 의해 커버되지 않고 노출될 수 있고, 주변 패턴(134) 상에 배치되는 제1 스페이서층(140L)의 제2 부분(140P2)은 제2 마스크 패턴(M20)에 의해 커버될 수 있다.
도 4a 및 도 4b를 참조하면, 제2 마스크 패턴(M20)에 의해 커버되지 않는 제1 스페이서층(140L)의 제1 부분(140P1)에 에치백 공정을 수행하여 복수의 기준 패턴(132) 각각의 양 측벽 상에 복수의 제1 스페이서(142)를 형성할 수 있다.
상기 에치백 공정 동안에, 복수의 기준 패턴(132)의 상면 상에 배치되는 제1 스페이서층(140L)의 제1 부분(140P1)의 일부분과, 기준 패턴 트렌치(132T)의 바닥부에서 피쳐층(120)의 상면 상에 배치되는 제1 스페이서층(140L)의 제1 부분(140P1)의 일부분이 제거될 수 있고, 복수의 기준 패턴(132)의 양 측벽 상에 제1 스페이서(142)를 남길 수 있다. 또한 상기 에치백 공정 동안에, 제2 마스크 패턴(M20)에 의해 상면이 커버되는 제1 스페이서층(140L)의 제2 부분(140P2)은 제거되지 않고 잔류할 수 있다.
예시적인 실시예들에서, 도 4b에서의 수직 단면에서 관찰되는 것과 같이, 복수의 제1 스페이서(142)의 개수는 복수의 기준 패턴(132)의 개수의 2배일 수 있다. 예를 들어, 하나의 기준 패턴(132)의 제1 측벽 상에 하나의 제1 스페이서(142)가 배치되고, 상기 하나의 기준 패턴(132)의 제1 측벽에 반대되는 제2 측벽 상에 하나의 제1 스페이서(142)가 배치되며, 하나의 기준 패턴 트렌치(132T) 내에 2개의 제1 스페이서(142)가 서로 이격되어 배치될 수 있다.
이후 제2 마스크 패턴(M20)이 제거될 수 있다.
도 5a 및 도 5b를 참조하면, 복수의 기준 패턴(132)이 제거되고, 피쳐층(120) 상면 상에 복수의 제1 스페이서(142)가 잔류할 수 있다.
예시적인 실시예들에서, 복수의 기준 패턴(132)을 제거하기 위한 공정은 식각 선택비를 이용한 식각 공정일 수 있다. 예를 들어, 복수의 기준 패턴(132)이 제거될 때 복수의 제1 스페이서(142)는 제거되지 않고 잔류할 수 있다. 또한 상기 식각 공정에서 주변 패턴(134) 상에 배치되는 제1 스페이서층(140L)의 제2 부분(140P2)은 제거되지 않고 잔류할 수 있고, 주변 패턴(134)은 제2 부분(140P2)에 의해 커버되어 식각 분위기에 노출되지 않고 잔류할 수 있다.
복수의 제1 스페이서(142)는 각각이 제1 방향(X)으로 제2 폭(W12)을 가지고, 제1 방향(X)으로 제2 간격(D12)으로 서로 이격되어 배치될 수 있다. 예를 들어, 복수의 제1 스페이서(142)는 제2 피치(P12)로 배열될 수 있고, 복수의 피쳐 패턴(122)의 타겟 피쳐 사이즈가 1F일 때 제2 피치(P12)는 4F에 대응될 수 있다. 예시적인 실시예들에서, 복수의 제1 스페이서(142) 각각의 제2 폭(W12)은 1F에 대응될 수 있고, 제2 간격(D12)은 3F에 대응될 수 있다.
복수의 제1 스페이서(142) 각각 사이의 공간을 제1 스페이서 트렌치(142T)로 지칭할 수 있고, 제1 스페이서 트렌치(142T)의 바닥부에 피쳐층(120)의 상면이 노출될 수 있다.
한편 도 4a 내지 도 5b에서 제1 스페이서층(140L)의 에치백 공정과 복수의 기준 패턴(132)을 제거하는 공정이 순차적으로 수행되는 것으로 예시적으로 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 제1 스페이서층(140L)의 에치백 공정과 복수의 기준 패턴(132)을 제거하는 공정이 동시에 수행될 수도 있다.
도 6a 및 도 6b를 참조하면, 피쳐층(120) 상에 복수의 제1 스페이서(142)를 콘포말하게 커버하는 제2 스페이서층(150L)을 형성할 수 있다.
제2 스페이서층(150L)은 제1 스페이서(142)의 양 측벽 상에 배치되는 제1 부분(150P1)과 주변 패턴(134) 상의 제2 부분(140P2) 상에 배치되는 제2 부분(150P2)을 포함할 수 있다.
제2 스페이서층(150L)은 제1 물질을 사용하여 형성할 수 있고, 예를 들어 제1 물질은 폴리실리콘, 또는 비정질 실리콘을 포함할 수 있다. 예를 들어, 제2 스페이서층(150L)은 복수의 기준 패턴(132)(도 4b 참조) 및 주변 패턴(134)에 포함되는 상기 제1 물질과 동일한 물질 또는 유사한 식각 특성을 갖는 동종의 물질을 사용하여 형성할 수 있다. 일부 실시예들에서, 복수의 기준 패턴(132) 및 주변 패턴(134)은 폴리실리콘을 포함하고 제2 스페이서층(150L)은 폴리실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 복수의 기준 패턴(132) 및 주변 패턴(134)은 폴리실리콘을 포함하고 제2 스페이서층(150L)은 비정질 실리콘을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 제2 스페이서층(150L)에 에치백 공정을 수행하여 복수의 제1 스페이서(142) 각각의 양 측벽 상에 복수의 제2 스페이서(152)를 형성할 수 있다.
상기 에치백 공정 동안에, 복수의 제1 스페이서(142)의 상면 상에 배치되는 제2 스페이서층(150L)의 제1 부분(150P1)의 일부분과, 제1 스페이서 트렌치(142T)의 바닥부에서 피쳐층(120)의 상면 상에 배치되는 제2 스페이서층(150L)의 제1 부분(150P1)의 일부분이 제거될 수 있고, 복수의 제1 스페이서(142)의 양 측벽 상에 제2 스페이서(152)를 남길 수 있다.
예시적인 실시예들에서, 상기 에치백 공정 동안에 주변 패턴(134)의 상면 상에 배치되는 제2 스페이서층(150L)의 제2 부분(150P2)의 일부분이 함께 제거되고 주변 패턴(134)의 상면 상에 배치되는 제1 스페이서층(140L)의 제2 부분(140P2)이 노출될 수 있다.
상기 에치백 공정에서 주변 패턴(134)의 측벽 상에 제1 스페이서층(140L)의 제2 부분(140P2)이 배치되고, 제2 부분(140P2)의 측벽 상에 제2 스페이서층(150L) 의 제2 부분(150P2)의 일부분이 잔류할 수 있다. 여기에서, 주변 패턴(134)의 측벽 상에 배치되는 제2 스페이서층(150L)의 제2 부분(150P2)의 일부분을 에지 스페이서 패턴(154)으로 지칭하도록 한다.
예시적인 실시예들에서, 도 7b에 도시된 것과 같이 에지 스페이서 패턴(154)의 상면이 복수의 제2 스페이서(152)의 상면보다 높은 레벨에 배치될 수 있으나, 이에 한정되는 것은 아니다. 또한 복수의 제2 스페이서(152)의 상면이 복수의 제1 스페이서(142)의 상면보다 낮은 레벨에 배치될 수 있다.
예시적인 실시예들에서, 도 7b에서의 수직 단면에서 관찰되는 것과 같이, 복수의 제2 스페이서(152)의 개수는 복수의 제1 스페이서(142)의 개수의 2배일 수 있다. 예를 들어, 하나의 제1 스페이서(142)의 제1 측벽 상에 하나의 제2 스페이서(152)가 배치되고, 상기 하나의 제1 스페이서(142)의 제1 측벽에 반대되는 제2 측벽 상에 하나의 제2 스페이서(152)가 배치되며, 하나의 제1 스페이서 트렌치(142T) 내에 2개의 제2 스페이서(152)가 서로 이격되어 배치될 수 있다.
복수의 제2 스페이서(152)는 각각이 제1 방향(X)으로 제3 폭(W13)을 가지고, 제1 방향(X)으로 제3 간격(D13)으로 서로 이격되어 배치될 수 있다. 예를 들어, 복수의 제2 스페이서(152)는 제3 피치(P13)로 배열될 수 있고, 복수의 피쳐 패턴(122)의 타겟 피쳐 사이즈가 1F일 때 제3 피치(P13)는 2F에 대응될 수 있다. 예시적인 실시예들에서, 복수의 제2 스페이서(152) 각각의 제3 폭(W13)은 1F에 대응될 수 있고, 제3 간격(D13)은 1F에 대응될 수 있다.
이후 피쳐층(120), 복수의 제1 스페이서(142), 및 복수의 제2 스페이서(152)를 커버하고 제1 스페이서 트렌치(142T)를 채우는 갭필 절연층(160)을 형성할 수 있다.
갭필 절연층(160)은 제2 물질을 사용하여 형성될 수 있고, 제2 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 스핀온 하드마스크(spin-on hardmask, SOH)를 포함할 수 있다. 예를 들어, 갭필 절연층(160)은 복수의 제1 스페이서(142)에 포함되는 물질과 동일한 물질, 또는 유사한 식각 특성을 갖는 동종의 물질을 사용하여 형성될 수 있다. 일부 실시예들에서, 복수의 제1 스페이서(142)는 실리콘 산화물을 포함하고 갭필 절연층(160)은 실리콘 산화물을 포함할 수 있다. 다른 일부 실시예들에서, 복수의 제1 스페이서(142)는 실리콘 산화물을 포함하고 갭필 절연층(160)는 SOH를 포함할 수 있다.
예시적인 실시예들에서, 갭필 절연층(160)은 주변 패턴(134) 및 제1 스페이서층(140L)의 제2 부분(140P2) 상에 배치되는 갭필 절연층(160)의 일부분의 상면 레벨이 복수의 제1 스페이서(142) 및 복수의 제2 스페이서(152)의 상면 상에 배치되는 갭필 절연층(160)의 일부분보다 더 높은 상면 레벨을 갖도록 형성될 수 있다.
도 8을 참조하면, 갭필 절연층(160) 상측에 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정에 의해, 제1 스페이서층(140L)의 제2 부분(140P2) 상에 배치되는 갭필 절연층(160)의 상면 레벨과 복수의 제2 스페이서(152) 상에 배치되는 갭필 절연층(160)의 상면 레벨의 차이가 감소할 수 있다.
일부 실시예들에서, 도 8에 도시된 것과 같이, 상기 평탄화 공정은 갭필 절연층(160)이 제1 스페이서층(140L)의 제2 부분(140P2) 상에 소정의 두께를 가지며 잔류할 때까지 수행될 수 있다. 다른 실시예들에서, 도 8에 도시된 것과 달리, 상기 평탄화 공정은 제1 스페이서층(140L)의 제2 부분(140P2) 상에 배치되는 갭필 절연층(160) 부분이 모두 제거되고 제1 스페이서층(140L)의 제2 부분(140P2)의 상면이 노출될 때까지 수행될 수도 있다. 이러한 경우에 갭필 절연층(160)은 복수의 제2 스페이서(152) 사이의 공간만을 채울 수 있다.
도 9a 및 도 9b를 참조하면, 복수의 제1 스페이서(142)와 갭필 절연층(160)을 제거하여 피쳐층(120) 상에 복수의 제2 스페이서(152)와 주변 패턴(134)을 남길 수 있다.
예시적인 실시예들에서, 복수의 제1 스페이서(142)와 갭필 절연층(160)은 동일한 제2 물질을 사용하거나 유사한 식각 특성을 갖는 동종의 물질을 사용하여 형성될 수 있고, 이에 따라 복수의 제1 스페이서(142)와 갭필 절연층(160)을 제거하는 공정은 동일한 식각 레시피를 사용한 식각 단계에서 수행될 수 있다.
예시적인 실시예들에서, 복수의 제1 스페이서(142)와 갭필 절연층(160)을 제거하기 위한 공정은 복수의 제2 스페이서(152) 및 주변 패턴(134)에 대한 식각 선택비를 갖는 식각 분위기에서 수행될 수 있다. 복수의 제1 스페이서(142)와 갭필 절연층(160)을 제거하기 위한 식각 공정에서 복수의 제2 스페이서(152) 및 주변 패턴(134)은 제거되지 않고 잔류할 수 있다. 또한 주변 패턴(134)의 측벽 상에 배치되는 제1 스페이서층(140L)의 제2 부분(140P2)은 제거되고, 에지 스페이서 패턴(154) 하부에 배치되는 제1 스페이서층(140L)의 제2 부분(140P2)만이 잔류할 수 있다.
이후, 복수의 제2 스페이서(152)와 주변 패턴(134)을 식각 마스크로 사용하여 피쳐층(120)을 식각하여 복수의 피쳐 패턴(122)과 벌크 패턴(124)을 형성할 수 있다.
복수의 피쳐 패턴(122)은 복수의 제2 스페이서(152)에 대응하는 위치에 형성될 수 있고, 벌크 패턴(124)은 주변 패턴(134)에 대응하는 위치에 형성될 수 있다. 에지 패턴(122E)은 에지 스페이서 패턴(154)에 대응되는 위치에 형성될 수 있다.
예를 들어 복수의 피쳐 패턴(122)은 각각이 제1 방향(X)으로 제4 폭(W2)을 가지고, 제1 방향(X)으로 제4 간격(D2)으로 서로 이격되어 배치될 수 있다. 예를 들어, 복수의 피쳐 패턴(122)은 제4 피치(P2)로 배열될 수 있고, 복수의 피쳐 패턴(122)의 타겟 피쳐 사이즈가 1F일 때 제4 피치(P2)는 2F에 대응될 수 있다. 예시적인 실시예들에서, 복수의 피쳐 패턴(122) 각각의 제4 폭(W2)은 1F에 대응될 수 있고, 제4 간격(D2)은 1F에 대응될 수 있다.
도 10a 및 도 10b를 참조하면, 필요에 따라서 복수의 제2 스페이서(152), 주변 패턴(134), 및 에지 스페이서 패턴(154)을 제거하고 복수의 피쳐 패턴(122)과 벌크 패턴(124)을 남길 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 단순한 스택 구성을 사용한 4중 패터닝 기술에 의해 미세 피치를 갖는 복수의 피쳐 패턴(122)을 형성할 수 있다.
일반적으로 4중 패터닝 기술에서는 복수의 패턴 전사용 희생층을 포함하는 상대적으로 큰 높이를 갖는 스택 구성을 사용하여 더블 패터닝 공정을 2회 수행한다. 특히 8F의 피치를 갖는 기준 패턴의 측벽 상에 4F의 피치를 갖는 제1 스페이서를 형성하고, 제1 스페이서 아래에 배치되는 제1 희생층에 제1 희생 패턴을 형성하고, 제1 희생 패턴의 측벽 상에 2F의 피치를 갖는 제2 스페이서를 형성하고, 제2 스페이서 아래에 배치되는 제2 희생층에 제2 희생 패턴을 형성하고, 제2 희생 패턴을 사용하여 복수의 피쳐 패턴을 형성한다. 그러나 제1 희생층으로 사용되는 카본 계열의 물질을 식각하는 공정에서 제1 희생 패턴의 측벽에 테일부 또는 경사부가 형성되기 쉽고, 또한 제2 희생층으로 사용되는 폴리실리콘 계열의 물질을 식각하는 공정에서 공정 불량이 발생하기 쉽다.
그러나 본 발명의 기술적 사상에 따르면, 복수의 기준 패턴(132)의 양 측벽 상에 제1 스페이서(142)를 형성한 후 복수의 기준 패턴(132)을 제거하고, 제1 스페이서(142)의 양 측벽 상에 기준 패턴(132)과 동일한 또는 동종의 물질로 제2 스페이서(152)를 형성한 후 제1 스페이서(142)를 제거하며, 제2 스페이서(152)를 사용하여 피쳐층(120)을 패터닝한다. 복수의 기준 패턴(132)과 제2 스페이서(152)가 동일한 물질을 포함함에 따라, 복수의 기준 패턴(132)의 주변 영역(예를 들어, 주변 패턴(134))이 커버된 상태로 패턴 형성 영역만을 미세 피치로 패터닝할 수 있다. 따라서 제1 희생층 및 제2 희생층을 사용한 패턴 전사 공정들이 생략될 수 있고, 이러한 제1 및 제2 희생층들에 의한 공정 불량 등이 방지될 수 있다. 따라서 상기 반도체 장치의 제조 방법에 따르면 미세 패턴의 패터닝 공정이 정밀하게 조절될 수 있다.
도 11a 내지 도 13은 예시적인 실시예들에 따른 반도체 장치(200)의 제조 방법을 나타내는 개략도들이다. 도 11a, 12a, 13은 반도체 장치(200)의 제조 방법을 공정 순서에 따라 나타낸 평면도들이고, 도 11b, 12b는 도 11a, 12a의 B-B' 선에 따른 단면도들이다.
도 11a 및 도 11b를 참조하면, 기판(210) 상에 도 1a 내지 도 10을 참조하여 설명한 공정을 수행하여 복수의 피쳐 패턴(222) 및 벌크 패턴(224)을 형성한다.
기판(210)은 셀 어레이 영역(MCA)과 바운더리 영역(BA)을 포함할 수 있고, 셀 어레이 영역(MCA)에는 복수의 피쳐 패턴(222)이 제1 사선 방향(D1)을 따라 연장되고, 바운더리 영역(BA)에는 벌크 패턴(224)이 배치될 수 있다.
예시적인 실시예들에서, 셀 어레이 영역(MCA)은 DRAM 소자의 단위 메모리 셀들이 형성될 영역이고, 바운더리 영역(BA)은 셀 어레이 영역(MCA)에 형성되는 단위 메모리 셀들을 구동하기 위한 주변 회로가 형성될 영역일 수 있다.
예시적인 실시예들에서, 복수의 피쳐 패턴(222)은 실리콘 산화물을 사용하여 형성될 수 있다. 복수의 피쳐 패턴(222)은 제1 사선 방향(D1)을 따라 연장되는 복수의 라인 패턴들을 포함할 수 있고, 벌크 패턴(224)은 복수의 피쳐 패턴(222)의 단부에 연결되며 평면도에서 복수의 피쳐 패턴(222)을 둘러쌀 수 있다.
복수의 피쳐 패턴(222)은 복수 세트의 라인 패턴들을 포함할 수 있고, 상기 라인 패턴들의 일 세트는 연속적으로 배치되는 제1 라인 패턴(LP1), 제2 라인 패턴(LP2), 제3 라인 패턴(LP3), 및 제4 라인 패턴(LP4)으로 구성될 수 있다.
예를 들어, 바운더리 영역(BA)으로 연장되는 제2 라인 패턴(LP2)의 연장부와 제3 라인 패턴(LP3)의 연장부는 서로 연결될 수 있고, 제2 라인 패턴(LP2)의 연장부와 제3 라인 패턴(LP3)의 연장부가 연결되는 부분을 연장부 에지 패턴(LPE)으로 지칭할 수 있다. 연장부 에지 패턴(LPE)은 도 9a 및 도 9b를 참조로 설명한 에지 스페이서 패턴(154)을 식각 마스크로 사용하여 형성된 에지 패턴(122E)에 대응될 수 있다.
또한 제2 라인 패턴(LP2)의 연장부의 길이와 제3 라인 패턴(LP3)의 연장부의 길이는 제4 라인 패턴(LP4)의 연장부의 길이와 제1 라인 패턴(LP1)의 연장부의 길이보다 클 수 있다.
복수의 피쳐 패턴(222)의 복수 세트의 라인 패턴들 각각의 사이에 복수 세트의 트렌치들이 배치될 수 있다. 상기 트렌치들의 일 세트는 연속적으로 배치되는 제1 트렌치(FT1), 제2 트렌치(FT2), 제3 트렌치(FT3), 및 제4 트렌치(FT4)를 포함할 수 있다. 예를 들어 제1 라인 패턴(LP1)과 제2 라인 패턴(LP2) 사이에 제1 트렌치(FT1)가 배치되고, 제2 라인 패턴(LP2)과 제3 라인 패턴(LP3) 사이에 제2 트렌치(FT2)가 배치되고, 제3 라인 패턴(LP3)과 제4 라인 패턴(LP4) 사이에 제3 트렌치(FT3)가 배치되고, 제4 라인 패턴(LP4)과 제1 라인 패턴(LP1) 사이에 제4 트렌치(FT4)가 배치될 수 있다.
예를 들어, 바운더리 영역(BA)으로 연장되는 제1 트렌치(FT1)의 연장부와 제3 트렌치(FT3)의 연장부는 서로 연결될 수 있다. 예를 들어 제1 트렌치(FT1)의 연장부와 제3 트렌치(FT3)의 연장부는 평면적으로 제2 트렌치(FT2)의 연장부를 둘러싸며 서로에 대하여 연결될 수 있다. 제4 트렌치(FT4)의 연장부는 벌크 패턴(224)에 의해 둘러싸이고 다른 트렌치에 연결되지 않는다.
도 12a 및 도 12b를 참조하면, 복수의 피쳐 패턴(222) 및 벌크 패턴(224) 상에 마스크 패턴(도시 생략)을 형성하고 복수의 피쳐 패턴(222)의 일부분을 제거하여 복수의 활성 영역 패턴(ACP)을 형성한다. 복수의 활성 영역 패턴(ACP)은 제1 사선 방향(D1)으로 장축을 갖는 복수의 아일랜드 형상을 가질 수 있다.
이후 복수의 활성 영역 패턴(ACP)과 벌크 패턴(224)을 식각 마스크로 사용하여 기판(210)의 일부분을 제거하여 소자 분리 트렌치(230T)를 형성하고, 소자 분리 트렌치(230T) 내에 절연 물질을 사용하여 소자 분리막(230)을 형성할 수 있다. 소자 분리막(230)에 의해 복수의 활성 영역(AC)이 정의될 수 있다.
바운더리 영역(BA)에서 소자 분리 트렌치(230T)의 일부분은 제1 연장부(TE1), 제2 연장부(TE2), 제3 연장부(TE3), 및 제4 연장부(TE4)가 반복적으로 배치되는 형상을 가질 수 있다. 예를 들어, 제1 연장부(TE1)와 제3 연장부(TE3)는 서로 연결될 수 있다. 또한 제1 연장부(TE1)와 제3 연장부(TE3)의 연결 부분은 평면적으로 제2 연장부(TE2)를 둘러쌀 수 있다. 제1 연장부(TE1)와 제3 연장부(TE3)는 제2 연장부(TE2)보다 긴 길이를 가질 수 있다. 제1 연장부(TE1)와 제3 연장부(TE3)는 제4 연장부(TE4)보다 긴 길이를 가질 수 있다.
한편, 연장부 에지 패턴(LPE)에 대응되는 기판(210)의 일부분은 바운더리 에지 패턴(210E)으로 지칭할 수 있다. 바운더리 에지 패턴(210E)은 소자 분리막(230)에 의해 둘러싸이며 평면도에서 U 형상의 수평 단면을 가질 수 있다.
도 13을 참조하면, 기판(210) 내부에 제1 방향(X)으로 연장되는 워드 라인 트렌치(도시 생략)를 형성하고, 워드 라인 트렌치 내에 복수의 게이트 유전막(도시 생략), 복수의 게이트 전극(도시 생략)을 포함하는 워드 라인(WL)을 형성할 수 있다.
이후 기판(210) 상에 활성 영역(AC)에 연결되는 다이렉트 콘택(도시 생략)과, 상기 다이렉트 콘택에 연결되며 제2 방향(Y)으로 연장되는 비트 라인(BL)을 형성할 수 있다. 비트 라인(BL) 각각의 사이에는 활성 영역(AC)에 연결되는 콘택(도시 생략)을 형성하고, 상기 콘택 상에 스토리지 노드(도시 생략)를 형성할 수 있다.
예시적인 실시예들에 따르면, 도 1a 내지 도 10b를 참조로 설명한 방법을 사용하여 미세 피치를 갖는 활성 영역(AC)을 형성할 수 있고, 따라서 활성 영역(AC)의 패터닝 공정이 정밀하게 조절될 수 있다. 반도체 장치(200)는 우수한 전기적 특성을 가질 수 있다.
한편 도 11a 내지 도 13에서는 도 1a 내지 도 10b를 참조로 설명한 방법을 사용하여 DRAM 장치를 제조하는 방법에 대하여 예시적으로 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. DRAM 장치의 제조 방법 이외에도, 본 발명에 따른 반도체 장치의 제조 방법은 도 1a 내지 도 10b를 참조로 설명한 방법을 사용하여 로직 소자, 플래시 메모리 장치, 수직 NAND 메모리 장치, 상변화 메모리 장치, 자기 메모리 장치, CMOS 이미지 센서 등 다양한 소자를 제조하는 방법을 포함할 수 있다.
도 14a 내지 도 19b는 예시적인 실시예들에 따른 반도체 장치(300)의 제조 방법을 나타내는 개략도들이다. 도 14a 및 도 19a는 공정 순서에 따라 나타낸 평면도들이고, 도 14b, 15 내지 18, 19b는 도 14a의 C-C' 선에 따른 단면도들이다.
도 14a 및 도 14b를 참조하면, 셀 어레이 영역(MCA)과 바운더리 영역(BA)을 포함하는 기판(310) 상에 피쳐층(320)을 형성한다.
피쳐층(320) 상에 기준 패턴층(도시 생략)을 형성하고, 상기 기준 패턴층을 패터닝하여 셀 어레이 영역(MCA)에 복수의 기준 패턴(332)을 형성하고, 바운더리 영역(BA)에 얼라인 키 기준 패턴(334)을 형성할 수 있다. 복수의 기준 패턴(332) 및 얼라인 키 기준 패턴(334)은 제1 물질을 사용하여 형성할 수 있고, 제1 물질은 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 15를 참조하면, 피쳐층(320) 상에 복수의 기준 패턴(332) 및 얼라인 키 기준 패턴(334)을 커버하는 제1 스페이서층(340L)을 형성하고, 제1 스페이서층(340L) 상에 얼라인 키 기준 패턴(334)을 커버하는 마스크 패턴(도시 생략)을 형성한다.
이후 마스크 패턴에 의해 커버되지 않는 제1 스페이서층(340L) 상부에 에치백 공정을 수행하여 복수의 기준 패턴(332)의 양 측벽 상에 복수의 제1 스페이서(342)를 형성할 수 있다. 복수의 제1 스페이서(342)는 제2 물질을 사용하여 형성할 수 있고, 제2 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
한편 얼라인 키 기준 패턴(334)의 상면 및 측벽을 커버하는 제1 스페이서층(340L)은 상기 에치백 공정에서 제거되지 않고 잔류할 수 있다.
도 16을 참조하면, 복수의 기준 패턴(332)을 제거하고, 셀 어레이 영역(MCA) 상에 복수의 제1 스페이서(342)를 남긴다.
예시적인 실시예들에서, 복수의 기준 패턴(332)을 제거하는 공정은 식각 선택비를 이용한 식각 공정이며, 이 때 바운더리 영역(BA)에서 제1 스페이서층(340L)은 미미한 양이 식각되거나 거의 식각되지 않고 잔류할 수 있고, 얼라인 키 기준 패턴(334)의 상면이 노출되지 않을 수 있다.
도 17을 참조하면, 피쳐층(320) 상에 복수의 제1 스페이서(342) 및 제1 스페이서층(340L)을 커버하는 제2 스페이서층(도시 생략)을 형성하고, 제2 스페이서층 상에 에치백 공정을 수행하여 복수의 제1 스페이서(342)의 양 측벽 상에 복수의 제2 스페이서(352)를 형성할 수 있다.
이 때 얼라인 키 기준 패턴(334)의 측벽 상에도 제2 스페이서층의 일부분이 잔류할 수 있으며, 상기 일부분을 에지 스페이서 패턴(354)으로 지칭하도록 한다.
예시적인 실시예들에서, 제2 스페이서(352)는 제1 물질을 사용하여 형성할 수 있고, 제1 물질은 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 예를 들어, 제2 스페이서(352)는 복수의 기준 패턴(332) 및 얼라인 키 기준 패턴(334)에 포함되는 상기 제1 물질과 동일한 물질 또는 유사한 식각 특성을 갖는 동종의 물질을 사용하여 형성할 수 있다.
이후 피쳐층(320) 상에 복수의 제2 스페이서(352) 사이의 공간을 채우는 갭필 절연층(360)을 형성할 수 있다. 갭필 절연층(360)은 제2 물질을 사용하여 형성될 수 있고, 제2 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 스핀온 하드마스크(spin-on hardmask, SOH)를 포함할 수 있다. 예를 들어, 갭필 절연층(360)은 복수의 제1 스페이서(342)에 포함되는 물질과 동일한 물질, 또는 유사한 식각 특성을 갖는 동종의 물질을 사용하여 형성될 수 있다. 일부 실시예들에서, 복수의 제1 스페이서(342)가 실리콘 산화물을 포함하고 갭필 절연층(360)이 실리콘 산화물을 포함할 수 있다. 다른 일부 실시예들에서, 복수의 제1 스페이서(342)가 실리콘 산화물을 포함하고 갭필 절연층(360)이 SOH를 포함할 수 있다.
선택적으로 갭필 절연층(360)의 상측에 평탄화 공정을 수행할 수도 있다.
도 18을 참조하면, 복수의 제1 스페이서(342)와 갭필 절연층(360)을 제거하여 피쳐층(320) 상에 복수의 제2 스페이서(352), 에지 스페이서 패턴(354)과 얼라인 키 기준 패턴(334)을 남길 수 있다.
예시적인 실시예들에서, 복수의 제1 스페이서(342)와 갭필 절연층(360)은 동일한 제2 물질을 사용하거나 유사한 식각 특성을 갖는 동종의 물질을 사용하여 형성될 수 있고, 이에 따라 복수의 제1 스페이서(342)와 갭필 절연층(360)을 제거하는 공정은 동일한 식각 레시피를 사용한 식각 단계에서 수행될 수 있다. 복수의 제1 스페이서(342)와 갭필 절연층(360)을 제거하기 위한 공정은 복수의 제2 스페이서(352)와 얼라인 키 기준 패턴(334)에 대한 식각 선택비를 갖는 식각 분위기에서 수행될 수 있다.
도 19a 및 도 19b를 참조하면, 복수의 제2 스페이서(352), 에지 스페이서 패턴(354)과 얼라인 키 기준 패턴(334)을 식각 마스크로 사용하여 피쳐층(320)을 식각하여 복수의 피쳐 패턴(322)과 얼라인 키 패턴(AK)을 형성할 수 있다.
복수의 피쳐 패턴(322)은 복수의 제2 스페이서(352)에 대응하는 위치에 형성될 수 있고, 얼라인 키 패턴(AK)은 에지 스페이서 패턴(354)과 얼라인 키 기준 패턴(334)에 대응하는 위치에 형성될 수 있다.
예를 들어 복수의 피쳐 패턴(322)은 각각이 제1 방향(X)으로 제1 폭(W31)을 가지고, 제1 방향(X)으로 제1 거리(D31)로 서로 이격되어 배치될 수 있다. 예를 들어, 복수의 피쳐 패턴(322)은 제1 피치(P3)로 배열될 수 있고, 복수의 피쳐 패턴(322)의 타겟 피쳐 사이즈가 1F일 때 제1 피치(P3)는 2F에 대응될 수 있다. 예시적인 실시예들에서, 복수의 피쳐 패턴(322) 각각의 제1 폭(W31)은 1F에 대응될 수 있고, 제1 거리(D31)는 1F에 대응될 수 있다.
예시적인 실시예들에서, 얼라인 키 패턴(AK)은 메인 패턴(AKM)과 에지 패턴(AKE)을 포함할 수 있다. 메인 패턴(AKM)은 제2 폭(W32)을 가지며, 제2 폭(W32)은 복수의 피쳐 패턴(322)의 제1 폭(W31)보다 더 클 수 있다.
예시적인 실시예들에서, 에지 패턴(AKE)은 평면도에서 메인 패턴(AKM)을 둘러싸도록 배치되고, 제2 거리(D32)를 가지고 메인 패턴(AKM)으로부터 이격되어 배치될 수 있다. 예를 들어, 제2 거리(D32)는 제1 거리(D31)와 동일할 수 있다. 제2 거리(D32)는 1F에 대응될 수 있다. 에지 패턴(AKE)은 제3 폭(W33)을 가지며, 제3 폭(W33)은 제2 폭(W32)보다 작을 수 있고 제1 폭(W31)과 동일할 수 있다. 예를 들어, 제3 폭(W33)은 1F에 대응될 수 있다.
에지 패턴(AKE)은 메인 패턴(AKM)의 주위에서 메인 패턴(AKM)과 동일한 높이로 형성될 수 있다. 예를 들어, 메인 패턴(AKM)은 제1 높이(H31)를 가질 수 있고, 에지 패턴(AKE)은 제1 높이(H31)와 동일한 제2 높이(H32)를 가질 수 있다.
예시적인 실시예들에 따르면, 미세 피치를 갖는 복수의 피쳐 패턴(322)과 함께 얼라인 키 패턴(AK)을 형성할 수 있으며, 미세 피치를 갖는 복수의 피쳐 패턴(322)의 패터닝 공정이 정밀하게 조절될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
120: 피쳐층 132: 기준 패턴
142: 제1 스페이서 152: 제2 스페이서
160: 갭필 절연층

Claims (20)

  1. 피쳐층 상에 제1 물질을 사용하여 복수의 기준 패턴들과 상기 복수의 기준 패턴들의 단부들에 연결되는 주변 패턴을 형성하는 단계;
    상기 복수의 기준 패턴들 각각의 양 측벽 상에 제2 물질을 사용하여 복수의 제1 스페이서들을 형성하는 단계;
    상기 복수의 기준 패턴들을 제거하는 단계;
    상기 복수의 제1 스페이서들 각각의 양 측벽 상에 상기 제1 물질을 사용하여 복수의 제2 스페이서들을 형성하는 단계;
    상기 피쳐층 상에 상기 복수의 제2 스페이서들과 상기 주변 패턴만을 남기도록 상기 복수의 제1 스페이서들을 제거하는 단계; 및
    상기 복수의 제2 스페이서들과 상기 주변 패턴을 식각 마스크로 사용하여 상기 피쳐층을 패터닝하는 단계;를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 물질은 폴리실리콘 또는 비정질 실리콘을 포함하고,
    상기 제2 물질은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    평면도에서, 상기 주변 패턴은 상기 복수의 기준 패턴들을 둘러싸는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 복수의 기준 패턴들은 8F의 피치로 배열되고,
    상기 복수의 제1 스페이서들은 4F의 피치로 배열되고,
    상기 복수의 제2 스페이서들은 2F의 피치로 배열되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 복수의 제1 스페이서들을 형성하는 단계는,
    상기 피쳐층 상에 상기 복수의 기준 패턴들과 상기 주변 패턴을 커버하도록 제1 스페이서층을 형성하는 단계;
    상기 복수의 기준 패턴들 상에 배치되는 상기 제1 스페이서층의 제1 부분을 커버하지 않고 상기 주변 패턴 상에 배치되는 상기 제1 스페이서층의 제2 부분을 커버하도록 상기 제1 스페이서층 상에 마스크 패턴을 형성하는 단계; 및
    상기 복수의 기준 패턴들의 상면 상에 배치되는 상기 제1 스페이서층의 상기 제1 부분의 일부분들을 제거하여 상기 복수의 기준 패턴들의 양 측벽 상에 상기 복수의 제1 스페이서들을 남기는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 복수의 기준 패턴들을 제거하는 단계에서,
    상기 제1 스페이서층의 상기 제2 부분은 상기 주변 패턴의 상면을 커버하도록 잔류하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 복수의 제2 스페이서를 형성하는 단계 이후에,
    상기 피쳐층 상에 상기 복수의 제2 스페이서들 사이의 공간을 채우는 갭필 절연층을 형성하는 단계;를 더 포함하고,
    상기 복수의 제1 스페이서들을 제거하는 단계에서 상기 갭필 절연층이 함께 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 갭필 절연층을 형성하는 단계 이후에,
    상기 제1 스페이서층의 상기 제2 부분 상에 배치되는 상기 갭필 절연층의 상면 레벨과 상기 복수의 제2 스페이서 상에 배치되는 상기 갭필 절연층의 상면 레벨의 차이가 감소하도록 상기 갭필 절연층의 상부에 평탄화 공정을 수행하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 갭필 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 스핀온 하드마스크(SOH)를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 피쳐층 상에 복수의 기준 패턴들과 상기 복수의 기준 패턴들의 단부들에 연결되는 주변 패턴을 형성하는 단계;
    상기 복수의 기준 패턴들 각각의 양 측벽 상에 복수의 제1 스페이서들을 형성하는 단계;
    상기 복수의 기준 패턴들을 제거하는 단계;
    상기 복수의 제1 스페이서들 각각의 양 측벽 상에 복수의 제2 스페이서들을 형성하는 단계;
    상기 피쳐층 상에 상기 복수의 제2 스페이서들 사이의 공간을 채우는 갭필 절연층을 형성하는 단계;
    상기 갭필 절연층과 상기 복수의 제1 스페이서들을 제거하여 상기 피쳐층 상에 상기 복수의 제2 스페이서들과 상기 주변 패턴만을 남기는 단계; 및
    상기 복수의 제2 스페이서들과 상기 주변 패턴을 식각 마스크로 사용하여 상기 피쳐층을 패터닝하는 단계;를 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 복수의 기준 패턴들, 상기 주변 패턴, 및 상기 복수의 제1 스페이서들은 폴리실리콘 또는 비정질 실리콘을 포함하고,
    상기 복수의 제2 스페이서들 및 상기 갭필 절연층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 복수의 제1 스페이서들을 형성하는 단계는,
    상기 피쳐층 상에 상기 복수의 기준 패턴들과 상기 주변 패턴을 커버하도록 제1 스페이서층을 형성하는 단계;
    상기 복수의 기준 패턴들 상에 배치되는 상기 제1 스페이서층의 제1 부분을 커버하지 않고 상기 주변 패턴 상에 배치되는 상기 제1 스페이서층의 제2 부분을 커버하도록 상기 제1 스페이서층 상에 마스크 패턴을 형성하는 단계; 및
    상기 복수의 기준 패턴들의 상면 상에 배치되는 상기 제1 스페이서층의 상기 제1 부분의 일부분들을 제거하여 상기 복수의 기준 패턴들의 양 측벽 상에 상기 복수의 제1 스페이서들을 남기는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 복수의 기준 패턴들을 제거하는 단계에서,
    상기 제1 스페이서층의 상기 제2 부분은 상기 주변 패턴의 상면을 커버하도록 잔류하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 갭필 절연층을 형성하는 단계 이후에,
    상기 제1 스페이서층의 상기 제2 부분 상에 배치되는 상기 갭필 절연층의 상면 레벨과 상기 복수의 제2 스페이서 상에 배치되는 상기 갭필 절연층의 상면 레벨의 차이가 감소하도록 상기 갭필 절연층의 상부에 평탄화 공정을 수행하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    평면도에서, 상기 주변 패턴은 상기 복수의 기준 패턴들을 둘러싸는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 복수의 기준 패턴들은 8F의 피치로 배열되고,
    상기 복수의 제1 스페이서들은 4F의 피치로 배열되고,
    상기 복수의 제2 스페이서들은 2F의 피치로 배열되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 셀 어레이 영역과 바운더리 영역을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 피쳐층을 형성하는 단계;
    상기 피쳐층 상에 제1 물질을 사용하여 복수의 기준 패턴들과 주변 패턴을 형성하되, 상기 복수의 기준 패턴들이 상기 셀 어레이 영역 상에 배치되고, 상기 주변 패턴이 상기 복수의 기준 패턴들의 단부들에 연결되고 상기 바운더리 영역에 배치되는, 복수의 기준 패턴들과 주변 패턴을 형성하는 단계;
    상기 복수의 기준 패턴들 각각의 양 측벽 상에 제2 물질을 사용하여 복수의 제1 스페이서들을 형성하는 단계;
    상기 복수의 기준 패턴들을 제거하는 단계;
    상기 복수의 제1 스페이서들 각각의 양 측벽 상에 상기 제1 물질을 사용하여 복수의 제2 스페이서들을 형성하는 단계;
    상기 피쳐층 상에 상기 복수의 제2 스페이서들과 상기 주변 패턴만을 남기도록 상기 복수의 제1 스페이서들을 제거하는 단계;
    상기 복수의 제2 스페이서들과 상기 주변 패턴을 식각 마스크로 사용하여 상기 피쳐층을 패터닝하는 단계; 및
    상기 피쳐층을 식각 마스크로 사용하여 상기 기판의 일부분을 제거하여 소자 분리 트렌치를 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 복수의 제1 스페이서들을 형성하는 단계는,
    상기 피쳐층 상에 상기 복수의 기준 패턴들과 상기 주변 패턴을 커버하도록 제1 스페이서층을 형성하는 단계;
    상기 복수의 기준 패턴들 상에 배치되는 상기 제1 스페이서층의 제1 부분을 커버하지 않고 상기 주변 패턴 상에 배치되는 상기 제1 스페이서층의 제2 부분을 커버하도록 상기 제1 스페이서층 상에 마스크 패턴을 형성하는 단계; 및
    상기 복수의 기준 패턴들의 상면 상에 배치되는 상기 제1 스페이서층의 상기 제1 부분의 일부분들을 제거하여 상기 복수의 기준 패턴들의 양 측벽 상에 상기 복수의 제1 스페이서들을 남기는 단계를 포함하고,
    상기 복수의 기준 패턴들을 제거하는 단계에서,
    상기 제1 스페이서층의 상기 제2 부분은 상기 주변 패턴의 상면을 커버하도록 잔류하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 제2 스페이서를 형성하는 단계 이후에,
    상기 피쳐층 상에 상기 복수의 제2 스페이서들 사이의 공간을 채우는 갭필 절연층을 형성하는 단계;를 더 포함하고,
    상기 복수의 제1 스페이서들을 제거하는 단계에서 상기 갭필 절연층이 함께 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 갭필 절연층을 형성하는 단계 이후에,
    상기 제1 스페이서층의 상기 제2 부분 상에 배치되는 상기 갭필 절연층의 상면 레벨과 상기 복수의 제2 스페이서 상에 배치되는 상기 갭필 절연층의 상면 레벨의 차이가 감소하도록 상기 갭필 절연층의 상부에 평탄화 공정을 수행하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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