TW202207418A - 半導體元件 - Google Patents

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楊柏峰
世海 楊
志安 徐
林佑明
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台灣積體電路製造股份有限公司
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Abstract

在此揭露3D-NOR記憶陣列元件與其製造方法。一種方法包含藉由形成絕緣材料與虛設材料的交替層形成多層堆疊於基底上。藉由執行線快門開關製程形成虛設奈米結構陣列於多層堆疊的通道區域中。一旦形成奈米結構，半導體氧化物材料單一層沉積於虛設奈米結構上且圍繞虛設奈米結構。接著沉積記憶薄膜於半導體氧化物材料上並且形成導電纏繞結構於記憶薄膜上。可藉由以金屬填充材料取代通道區域外的虛設材料層形成源極/位元線結構。階梯狀導體結構可形成源極/位元線結構於相鄰記憶陣列的多層堆疊區域中。

Description

半導體元件
本揭露係關於一種半導體元件。
半導體元件使用於各種電子應用中，舉例來說，如個人電腦、手機、數位相機以及其他電子設備。通常藉由依序沉積絕緣層或介電層、導電層與材料半導體層於半導體基底上以製造半導體元件，並且使用光刻圖案化各種材料層以在其上形成電路組件與元件。
半導體產業藉由不斷縮小最小特徵尺寸以持續改善各種電子元件(例如，電晶體、二極體、電阻、電容等)的整合密度，以允許更多元件整合至給定區域中。
根據本揭露之一實施方式，一種半導體元件，包含: 記憶單元堆疊，其包含虛設奈米結構核心的堆疊；半導體纏繞通道結構，其圍繞虛設奈米結構核心的堆疊內的每一虛設奈米結構核心；記憶薄膜，其圍繞半導體纏繞通道結構以及纏繞字元線，其圍繞半導體纏繞通道結構。
以下揭示之實施例內容提供了用於實施所提供的標的之不同特徵的許多不同實施例，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。例如，在以下描述中之第一特徵在第二特徵之上或上方之形式可包含其中第一特徵與第二特徵直接接觸形成之實施例，且亦可包含其中可於第一特徵與第二特徵之間形成額外特徵，以使得第一特徵與第二特徵可不直接接觸之實施例。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施例及/或配置之間的關係。
此外，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
以下實施例將描述關於形成三維(3D)記憶陣列的特定實施例，其三維記憶陣列包含多個NOR環繞閘極(GAA)堆疊記憶單元。然而，所描述之實施例僅為示例性且不限於在此所明確描述之實施例。而為，在此所提出之觀點可結合至各式各樣實施例中。
參照第1A圖至第1D圖，該些圖繪示根據一些實施例之3D記憶陣列100的範例。3D記憶陣列100可為NOR 環繞閘極(GAA)記憶陣列。在繪示實施例中，3D記憶陣列100形成為垂直堆疊記憶單元125的3x3矩陣。然而，3D記憶陣列100的其他實施例可包含更多或更少個記憶單元，並且所有此類記憶陣列皆在本揭露之範圍內。
特別是，第1A圖繪示根據一些實施例之在基底101上的3D記憶陣列100透視圖。3D記憶陣列100包含隔離層103，該隔離層103分離多個垂直堆疊記憶單元125的源極線105與位元線107。源極線105與位元線107在此可稱為源極線結構、位元線結構、源極/位元線或源極/位元線結構。
第1A圖進一步繪示垂直堆疊記憶單元125的字元線109，字元線109藉由3D記憶陣列100內部的半導體層113與記憶薄膜111從源極線105與位元線107分離。字元線109在此可稱為字元線結構。
半導體層113藉由記憶薄膜111從字元線109隔離。半導體層113在此可稱為通道纏繞結構、氧化物纏繞層、氧化物通道纏繞結構、半導體氧化物結構或氧化物纏繞結構。進一步地，第1A圖繪示分離堆疊記憶單元的彼此字元線109的閘極隔離栓115與從相鄰記憶陣列分離3D記憶陣列100的陣列間隔件117。第1A圖進一步繪示由虛線與剖面A-A所強調的第一部分119，請參考以下揭露與附圖。
第1B圖繪示第1A圖中的第一部分119之放大俯視圖。第1B圖示出藉由閘極隔離栓115分離的字元線109與從相鄰記憶陣列分離3D記憶陣列100的陣列間隔件117。第1B圖也示出記憶薄膜111，其相接字元線109並且從字元線109分離半導體層113。
第1C圖繪示根據一些實施例之第1A圖中的切割線A-A的剖面圖。特別是，第1C圖繪示根據一些實施例之3D記憶陣列100的記憶單元堆疊120。在所示實施例中，記憶單元堆疊120包含一個字元線109，其藉由記憶薄膜111可操作耦合至三個源極線105與三個位元線107。隔離層103從源極線105之間的分離源極線105並且從位元線107之間的分離位元線107。第1C圖還繪示虛設通道核心121，其從位元線107分離源極線105。半導體層113從虛設通道核心121、源極線105與位元線107隔離記憶薄膜111。第1C圖還繪示記憶單元堆疊120的單位記憶單元123並且以虛線強調。
第1D圖繪示根據一些實施例之第1C圖中的單位記憶單元123的透視圖。第1D圖繪示單位記憶單元123，其結構去除四分之一部分，並且字元線109示為透明以示出在單位記憶單元123內部結構之間的界面。特別是，第1D圖繪示從位元線107分離源極線105的虛設通道核心121與圍繞虛設通道核心121的半導體層113。如此，半導體層113在此稱為通道纏繞結構。半導體層113也覆蓋隔離層103的垂直側壁，並且從記憶薄膜111隔離虛設通道核心121、源極線105與位元線107。記憶薄膜111圍繞半導體層113並且從半導體層113隔離字元線109。字元線109圍繞記憶薄膜111。字元線109在此可稱為纏繞電極。
請參照第2圖至第12C圖，該些圖繪示根據一些實施例之3D NOR記憶陣列100在中間階段的形成。該些圖繪示3D記憶陣列100的實施例，其3D記憶陣列100包含3x3記憶陣列，該3x3記憶陣列包含三個字元線109、三個源極線105與三個位元線107。該實施例用於說明目的並且可使用任何合適陣列尺寸。記憶陣列100可包含較大尺寸陣列(例如4x4、5x5、6x6等)、較小尺寸陣列(例如1x1、2x2)、不規則尺寸陣列(例如2x3、2x4、2x5、2x6…、3x2、3x4、3x5、3x6…、4x2、4x3、4x5、4x6等)，並且所有此類陣列尺寸皆在實施例之範圍內。然而，任何合適陣列尺寸皆可使用。
第2圖繪示根據一些實施例之形成多層堆疊201於基底101上。基底101可為半導體基底，諸如塊狀半導體、絕緣體上半導體(SOI)基底或其類似物，其可摻雜(例如，用p型或n型摻雜劑)或非摻雜。基底101可為晶片，例如矽晶片。通常，SOI基底為在絕緣層上形成的半導體材料層。絕緣層可為例如埋入氧化物  (BOX)層、氧化矽層或其類似物。絕緣層設置於通常為矽基底或玻璃基底的基底上。也可以使用其他基底，例如多層基底或梯度基底。在一些實施例中，基底101的半導體材料可包含：矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導體；包含矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷化砷化鎵銦的合金半導體或上述材料之組合。
多層堆疊201形成於基底101上。多層堆疊201包含隔離層103與虛設層203的交替層。隔離層103可稱為「多層堆疊201的第一層」，並且虛設層203可稱為「多層堆疊201的第二層」。 隔離層103與虛設層203可為介電材料或半導體材料(例如，如氧化矽、氮化矽、矽、矽鍺或其類似物的氧化物)。虛設層203的材料不同於隔離層103的材料。根據特定實施例，隔離層103可為第一材料(例如氧化矽)，並且虛設層203可為第二材料( 例如氮化矽)。可使用如化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或其類似沉積形成隔離層103與虛設層203。
可藉由在基底101上初始沉積隔離層103中的第一層以形成多層堆疊201。根據一實施例，可藉由使用CVD製程或ALD製程沉積塊狀層(例如氧化物)以形成隔離層103。然而，任何合適材料和/或合適沉積製程皆可使用。一旦沉積，可執行可選退火製程(例如，快速熱退火、氧化緻密化或其類似製程)和/或可選平坦化製程(例如，化學機械平坦化)以固化和/或平坦化隔離層103中的第一層。根據一些實施例，隔離層103可形成在約10nm與約100nm之間的第一高度H1。然而，任何合適高度皆可使用。
一旦形成隔離層103中的第一層，可在隔離層103的第一層上形成虛設層203的第一層。根據一實施例，可使用如ALD製程或CVD製程沉積塊狀層(例如氮化矽)以形成虛設層203。然而，任何合適材料和/或合適沉積製程皆可使用。一旦沉積，可執行可選退火製程(例如，快速熱退火(RTA)、氧化緻密化或其類似製程)和/或可選平坦化製程(例如，化學機械平坦化)以固化和/或平坦化虛設層203的第一層。根據一些實施例，虛設層203可形成在約10nm與約100nm之間的第二高度H2。然而，任何合適高度皆可使用。根據一些實施例，隔離層103的第一高度H1與虛設層203的第二高度H2之比值可在約0.1：1與約10：1之間。然而，任何合適比值皆可使用。
一旦形成虛設層203中的第一層，可在多層堆疊201中以交替方式形成另外隔離層103與另外虛設層203，直到形成虛設層203的期望最頂層與隔離層103的最頂層。可在多層堆疊201中形成任意合適數量的隔離層103與任意合適數量的虛設層203。在所示實施例中，在多層堆疊201中形成四個隔離層103與三個虛設層203。
第2圖還繪示多層堆疊201的第一區域205。根據一些實施例，第一區域205可用於形成3D記憶陣列100。 另外，根據一些實施例，多層堆疊201的第二區域207相鄰第一區域205，並且第二區域207可用於形成3D記憶陣列100的連接器。
回到第3圖，該圖繪示根據一些實施例之在多層堆疊201的通道區域303內的閘極溝槽301的形成。通道區域303在此可稱為字元線區。可藉由在多層堆疊201上初始形成光阻(未於圖示出)以形成閘極溝槽301。可使用旋塗技術形成光阻並且可使用可接受光刻技術圖案化光阻。光阻可被圖案化，以在閘極溝槽301的期望位置中暴露多層堆疊201的最頂層表面。可使用一或多種包含雙圖案化或多圖案化製程的光刻製程圖案化閘極溝槽301。通常，雙圖案化或多圖案化製程結合光刻與自校準過程，從而允許圖案具有間距，其間距小於使用單直接光刻製程所獲得的間距。例如，在一實施例中，在多層堆疊201上形成犧牲層，並使用光刻製程圖案化。在圖案化的犧牲層旁使用自校準過程形成間隔件，並且可去除犧牲層。
一旦形成，間隔件可作為遮罩以蝕刻由遮罩所暴露的隔離層103的材料與虛設層203的材料。蝕刻可為任何可接受蝕刻製程中的一或多種，例如藉由濕蝕刻或乾蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、其類似蝕刻或上述蝕刻之組合。蝕刻可為異向性。在一些實施例中，遮罩可與多個單獨蝕刻製程一起使用以去除隔離層103的暴露材料並且去除虛設層203的暴露材料。然而，遮罩也可與單一蝕刻製程一起使用以蝕刻隔離層103與虛設層203的兩種材料。
根據一些實施例，對隔離層103具有選擇性且對虛設層203相當不具選擇性的第一蝕刻化學物可用於形成通過隔離層103並停在虛設層203上的閘極溝槽301。對虛設層203具有選擇性且對隔離層103相當不具選擇性的第二蝕刻化學物可用於形成通過虛設層203並停止在隔離層103上的閘極溝槽301。在其他實施例中，可使用單一蝕刻製程以去除隔離層103與虛設層203的兩種材料，例如使用對多層堆疊201具有選擇性的蝕刻製程(例如，蝕刻隔離層103與虛設層203的材料，其蝕刻速率快於蝕刻基底101材料的蝕刻速率)。在基底101由碳化矽所形成、隔離層103由氧化物(氧化矽)所形成以及虛設層203由氮化矽所形成的實施例中，可使用混合氫氣或氧氣的氟基氣體(例如C4 F6 )進行乾蝕刻以形成閘極溝槽301。
根據一些實施例，在溝槽具有期望深度後，可使用定時蝕刻製程以停止閘極溝槽301的蝕刻。例如，定時蝕刻製程可定時在基底101表面處停止，儘管定時蝕刻製程可定時以在基底101中蝕刻到期望深度。根據一些實施例，可在基底101與多層堆疊201之間的界面設置可選接觸蝕刻停止層(未於圖示出)。可選接觸蝕刻停止層可包含介電材料，例如氮化矽、氧化矽、氧氮化矽或其類似物，其介電材料具有蝕刻速率，其蝕刻速率不同於多層堆疊201的上方層材料的蝕刻速率。在如此實施例中，在形成多層堆疊201之前，可選接觸蝕刻停止層藉由適當沉積製程(例如，原子層沉積、化學氣相沉積、物理氣相沉積或其類似沉積)形成於基底101上，並且在可選接觸蝕刻停止層上形成多層堆疊201。此外，可使用額外蝕刻製程以去除可選接觸蝕刻停止層的材料，使得基底101暴露在閘極溝槽301的底部處。
一旦圖案化，在閘極溝槽301之間的多層堆疊201的剩餘部分形成多個鰭片305。如此，藉由鰭片305分離閘極溝槽301。根據一些實施例，閘極溝槽301可形成在約50nm與約500nm之間的第一寬度W1與在約500nm與約5000nm之間的第一高度H1，並且鰭片305可形成在約5nm至約30nm之間的第一厚度Th1。 然而，可使用任何合適寬度、高度與厚度。如此，根據一些實施例，閘極溝槽301形成在約10：1至約50：1之間的高寬比。然而，任何合適高寬比皆可使用。
儘管第3圖所示之實施例示出具有相同寬度的每一鰭片305，但位於多層堆疊201的一區域中的記憶陣列100的鰭片305寬度可大於或小於位於多層堆疊201的另一區域中的另一記憶陣列100的鰭片305寬度。此外，根據一些實施例，整體上每一閘極溝槽301繪示為具有一致性寬度。在其他實施例中，閘極溝槽301與鰭片305可具有漸縮側壁，使得每一鰭片305的寬度在朝向基底101方向上連續增加。在如此實施例中，每一隔離層103與虛設層203可在垂直鰭片305側壁的方向上具有不同寬度。
第4圖繪示用於從虛設層203形成虛設奈米結構401的線快門開關製程。根據一些實施例，一旦形成閘極溝槽301，可去除用於形成第3圖所示的閘極溝槽301的間隔件和/或光阻，並且在線快門開關製程中使用的遮罩層(未於圖示出)可形成於多層堆疊201上並且可被圖案化以暴露通道區域303。在其他實施例中，可保留用於形成閘極溝槽301的間隔件和/或光阻，並且在線快門開關製程中使用的遮罩層形成於間隔件與光阻層上。在如此實施例中，遮罩層可形成於光阻和/或間隔件上，接著圖案化以暴露光阻和/或間隔件的部分，其覆蓋在通道區域中的閘極溝槽301和/或鰭片305。
根據一些實施例，遮罩層可為導電材料或非導電材料並且可包含氮化矽、氮氧化矽、非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、金屬或上述材料之組合。 可藉由PVD、CVD、ALD、濺射沉積或用於沉積選擇性材料的其他技術沉積遮罩層。一旦沉積遮罩層的材料，可使用如光刻遮罩與蝕刻製程圖案化材料。一旦遮罩層被圖案化，使用一或多種合適去除製程(例如，電漿清洗、選擇性蝕刻、上述之組合或其類似製程)去除光阻和/或間隔件的暴露部分。
一旦形成與圖案化遮罩層，暴露閘極溝槽301的側壁與鰭片305的側壁。如此，在線快門開關製程步驟中，可從基底101與虛設層203之間去除鰭片305的隔離層103的材料。如此，鰭片305的剩餘材料(例如虛設層203)在多層堆疊201的源極/位元線區域403之間形成虛設奈米結構401的陣列。線快門開關製程步驟也可稱為片快門開關製程步驟、片形成製程步驟、奈米片形成製程步驟或線形成製程步驟。虛設奈米結構401在此可稱為虛設線、虛設奈米線、虛設片或虛設奈米片。在一實施例中，鰭片305的隔離層103可使用濕蝕刻製程去除，該濕蝕刻製程選擇性去除隔離層103的材料(例如氧化矽)，並且無顯著去除基底101材料與在通道區域303內的虛設奈米結構401材料(例如氮化矽)，並且無顯著去除​​隔離層103的材料與多層堆疊201的源極/位元線區域403的虛設層203材料(例如氮化矽)。然而，可使用任何合適去除製程。
舉例來說，在一實施例中，可使用含磷蝕刻化學物(例如H3 PO4 )選擇性去除隔離層103的材料(例如氧化物)而無實質上去除虛設奈米結構401的材料(例如氮化矽)和/或基底101的材料(例如碳化矽)。另外，可在約20℃至約150℃之間的溫度與約10秒至約300秒之間的時間進行濕蝕刻製程。然而，任何合適蝕刻劑、製程參數與時間皆可使用。
藉由去除隔離層103的材料，虛設奈米結構401的側邊被暴露與從通道區域303內彼此分離。根據一些實施例，藉由在約5nm至約15nm之間的第一間隔S1分離虛設奈米結構401。然而，任何合適間隔皆可使用。虛設奈米結構401在源極/位元線區域403的相對兩側之間形成虛設通道結構，並且虛設奈米結構401具有在約5nm與約180nm之間的通道長度(CL)。虛設奈米結構401可形成具有在約8nm與約100nm之間的通道寬度(CW)。在一些實施例中，可調整蝕刻製程的調諧選擇性，使得虛設奈米結構401形成光滑表面或受平面限制的表面。如此，可形成具有不同外形(例如圓形、正方形、長方形、六邊形、八邊形或類似形狀)的虛設奈米結構401。在所示實施例中，虛設奈米結構401形成具有通道寬度CW的圓形，其通道寬度CW與虛設層203的原始厚度大致相同，例如在約3nm至約15nm之間，儘管蝕刻製程也可用於縮小厚度。
一旦形成虛設奈米結構401，可使用一或多種合適去除製程(例如濕蝕刻、乾蝕刻或類似製程)去除遮罩層的任何剩餘部分，其去除製程使用一或多種對遮罩層材料、保留間隔件材料和/或保留光阻材料具有選擇性的蝕刻劑。然而，可使用任何合適去除製程。
第5圖繪示半導體層113的形成。半導體層113形成為可接受半導體材料的保形薄膜，其保形薄膜用於在虛設奈米結構401的暴露表面上與沿源極/位元線區域403的側壁與頂面設置纏繞通道區域。如此，半導體層113纏繞與採用虛設奈米結構401的外形(例如圓形)。根據一些實施例，半導體層113可為如氧化鋅、銦鎵鋅氧化物、氧化銦鎢、氧化銦錫、氧化銦鎵鋅錫、其他金屬氧化物、多晶矽、非晶矽或其類似材料的薄膜層。半導體層113的厚度可在約5nm至約20nm之間。然而，可使用任何合適厚度。此外，可藉由如ALD、CVD、PVD或類似製程的可接受沉積製程形成半導體層113。然而，可使用任何合適材料與沉積製程形成半導體層113。
請參照第6圖，該圖繪示在半導體層113上記憶薄膜111的形成。記憶薄膜111在半導體層113的暴露表面上形成為保形薄膜。根據一些實施例，可使用一或多層用於儲存數位值的可接受介電材料，例如：多層介電質(例如，氧化物-氮化物-氧化物(ONO)、氮化物-氧化物-氮化物(NON)或其類似物)；其他介電質(例如，氮氧化矽、氮化矽或其類似物)；鐵電材料，例如氧化鉿鋯；氧化鋯；無摻雜氧化鉿；摻雜型鉿氧化物(例如使用鑭(La)作為摻雜劑的氧化鉿鑭、使用矽作為摻雜劑的氧化矽鉿、使用鋁作為摻雜劑的氧化鋁鉿或其類似物);上述材料之組合或其類似物。記憶薄膜111的厚度可在約5nm至約30nm的範圍內。可藉由如原子層沉積、化學氣相沉積、物理氣相沉積或其類似沉積的可接受沉積製程形成記憶薄膜111的材料。
第7圖繪示在記憶薄膜111上纏繞字元線結構701的形成與隨後化學機械平坦化。纏繞字元線結構701可包含如膠合層、阻障層、擴散層、填充層與其類似層的一或多層。纏繞字元線結構701在此可稱為導電纏繞結構、字元線堆疊或字元線電極。在一些實施例中，纏繞字元線結構701包含膠合層與導電層。膠合層可由金屬氮化物所形成，例如氮化鈦、氮化鉭、氮化鋯、氮化鉿或其類似物。導電層可由如鎢、鈷、鋁、鎳、銅、銀、金、上述材料之合金或其類似物的金屬所形成。膠合層材料對記憶薄膜111材料具有良好粘附性，而導電層材料對膠合層材料具有良好粘附性。在記憶薄膜111由如氧化物-氮化物-氧化物(ONO)膜的氧化物所形成之實施例中，膠合層可為氮化鈦，而導電層可為鎢。可藉由如原子層沉積、化學氣相沉積或其類似沉積的可接受沉積製程分別形成膠合層與導電層。纏繞字元線結構701的材料可填充與過度填充通道區域303中的剩餘開口，並且纏繞字元線結構701的材料可形成於通道區域303外的記憶薄膜111的頂面上。膠合層可具有在約1nm至約10nm範圍內的厚度。導電層填充閘極溝槽301的剩餘區域，並且導電層可具有在約15nm至約200nm範圍內的厚度。一旦沉積，可使用如化學機械平坦化、回蝕製程、上述製程之組合或其類似製程以隔離層103的最頂層平坦化纏繞字元線結構701的材料、記憶薄膜111的材料以及半導體層113的材料。
根據一些實施例，可以在約500nm至約5000nm之間的第二高度H2與在約30nm至約400nm之間的第二寬度W2形成纏繞字元線結構701。然而，可使用任何合適高度與寬度。在一些實施例中，纏繞字元線結構701可形成具有在約1000nm至約100000nm之間的第一長度L1。 纏繞字元線結構701的高寬比為第二高度H2與第二寬度W2之比值。根據一些實施例，纏繞字元線結構701形成具有在約2.5：1至約200：1之間的高寬比。然而，可使用任何合適高寬比形成纏繞字元線結構701。
第8圖繪示在多層堆疊201中的陣列狹縫801的形成。陣列狹縫801在此可稱為垂直狹縫、垂直溝槽或垂直陣列開口。在所示實施例中，陣列狹縫801延伸通過多層堆疊201並且暴露基底101。在另一實施例中，陣列狹縫801延伸通過多層堆疊201中的一些但非全部層。如上所述，可使用任何適合形成閘極溝槽301的光刻與異向性蝕刻技術形成陣列狹縫801。然而，其他合適光刻與蝕刻技術也可用於形成陣列狹縫801。
形成陣列狹縫801劃分多層堆疊201並且從多層堆疊201的相鄰區域分離多層堆疊201的區域，其多層堆疊201被3D記憶陣列100的中間結構所佔據。在一些實施例中，多層堆疊201的相鄰區域也可被類似於3D記憶陣列100的中間結構所佔據，儘管其他結構也可形成於一或多個相鄰區域中。根據一些實施例，可以約20nm至約200nm之間的第三寬度W3形成陣列狹縫801。在一些實施例中，可以約1000nm至約100000nm之間的第一長度L1形成陣列狹縫801。每一陣列狹縫801的高寬比為第一高度H1與第三寬度W3的比值。儘管陣列狹縫801可形成相同高寬比，但陣列狹縫801也可形成不同高寬比。根據一些實施例，以約50：1至約100：1之間的高寬比形成陣列狹縫801。然而，可使用任何合適高寬比形成陣列狹縫801。
回到第9A圖與第9B圖，該些圖繪示在多層堆疊201中源極/位元線間隙901的形成。一旦形成陣列狹縫801，在陣列狹縫801的側壁處暴露虛設層203。如此，可藉由任何可接受蝕刻製程形成源極/位元線間隙901，例如對虛設層203的材料具有選擇性的蝕刻製程(例如，以一速率選擇性蝕刻虛設層203的材料，其速率快於蝕刻隔離層103材料、半導體層113材料與基底101材料的速率)。在基底101由碳化矽所形成、半導體層113由氧化鋅所形成、隔離層103由氧化物(OX)所形成以及虛設層203由氮化矽所形成的實施例中，可使用包含酸與氧化劑的蝕刻化學物的濕蝕刻以形成源極/位元線間隙901。例如，所用蝕刻化學物可為鹽酸(HCl)與過氧化氫(H2 O2 )的混合物，其中鹽酸作為酸並且過氧化氫作為氧化劑。在一些實施例中，對於濕蝕刻製程在鹽酸與過氧化氫之間的混合比(例如體積比)在約1：1至1:20之間。濕蝕刻製程可在約40℃至約70℃的溫度與約1分鐘至約5分鐘的時間進行，或者可使用端點偵測製程結束濕蝕刻製程。
第9A圖進一步繪示陣列狹縫801中的一個區域907。區域907以虛線強調，並且區域907在第9A圖中也以放大圖繪示。在區域907的放大圖中，可藉由兩個隔離層103之間的源極/位元線間隙901中的一個看到半導體層113的側壁。從半導體層113側壁的虛設奈米結構401中的凹槽905也繪示於第9A圖的區域907的放大圖。根據一些實施例，在去除虛設層203的定時製程中，虛設奈米結構401可從半導體層113的側壁凹陷。在其他實施例中，在去除虛設層203後，可在隨後蝕刻步驟中使用對虛設奈米結構401材料具有選擇性且對半導體層113材料與基底101材料不具有選擇性的蝕刻化學物以凹陷虛設奈米結構401。
第9B圖為藉由虛設奈米結構401(第9B圖中重新標記的虛設通道核心121)所擷取的剖面俯視圖。第9B圖以虛線繪示隔離層103，以指出隔離層103的水平面低於虛設通道核心121的水平面。特別是，第9B圖繪示兩個源極/位元線間隙901之間的半導體層113、圍繞虛設奈米結構401與被虛設奈米結構401纏繞的半導體層113、位於半導體層113上與圍繞半導體層113的記憶薄膜111以及位於記憶薄膜111上與圍繞記憶薄膜111的纏繞字元線結構701。第9B圖進一步繪示在虛設通道核心121中的凹槽905。在一些實施例中，蝕刻製程為定時製程，其用於在虛設通道核心121的虛設材料中形成凹槽905至第一深度D1。根據一些實施例，第一深度D1可在約1nm至約20nm之間。然而，可使用任何合適深度。此外，可調整蝕刻製程的調諧選擇性以成形虛設通道核心121的遠端為期望形狀(例如，凹形、凸形、平坦形、圓形、受平面限制形狀或其類似形狀)。在所示實施例中，虛設通道核心121的遠端為凹形。
第10圖繪示在陣列狹縫801(參照如第8圖)中與源極/位元線間隙901(參照如第9圖)中金屬填充材料1001的形成。金屬填充材料1001可包含如膠合層、阻障層、擴散層與填充層或其類似層中的一或多層，並且可使用任何適合形成纏繞字元線結構701的材料與製程形成金屬填充材料1001。例如，用於形成金屬填充材料1001的材料可與用於形成纏繞字元線結構701的材料相同，儘管它們可為不同材料。在一些實施例中，金屬填充材料1001包含膠合層與導電層。膠合層可藉由適合形成纏繞字元線結構701的金屬氮化物(例如，氮化鈦、氮化鉭、氮化鋯、氮化鉿或其類似物)所形成。導電層可藉由適合形成纏繞字元線結構701的金屬(例如，鎢、鈦、氮化鈦、氮化鉭或其類似物)所形成。膠合層的材料對隔離層103材料和/或半導體層113材料具有良好粘附性，而導電層的材料對膠合層材料具有良好粘附性。
在隔離層103和/或半導體層113由如氧化鋅的氧化物所形成之實施例中，膠合層可由氮化鈦所形成而導電層可由鎢所形成。可藉由如原子層沉積、化學氣相沉積或其類似沉積的可接受沉積製程分別形成膠合層與導電層。可形成金屬填充材料1001的材料以填充與過度填充陣列狹縫801與源極/位元線間隙901，並且金屬填充材料1001的材料可形成於陣列狹縫801外的隔離層103的最頂層的頂面上。膠合層的厚度可在約1nm至約10nm的範圍內。一旦沉積，可使用如化學機械平坦化的製程以隔離層103的最頂層、記憶薄膜111與半導體層113以及纏繞字元線結構701平坦化金屬填充材料1001的材料。
回到第11圖，該圖繪示根據一些實施例之字元線間隙1101的形成以及陣列狹縫801內的金屬填充材料1001的去除。可使用任何適合蝕刻纏繞字元線結構701材料的光刻與蝕刻技術形成字元線間隙1101。蝕刻可為異向性。在纏繞字元線結構701的導電層為鎢且膠合層為氮化鈦的實施例中，記憶薄膜111為氧化物-氮化物-氧化物(ONO)膜並且半導體層113為氧化鋅，可形成字元線間隙1101並且可藉由一系列適當蝕刻(例如，乾蝕刻和/或濕蝕刻)重新暴露陣列狹縫801。根據一些實施例，使用與氫氣或氧氣混合的氟基氣體(例如C4 F6 )進行乾蝕刻，以去除纏繞字元線結構701的導電層，並且使用硝酸(HNO3 )與氫氟(HF)酸溶液進行濕蝕刻以去除纏繞字元線結構701的膠合層。然而，可使用其他合適去除製程以從字元線間隙1101去除材料並以重新暴露陣列狹縫801。根據一些實施例，字元線間隙1101可形成第一高度H1，使得基底101暴露在字元線間隙1101的底部處。在一些實施例中，字元線間隙1101可形成為超過第一高度H1且蝕刻至基底101中的期望深度。
根據一些實施例，形成字元線間隙1101劃分纏繞字元線結構701為字元線109。可形成具有第二長度L2、第二寬度W2以及第一高度H1的字元線109。 根據一些實施例，第二長度L2可為在約30nm至約100nm之間的距離。 在一些實施例中，可在約1000nm至約100000nm之間的第一長度L1形成陣列狹縫801。然而，可使用任何合適維度。
第12A圖至第12C圖繪示根據一些實施例之陣列間隔件117、閘極隔離栓115、源極線105、位元線107與字元線109的形成。特別是，第12A圖以透視圖繪示3D記憶陣列100，並且閘極隔離栓115與陣列間隔件117形成於第11圖中的字元線間隙1101與陣列狹縫801中。第12B圖以另一透視圖繪示3D記憶陣列100，並且以虛線表示源極線105、位元線107、閘極隔離栓115以及陣列間隔件117，以示出半導體層113與3D記憶陣列100內部的閘極隔離栓115之間的界面。第12B圖進一步繪示第二區域1201的放大圖，以示出界面細節。第12C圖繪示藉由虛設通道核心121所截取的剖面俯視圖。
陣列間隔件117與閘極隔離栓115由介電材料所形成。可接受介電材料包含但不限於：氧化物，例如氧化矽；氮化物，例如氮化矽；碳化物，例如碳化矽；其類似物或上述材料之組合，例如氮氧化矽、碳氧化矽、碳氮化矽或其類似物。在一些實施例中，使用相同材料與相同沉積製程形成陣列間隔件117與閘極隔離栓115。根據一些實施例，閘極隔離栓115可形成第一厚度Th1、第二寬度W2以及第一高度H1。可藉由如ALD、CVD、可流動CVD(FCVD)或其類似沉積的可接受沉積製程形成閘極隔離栓115的材料與陣列間隔件117的材料，以分別填充和/或過度填充字元線間隙1101與陣列狹縫801。
在其他實施例中，用於形成閘極隔離栓115的材料可與用於形成陣列間隔件117的材料不同。在如此實施例中，可使用單獨去除製程重新暴露陣列狹縫801並形成字元線間隙1101。此外，可使用單獨沉積製程以形成閘極隔離栓115與陣列間隔件117。此外，儘管可在閘極隔離栓115後形成陣列間隔件117，但可在閘極隔離栓115前形成陣列間隔件117。所有如此去除製程、沉積製程以及這些製程順序皆在實施例之範圍內。
第13圖繪示根據一些實施例之第一3D-NOR記憶元件1300。根據一些實施例，第一3D-NOR記憶元件1300包含階梯狀接觸結構1313，該階梯狀接觸結構1313形成於相鄰3D記憶陣列100的多層堆疊201的第二區域207中。可藉由在多層堆疊201上初始放置光阻(未於圖示出)形成階梯狀接觸結構1313。可藉由旋塗技術形成光阻，並且可藉由可接受光刻技術圖案化光阻。圖案化光阻可暴露在第一階梯狀區域1301中的多層堆疊201的一部分，同時遮罩多層堆疊201的其剩餘部分。
一旦暴露第一階梯狀區域1301，使用光阻作為遮罩的階梯蝕刻製程蝕刻第一階梯狀區域1301中的多層堆疊201的暴露部分。階梯蝕刻製程可為任何可接受蝕刻製程，例如藉由濕蝕刻或乾蝕刻、反應離子蝕刻(RIE)、中性束蝕刻(NBE)、其類似蝕刻或上述蝕刻之組合。蝕刻可為異向性。蝕刻可去除第一階梯狀區域1301中的隔離層103與虛設層203的最頂層部分，使得虛設層203的最頂層之下的隔離層103暴露於第一階梯狀區域1301中。因為隔離層103的最頂層與虛設層203的最頂層由不同材料所組成，用於去除這些層的暴露部分的蝕刻劑可為不同。在一些實施例中，在蝕刻隔離層103的其上方層的同時，虛設層203作為蝕刻停止層。一旦去除隔離層103的最頂層，虛設層203的最頂層暴露於第一階梯狀區域1301中。如此，在蝕刻虛設層203之上層的同時，其下方的隔離層103作為蝕刻停止層。因此，可選擇性去除隔離層103與虛設層203的最頂層的部分而無去除多層堆疊201的剩餘層，並且可延伸光阻圖案至多層堆疊201的第一階梯狀區域1301內，以達到期望深度。替代地，可使用定時蝕刻製程在達到多層堆疊201的第一階梯狀區域1301內的期望深度後停止蝕刻。如此，在虛設層203的最頂層之下的隔離層103的下一層暴露於第一階梯狀區域1301中。
一旦暴露隔離層103的下一層，可修正光阻以暴露第二階梯狀區域1303中的多層堆疊201的另一部分，同時遮罩第一階梯狀區域1301與第二階梯狀區域1303外的多層堆疊201的其剩餘部分。一旦暴露第二階梯狀區域1303，藉由修正後作為遮罩的光阻重複階梯蝕刻製程以蝕刻第一階梯狀區域1301與第二階梯狀區域1303中的多層堆疊201的暴露部分。蝕刻可去除隔離層103與暴露在第二階梯狀區域1303與第一階梯狀區域1301中的虛設層203的最頂層的部分，使得多層堆疊201中的隔離層103向下的下一層暴露於每一第一階梯狀區域1301與每一第二階梯狀區域1303中。
一旦多層堆疊201中的隔離層103向下的下一層暴露於每一第一階梯狀區域1301與每一第二階梯狀區域1303中，光阻可再次修正以暴露第三階梯狀區域1305中的多層堆疊201的另一部分，同時遮罩多層堆疊201的其剩餘部分。可重複執行光阻修正與階梯蝕刻製程直到暴露期望數量的樓梯區域。在所示實施例中，以最後暴露第三階梯狀區域1305的修正光阻暴露三個階梯狀區域。然而，可形成更多或更少個階梯狀區域。例如，在包含較少數量(例如兩個)的源極線105或位元線107的多層堆疊201中，可形成較少(例如兩個)階梯狀區域。 另一範例中，在包括較多數量(例如，四個、五個、六個等)的源極線105或位元線107的多層堆疊201中，可形成較多(例如，四個、五個、六個等)階梯狀區域。
一旦暴露期望數量(例如三個)階梯狀區域，藉由修正後作為遮罩的光阻與階梯狀區域中的隔離層103的暴露部分以暴露階梯狀接觸區域1307。蝕刻可去除隔離層103最頂層的部分，使得多層堆疊201中的金屬填充材料1001向下的下一層暴露於每一第一階梯狀區域1301、每一第二階梯狀區域1303以及每一第三階梯狀區域1305中。這些金屬填充材料1001的暴露部分可作為階梯狀接觸區域1307。
第13圖進一步繪示根據一些實施例之在階梯狀接觸區域1307與字元線109上的導電接點1309的形成。導電接點1309、階梯狀接觸區域1307以及相鄰記憶陣列100的隔離層103可統稱為階梯狀接觸結構1313。可藉由陣列間隔件117的第三寬度W3分離相鄰3D記憶陣列100的陣列的階梯狀接觸結構1313。
導電接點1309提供外部連接至3D記憶陣列100的字元線109、源極線105以及位元線107。例如，導電接點1309可電性連接3D記憶陣列100至其他主動元件和/ 或半導體晶片中的訊號線、電源線以及接地線。因此，可完成第一3D-NOR記憶元件1300。
在導電接點1309為導電柱(例如，鎢、銅、鋁、鈦、合金、上述材料之組合或其類似物)的實施例中，可藉由在多層堆疊201的第一區域205與第二區域207上初始形成層間介電(ILD)層(未於圖示出)以形成導電接點1309。一旦形成，使用合適光刻與蝕刻製程圖案化層間介電層以形成通過層間介電層的開口並且暴露字元線109的區域和/或在導電接點1309的期望位置中的階梯狀接觸區域1307。一旦形成開口，可使用導電填充材料(例如，鎢、鋁、銅或其類似材料)填充或過度填充開口，其導電填充材料使用合適沉積製程(例如，CVD、PVD或其類似沉積)。一旦沉積，可執行平坦化製程以平坦化導電接點1309的頂面以共平面層間介電層的表面。根據一些實施例，一旦形成導電接觸1309，可保留層間介電層(未於圖示出)以允許對第一3D-NOR記憶元件1300進行下一步處理。
雖然第13圖的實施例繪示用於階梯狀接觸結構1313的特定圖案，但其也可為其他組態。例如，在所示實施例中，在陣列中同一行的源極線105與位元線107全部沿彼此對齊，並且位元線107的階梯狀接觸區域1307與源極線105形成於3D記憶陣列100的同一側。然而，在其他實施例中，可在相對源極線105的階梯狀接觸區域1307的3D記憶陣列100一側上形成位元線107的階梯狀接觸區域1307。此外，相鄰記憶陣列的字元線109可對齊3D記憶陣列100的字元線109，儘管記憶陣列的字元線109可偏移相鄰記憶陣列的字元線109，使得字元線109與連接至字元線109的導電接點1309具有從一記憶陣列至下一記憶陣列的交錯圖案。
第14A圖繪示根據一些實施例之第二3D-NOR記憶元件1400的俯視圖。在第14A圖中，為說明目的，去除隔離層103的最頂層，以允許看到其下方的結構。第二3D-NOR記憶元件1400包含多個第二3D記憶陣列1403與多個階梯狀接觸結構1313。每一第二3D記憶陣列1403包含四個字元線109與一對階梯狀接觸結構1313。每一對階梯狀接觸結構1313關聯於源極線105的三個階梯狀接觸區域1307與三個位元線107的三個階梯狀接觸區域1307。階梯狀接觸區域1307在第14A圖中作為關聯於源極線105的堆疊(例如，SL1、SL2、SL3)並且一個第二3D記憶陣列1403關聯於位元線107的堆疊(例如，BL1、BL2、BL3)。在所示實施例中，源極線105的組合(例如，SL1、SL2、SL3)被指定，位元線107的組合(例如，BL1、BL2、BL3)也被指定，並且這些組合中的每一個組合與一個第二3D記憶陣列1403相關聯。
在所示實施例中，多個導電源極線結構1407中的每一個分別連接至源極線105的導電接點1309，以用於外部連接至第二3D-NOR記憶元件1400，並且多個導電位元線結構1409中的每一個分別連接至位元線107的導電接點1309，以用於外部連接到至第二3D-NOR記憶元件1400。然而，在一些實施例中，一或多個源極線105的導電接點1309可連接至導電源極線結構1407中的一個，其導電源極線結構1407用於外部連接至第二3D-NOR記憶元件1400和/或一或多個位元線107的導電接點1309可連接至導電位元線結構1409中的一個，其導電位元線結構1409用於外部連接至第二3D-NOR記憶元件1400。
第14A圖進一步繪示以虛線強調的第二3D記憶陣列1403中的一個的單位記憶單元123。根據一些實施例，第二3D記憶陣列1403中的相鄰陣列的字元線109沿彼此對齊。在其他實施例中，第二3D記憶陣列1403的相鄰陣列的字元線109可彼此偏移，使得具有從一記憶陣列至下一記憶陣列的交錯圖案。根據一些實施例，導電字元線結構1405可形成導電接點1309以外部連接第二3D記憶陣列1403的字元線109至外部元件。在所示實施例中，第二3D記憶陣列1403中的相鄰陣列的字元線109藉由一個導電字元線結構1405 電性連接彼此，並且字元線109作為關聯於字元線109的連接組(例如，WL1、WL2、WL3、WL4)。在具有交錯佈置字元線109的實施例中，導電字元線結構1405可連接對齊交錯佈置字元線109的其他字元線109至第二3D記憶陣列1403內的另一字元線109。
第14B圖為第14A圖所示的第二3D-NOR記憶元件1400的等效電路1410示意圖。特別是，第14B圖繪示四個電路元件1413的三個列1411，其電路元件1413代表第二3D記憶陣列1403，導電字元線結構1405關聯於第二3D記憶陣列1403的字元線109連接組(例如，WL1、WL2、WL3、WL4)並且作為指定。第14B圖進一步繪示與第二3D記憶陣列1403的源極線105的堆疊(例如，SL1、SL2、SL3)關聯的導電源極線1407以及與第二3D記憶陣列1403的位元線107的堆疊(例如，BL1、BL2、BL3)關聯的導電位元線結構1409。第14B圖進一步繪示等效電路1410的電路元件1413，其等效電路1410關聯於第14A圖中以虛線強調的單位記憶單元123。
各種實施例提供具有多個垂直堆疊記憶單元125的3D-NOR記憶陣列100，其提供一或多個下述優勢和/或益處。例如，如上所述，藉由形成3D-NOR記憶陣列100可簡化大型元件陣列的製造生產並且可達到材料成本的節省。另外，以隔離層103分離源極線105與位元線107減少3D-NOR記憶陣列100的讀/寫操作中的干擾。如此，提高了產量與元件性能。
在一實施例中，一種製造半導體元件之方法，包含：形成多層堆疊於基底上，多層堆疊包含絕緣材料與虛設材料的交替層；形成虛設奈米結構的陣列於多層堆疊的通道區域中；沉積半導體材料以圍繞虛設奈米結構的陣列；沉積記憶薄膜於半導體材料周圍以及形成導電結構於記憶薄膜周圍。在一實施例中，形成多層堆疊包含使用第一材料作為隔離材料以及使用第二材料作為虛設材料，第二材料不同於第一材料。在一實施例中，製造半導體元件之方法進一步包含以導電材料藉由取代位於通道區域外的虛設材料形成源極/位元線結構。在一實施例中，製造半導體元件之方法進一步包含從通道區域外的源極/位元線結構形成階梯狀接觸結構。在一實施例中，形成源極/位元線結構還包含形成凹槽於虛設奈米結構內。在一實施例中，製造半導體元件之方法進一步包含以導電材料填充凹槽。在一實施例中，製造半導體元件之方法進一步包含:藉由導電結構、記憶薄膜以及半導體材料蝕刻開口，開口位於虛設奈米結構的陣列的相鄰堆疊之間以及沉積介電材料於開口中。
在另一實施例中，一種製造半導體元件之方法，包含:沉積第一材料於基底上；藉由沉積第二材料於第一材料上形成多層堆疊；形成鰭片於多層堆疊的通道區域中；藉由從鰭片去除第一材料形成虛設通道核心；沉積半導體材料於虛設通道核心上且圍繞虛設通道核心；沉積記憶薄膜層於半導體材料上；形成導電結構於記憶薄膜層上以及以導電材料取代位於通道區域外的第二材料的剩餘部分。在一實施例中，沉積半導體材料沉積氧化物材料。在一實施例中，氧化物材料為銦鎵鋅氧化物。在一實施例中，取代第二材料的剩餘部分還包含在多層堆疊中的虛設通道核心的相對側上形成狹縫。在一實施例中，取代第二材料的剩餘部分還包含蝕刻第二材料，第二材料沿狹縫的側壁暴露。在一實施例中，取代第二材料的剩餘部分還包含形成凹槽於虛設通道核心內。在一實施例中，製造半導體元件之方法進一步包含形成階梯狀接觸結構，其電性連接導電材料。在一實施例中，沉積記憶薄膜層包含沉積鐵電材料。
在又另一實施例中，一種半導體元件，包含: 記憶單元堆疊，其包含虛設奈米結構核心的堆疊；半導體纏繞通道結構，其圍繞虛設奈米結構核心的堆疊內的每一虛設奈米結構核心；記憶薄膜，其圍繞半導體纏繞通道結構以及纏繞字元線，其圍繞半導體纏繞通道結構。在一實施例中，半導體元件進一步包含源極線結構的堆疊與位元線結構的堆疊，藉由虛設奈米結構核心的堆疊內的相應虛設奈米結構核心，位元線結構的堆疊內的每一位元線結構從源極線結構的堆疊內的相應源極線結構分離。在一實施例中，源極線結構的堆疊與位元線結構的堆疊藉由半導體纏繞通道結構從纏繞字元線分離。在一實施例中，導體元件進一步包含隔離區域的堆疊，其中源極線結構的堆疊藉由隔離區域的堆疊彼此分離。在一實施例中，半導體纏繞通道結構為半導體氧化物薄膜。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的樣態。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
100:3D記憶陣列 101:基底 103:隔離層 105:源極線 107:位元線 109:字元線 111:記憶薄膜 113:半導體層 115:閘極隔離栓 117:陣列間隔件 119:第一部分 120:記憶單元堆疊 121:虛設通道核心 123:單位記憶單元 125:垂直堆疊記憶單元 201:多層堆疊 203:虛設層 205:第一區域 207:第二區域 301:閘極溝槽 303:通道區域 305:鰭片 401:虛設奈米結構 403:源極/位元線區域 701:纏繞字元線結構 801:陣列狹縫 901:源極/位元線間隙 905:凹槽 907:區域 1001:金屬填充材料 1101:字元線間隙 1201:第二區域 1300:3D-NOR記憶元件 1301:第一階梯狀區域 1303:第二階梯狀區域 1305:第三階梯狀區域 1307:階梯狀接觸區域 1309:導電接點 1313:階梯狀接觸結構 1400:第二3D-NOR記憶元件 1403:第二3D記憶陣列 1405:導電字元線結構 1407:導電源極線結構 1409:導電位元線結構 1410:等效電路 1411:列 1413:電路元件 A-A:剖面,切割線 CL:通道長度 CW:通道寬度 D1:第一深度 H1:第一高度 H2:第二高度 L1:第一長度 L2:第二長度 S1:第一間隔 Th1:第一厚度 W1:第一寬度 W2:第二寬度 W3:第三寬度 BL1:堆疊 BL2:堆疊 BL3:堆疊 SL1:堆疊 SL2:堆疊 SL3:堆疊 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施例。應強調，根據工業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1A圖至第1D圖繪示根據一些實施例之一種3D NOR記憶陣列。 第2圖至第12C圖繪示根據一些實施例之3D NOR記憶陣列在中間階段的形成。 第13圖繪示根據一些實施例之具有階梯狀接觸結構的3D NOR記憶元件，其階梯狀接觸結構用於外部連接3D NOR記憶陣列。 第14A圖繪示根據一些實施例之另一3D NOR記憶元件的俯視圖。 第14B圖繪示第14A圖所示3D NOR記憶元件的等效電路示意圖。
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103:隔離層
105:源極線
107:位元線
109:字元線
111:記憶薄膜
113:半導體層
121:虛設通道核心
123:單位記憶單元

Claims (1)

  1. 一種半導體元件，包含: 一記憶單元堆疊，其包含複數個虛設奈米結構核心的一堆疊； 一半導體纏繞通道結構，其圍繞該些虛設奈米結構核心的該堆疊內的每一虛設奈米結構核心； 一記憶薄膜，其圍繞該半導體纏繞通道結構；以及 一纏繞字元線，其圍繞該半導體纏繞通道結構。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569165B2 (en) * 2020-07-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array, semiconductor device including the same, and manufacturing method thereof
CN116367539B (zh) * 2023-04-20 2024-01-19 北京超弦存储器研究院 半导体器件、存储器及其制备方法、电子设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110018053A1 (en) * 2007-12-07 2011-01-27 Agency For Science, Technology And Research Memory cell and methods of manufacturing thereof
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520485B2 (en) * 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US11239254B2 (en) * 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same

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JP2022027716A (ja) 2022-02-14
US20220122887A1 (en) 2022-04-21
US11217494B1 (en) 2022-01-04
EP3945584A3 (en) 2022-02-16

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