CN110021520B - 制造集成电路器件的方法 - Google Patents

制造集成电路器件的方法 Download PDF

Info

Publication number
CN110021520B
CN110021520B CN201811464000.1A CN201811464000A CN110021520B CN 110021520 B CN110021520 B CN 110021520B CN 201811464000 A CN201811464000 A CN 201811464000A CN 110021520 B CN110021520 B CN 110021520B
Authority
CN
China
Prior art keywords
layer
spacer layer
spacers
portions
sacrificial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811464000.1A
Other languages
English (en)
Other versions
CN110021520A (zh
Inventor
郑祥教
姜润升
李成禧
李知承
李炫哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110021520A publication Critical patent/CN110021520A/zh
Application granted granted Critical
Publication of CN110021520B publication Critical patent/CN110021520B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Micromachines (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了制造集成电路器件的方法。该方法可以使用包括一个光刻工艺和两个双重图案化工艺的四重图案化技术(QPT)工艺在衬底上形成特征图案。通过第一个双重图案化工艺获得的牺牲间隔物和通过第二个双重图案化工艺获得的间隔物可以在特征层上形成在相等的水平面处。

Description

制造集成电路器件的方法
技术领域
本发明构思总地涉及制造集成电路器件的方法，更具体地，涉及使用四重图案化技术(QPT)工艺制造集成电路器件的方法。
背景技术
制造具有高集成密度的集成器件可以包括形成精细图案。为了在小的区域中形成大量器件，减小各器件的尺寸可以是有益的，因此减小期望形成的图案的节距以及图案之间的间隙也可以是有益的。随着半导体器件的设计规则迅速减少，由于光刻工艺中的分辨率极限，形成具有精细节距的精细图案会是不容易的。因此，已经发展了允许精细图案在光刻工艺中的分辨率极限内形成的制造方法。
发明内容
本发明构思的示例实施方式提供了制造集成电路器件的方法，该方法允许高密度图案通过使用具有在现有光刻工艺中的分辨率极限内可实现的尺寸的图案通过简化的工艺而形成，即使当该高密度图案具有相对小的宽度和相对小的节距时。
根据本发明构思的示例实施方式，制造集成电路器件的方法可以包括在衬底上形成包括第一材料的层、以及形成成对的牺牲间隔物，在该成对的牺牲间隔物之间限定牺牲间隔物凹陷。牺牲间隔物凹陷可以暴露所述层的一部分，并且该成对的牺牲间隔物可以包括第一材料。该方法还可以包括形成包括多个第一部分和第二部分的间隔物层、以及形成与间隔物层的第二部分重叠的保护图案。间隔物层的所述多个第一部分的每个可以在该成对的牺牲间隔物的侧壁中的相应一个上延伸，并且间隔物层的第二部分可以与所述层的所述部分重叠，间隔物层可以包括与第一材料不同的第二材料。该方法还可以包括：去除保护图案的上部、间隔物层的上部和该成对的牺牲间隔物的上部，以暴露该成对的牺牲间隔物的下部；在保护图案与间隔物层的第二部分重叠时，去除该成对的牺牲间隔物的下部以暴露所述层的多个第一蚀刻区域；去除保护图案以暴露间隔物层的第二部分；去除间隔物层的第二部分以形成多个间隔物并暴露所述层的第二蚀刻区域；以及通过使用所述多个间隔物作为蚀刻掩模来蚀刻所述层。所述多个间隔物可以暴露所述层的多个蚀刻区域，所述层的所述多个蚀刻区域可以包括所述层的所述多个第一蚀刻区域和第二蚀刻区域。
根据本发明构思的示例实施方式，制造集成电路器件的方法可以包括在衬底上形成层、在所述层上形成多个牺牲间隔物、以及形成包括多个第一部分和多个第二部分的间隔物层。所述多个牺牲间隔物可以暴露所述层的多个部分。所述多个第一部分中的每个可以在所述多个牺牲间隔物的侧壁中的相应一个上延伸，并且所述多个第二部分中的每个可以与所述层的所述多个部分中的一个重叠，并且间隔物层可以限定多个间隔物层凹陷，所述多个间隔物层凹陷中的一个可以在所述多个牺牲间隔物中的两个相邻的牺牲间隔物之间。该方法还可以包括：分别在所述多个间隔物层凹陷中形成多个保护图案；在所述多个保护图案分别与间隔物层的所述多个第二部分重叠时，去除间隔物层的上部以暴露所述多个牺牲间隔物；去除所述多个牺牲间隔物以暴露所述层的多个第一蚀刻区域；去除所述多个保护图案以暴露间隔物层的所述多个第二部分；去除间隔物层的所述多个第二部分以暴露所述层的多个第二蚀刻区域从而形成多个间隔物；以及通过使用所述多个间隔物作为蚀刻掩模而蚀刻所述层的所述多个第一蚀刻区域和所述多个第二蚀刻区域。所述多个保护图案的每个可以与间隔物层的所述多个第二部分中的相应一个重叠。所述多个第二蚀刻区域可以与所述多个第一蚀刻区域间隔开，并且所述多个间隔物的每个可以包括间隔物层的所述多个第一部分中的相应一个的一部分。
根据本发明构思的示例实施方式，制造集成电路器件的方法可以包括在衬底上形成层。所述层可以包括形成在衬底的第一区域上的第一部分和形成在衬底的第二区域上的第二部分，所述层可以包括第一材料。该方法还可以包括形成在所述层的第二部分上延伸的阻挡膜、以及在所述层的第一部分上形成多个牺牲间隔物并在所述层的第二部分上形成第一覆盖层。所述多个牺牲间隔物可以彼此间隔开，并可以限定多个牺牲间隔物凹陷，所述多个牺牲间隔物凹陷分别暴露所述层的多个暴露部分。所述多个牺牲间隔物可以包括第一材料，第一覆盖层可以在阻挡膜的至少一部分上延伸并可以包括第一材料。此外，该方法可以包括在所述层的第一部分上形成间隔物层并在所述层的第二部分上形成第二覆盖层。间隔物层可以包括多个第一部分和多个第二部分。间隔物层的所述多个第一部分中的每个可以在所述多个牺牲间隔物的侧壁中的相应一个上延伸，并且间隔物层的所述多个第二部分中的每个可以与所述层的所述多个暴露部分中的相应一个重叠。间隔物层可以在所述多个牺牲间隔物中的每两个相邻的牺牲间隔物之间限定多个间隔物层凹陷，第二覆盖层可以在第一覆盖层的至少一部分上延伸。该方法还可以包括分别在所述多个间隔物层凹陷中形成多个保护图案，所述多个保护图案中的一个可以与间隔物层的所述多个第二部分中的一个重叠。该方法可以包括：在所述多个保护图案与间隔物层的所述多个第二部分重叠时，去除间隔物层的上部；去除所述多个牺牲间隔物以暴露所述层的多个第一蚀刻区域；去除所述多个保护图案以暴露间隔物层的所述多个第二部分；以及去除间隔物层的所述多个第二部分以暴露所述层的多个第二蚀刻区域并形成多个间隔物。所述多个第二蚀刻区域可以与所述多个第一蚀刻区域间隔开，并且所述多个间隔物可以分别包括间隔物层的所述多个第一部分的部分。此外，该方法可以包括：在阻挡膜与所述层的第二区域重叠时，使用所述多个间隔物作为蚀刻掩模蚀刻所述层的所述多个第一蚀刻区域和所述多个第二蚀刻区域以在所述层的第一区域中形成多个图案。
制造集成电路器件的方法可以包括包含一个光刻工艺和两个双重图案化工艺的四重图案化技术(QPT)工艺，其可以用于在衬底上形成多个特征图案。通过第一个双重图案化工艺获得的多个牺牲间隔物和通过第二个双重图案化工艺获得的多个间隔物在特征层上形成在相等的水平面处。由于该方法可以不包括形成中间牺牲层，所以可以简化形成所述多个特征图案的工艺，并可以降低制造成本。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是根据本发明构思的示例实施方式的制造集成电路器件的方法的流程图；
图2A至图2N是示出根据本发明构思的示例实施方式的制造集成电路器件的方法的剖视图；
图3A至图3H是示出根据本发明构思的示例实施方式的制造集成电路器件的方法的剖视图；
图4是根据本发明构思的示例实施方式的集成电路器件的布局；
图5A至图5O是示出根据本发明构思的示例实施方式的制造集成电路器件的方法的剖视图；
图6A至图6C是示出根据本发明构思的示例实施方式的制造集成电路器件的方法的剖视图；
图7A和图7B是示出根据本发明构思的示例实施方式的制造集成电路器件的方法的剖视图；以及
图8A和图8B是示出根据本发明构思的示例实施方式的集成电路器件及其制造方法的图，具体地，图8A是示出非易失性存储器件的存储单元阵列的局部配置的布局的图，图8B是非易失性存储器件的存储单元阵列的局部配置的透视图。
具体实施方式
在下文，将参照附图详细描述本发明构思的示例实施方式。在整个说明书中，同样的部件将由同样的附图标记表示，并可以省略对其的重复描述。当在这里使用时，术语“和/或”包括一个或更多个相关所列项目的任何及所有组合。
将理解，“元件A覆盖元件B的表面”(或类似语言)表示元件A在元件B的表面上，但不一定表示元件A完全覆盖元件B的表面。还将理解，“同时形成”(或类似语言)是指在大约(而不一定是精确地)同一时间在相同的制造步骤中形成。此外，将理解，“图案”可以指一组元件中的单个元件，或者可以指一组元件，但是将不限于此。
图1是根据本发明构思的示例实施方式的制造集成电路器件的方法的流程图。
图2A至图2N是示出根据本发明构思的示例实施方式的制造集成电路器件的方法的操作/工艺的剖视图。在一些实施方式中，图2A至图2N中描述的操作/工艺可以顺序地发生。
将参照图1和图2A至图2N描述使用四重图案化技术(QPT)工艺制造集成电路器件的方法。QPT工艺可以包括一个光刻工艺和两个双重图案化工艺。
参照图1和图2A，在工艺P10中，特征层120形成在衬底110上。将理解，特征层120是指将使用根据本发明构思的一些实施方式的QPT工艺被蚀刻的层。
衬底110可以包括半导体衬底。在一些实施方式中，衬底110可以包括元素半导体诸如Si和/或Ge。在一些实施方式中，衬底110可以包括化合物半导体，诸如SiGe、SiC、GaAs、InAs和/或InP。衬底110可以包括导电区域，例如包含杂质的区域(例如杂质掺杂的阱或杂质掺杂的结构)。衬底110可以具有各种器件隔离结构诸如浅沟槽隔离(STI)结构。特征层120可以包括例如氧化物膜、氮化物膜或多晶硅膜，而不限于此。
参照图1和图2B至图2F，在工艺P20中，多个牺牲间隔物132S形成在特征层120上。所述多个牺牲间隔物132S中的每个可以直接形成在特征层120上以接触特征层120的顶表面。在一些实施方式中，如图2F所示，所述多个牺牲间隔物132S中的每个直接接触特征层120的上表面。
如图2B所示，多个参考图案130可以形成在特征层120上，所述多个参考图案130在第一方向(例如X方向)上以特定参考节距RP重复地形成。将理解，第一方向是平行于衬底110的上表面的水平方向。
所述多个参考图案130可以包括相对于特征层120和将参照图2C描述的牺牲间隔物层132具有蚀刻选择性的材料。所述多个参考图案130中的每个可以包括堆叠结构，该堆叠结构包括含碳膜130A和蚀刻停止膜130B。在一些实施方式中，含碳膜130A可以包括旋涂硬掩模(SOH)材料。SOH材料可以包括基于SOH材料的总重量具有例如约85重量百分比(wt％)至约99wt％的相对高的碳含量的碳氢化合物和/或其衍生物。蚀刻停止膜130B可以包括SiON膜。然而，本发明构思不限于以上阐述的示例材料，含碳膜130A和蚀刻停止膜130B中的每个可以包括各种材料。
在一些实施方式中，为了形成所述多个参考图案130，含碳膜和SiON膜可以首先按此阐述的顺序堆叠在特征层120的整个表面上，接着通过光刻工艺图案化含碳膜和SiON膜。
所述多个参考图案130中的每个在第一方向(例如X方向)上的宽度W11可以通过考虑后续工艺中的工艺偏差来确定。在一些实施方式中，当第一方向(例如X方向)上的最小特征尺寸是1F时，参考节距RP可以是8F。在一些实施方式中，当参考节距RP是8F时，所述多个参考图案130中的每个的宽度W11可以被设定为3F。在一些实施方式中，当参考节距RP是8F时，考虑到后续工艺中的工艺偏差，所述多个参考图案130中的每个的宽度W11可以被设定为大于3F。例如，当所述多个牺牲间隔物132S中的每个在X方向上的宽度是1F(这将参照图2D描述)时，所述多个参考图案130中的每个的宽度W11可以是至少3F，并且所述多个参考图案130之间的间隙G11(例如在X方向上的距离)可以是至少5F。在一些实施方式中，所述多个参考图案130中的每个的宽度W11可以具有几纳米至几十纳米的尺寸。
所述多个参考图案130中的每个可以在垂直方向(例如Z方向)上具有从特征层120的顶表面起的第一高度H11。将理解，该垂直方向垂直于衬底110的上表面。
参照图2C，牺牲间隔物层132被形成。在一些实施方式中，如图2C所示，牺牲间隔物层132可以在所述多个参考图案130中的每个的两个相反的侧壁以及特征层120的顶表面上共形地延伸(例如共形地覆盖所述多个参考图案130中的每个的两个相反的侧壁以及特征层120的顶表面)。在一些实施方式中，如图2C所示，牺牲间隔物层132可以沿着所述多个参考图案130中的每个的两个相反的侧壁以及特征层120的顶表面具有均匀的厚度。
特征层120可以包括氧化物膜、氮化物膜和/或多晶硅膜，而不限于此。构成牺牲间隔物层132的材料可以与构成特征层120的材料基本上相同。例如，牺牲间隔物层132和特征层120中的每个可以包括硅氧化物膜。在一些实施方式中，为了形成牺牲间隔物层132，可以使用原子层沉积(ALD)工艺。
参照图2D，牺牲间隔物层132(见图2C)被回蚀刻，从而留下所述多个牺牲间隔物132S(其是牺牲间隔物层132的部分)。牺牲间隔物层132的所述部分可以覆盖所述多个参考图案130中的每个的两个侧壁。
所述多个牺牲间隔物132S中的每个的上端TP1可以具有在X方向上拥有不对称剖面轮廓的两个侧壁。例如，在每个牺牲间隔物132S的上端TP1的两个侧壁之中，上端TP1的与每个参考图案130的侧壁面对的侧壁可以是相对于衬底110的延伸方向(例如X-Y平面的延伸方向)在大致垂直的方向(例如Z方向)上延伸的垂直侧壁。另一方面，上端TP1的在与面对每个参考图案130的侧壁的侧壁相反的一侧处的侧壁可以是具有以下形状的侧壁：该形状允许每个牺牲间隔物132S的端部在X方向上具有随着离衬底110的距离增大而逐渐减小的宽度。在一些实施方式中，如图2D所示，每个牺牲间隔物132S的上端TP1可以向上逐渐变窄。
参照图2E，所述多个参考图案130中的每个的蚀刻停止膜130B从图2D的所得产物选择性地去除，从而暴露含碳膜130A。
在一些实施方式中，当特征层120和所述多个牺牲间隔物132S中的每个包括硅氧化物膜时，蚀刻停止膜130B可以包括SiON膜，以在蚀刻停止膜130B的去除期间尽可能多地减少(例如抑制)特征层120和所述多个牺牲间隔物132S的消耗。蚀刻停止膜130B可以通过使用包括CH3F气体和O2气体的蚀刻气体被选择性地蚀刻。例如，图2D的所得产物可以被装载到等离子蚀刻机的蚀刻腔室中，接着在CH3F气体和O2气体通过使用Ar气体以约2:1的体积比供应到蚀刻腔室中时执行蚀刻停止膜130B的等离子体蚀刻工艺。通过执行这样的蚀刻工艺，可以减少(例如抑制)在蚀刻停止膜130B的蚀刻期间也暴露于蚀刻气氛的特征层120和所述多个牺牲间隔物132S的消耗，因此可以提高图案形成的精度。
参照图2F，含碳膜130A可以从图2E的所得产物去除，从而暴露特征层120的顶表面的部分，该部分用所述多个参考图案130覆盖过。在一些实施方式中，如图2F所示，所述多个牺牲间隔物132S可以限定多个牺牲间隔物凹陷132Re，所述多个牺牲间隔物凹陷132Re可以分别暴露特征层120的部分120EP。
当含碳膜130A包括SOH材料时，可以使用灰化工艺和剥离工艺来去除含碳膜130A。
参照图1和图2G，在工艺P30中，形成包括第一部分140A和第二部分140B的间隔物层140，第一部分140A在所述多个牺牲间隔物132S中的每个的两个侧壁上延伸(例如覆盖所述多个牺牲间隔物132S中的每个的两个侧壁)，第二部分140B分别在特征层120的在所述多个牺牲间隔物132S之间的部分上延伸(例如覆盖特征层120的在所述多个牺牲间隔物132S之间的部分)。在一些实施方式中，如图2G所示，间隔物层140可以限定多个间隔物层凹陷140Re。
间隔物层140可以包括与构成特征层120和所述多个牺牲间隔物132S中的每个的材料不同的材料。例如，当特征层120和所述多个牺牲间隔物132S中的每个包括硅氧化物膜时，间隔物层140可以包括多晶硅。
间隔物层140可以形成为在所述多个牺牲间隔物132S中的每个的侧壁和顶表面以及特征层120的顶表面的部分上共形地延伸(例如覆盖所述多个牺牲间隔物132S中的每个的侧壁和顶表面以及特征层120的顶表面的部分)。在一些实施方式中，间隔物层140的第一部分140A和第二部分140B可以具有基本上相等的厚度。
如参照图2D所述，由于所述多个牺牲间隔物132S中的每个的两个侧壁相对于彼此不对称，所以覆盖所述多个牺牲间隔物132S的间隔物层140的上部AS1可以在相对于一个牺牲间隔物132S的两侧处具有不对称的外侧壁，上部AS1覆盖所述多个牺牲间隔物132S中的每个的不对称形状的上端TP1。
为了形成覆盖所述多个牺牲间隔物132S中的每个的两个侧壁的间隔物，如果其中上部AS1具有不对称形状的间隔物层140照现在的样子被回蚀刻，则由于间隔物层140的覆盖一个牺牲间隔物132S的两个侧壁的部分的蚀刻量会彼此不同，所以在相对于所述一个牺牲间隔物132S的两侧处作为间隔物层140的回蚀刻的所得产物而保留的一对间隔物会具有彼此不同的尺寸和宽度，并且通过使用以上阐述的该对间隔物的后续蚀刻工艺，保留在衬底110上的最终图案中可能发生临界尺寸(CD)偏差。
在根据本发明构思的制造集成电路器件的方法中，为了减小(例如抑制)可由包括具有不对称形状的上部AS1的间隔物层140导致的CD偏差，可以执行图1的工艺P50和下面参照图2I描述的工艺。
参照图1、图2H和图2I，在工艺P40中，可以形成保护图案144。保护图案144可以在间隔物层140的第二部分140B上延伸(例如可以覆盖间隔物层140的第二部分140B)。在一些实施方式中，如图2H所示，保护图案144可以形成在所述多个间隔物层凹陷140Re中(例如可以完全填充所述多个间隔物层凹陷140Re)。
更具体地，如图2H所示，保护膜144L可以形成在图2G的其上形成有间隔物层140的所得产物上。
保护膜144L可以包括含碳膜。例如，保护膜144L可以包括SOH材料。为了形成保护膜144L，可以使用旋涂工艺。保护膜144L可以包括形成在所述多个牺牲间隔物132S之间的空间中(例如部分地填充、完全地填充所述多个牺牲间隔物132S之间的空间)的部分。保护膜144L可以包括与构成含碳膜130A(见图2B)的材料相同的材料。
在一些实施方式中，保护膜144L可以填充所述多个牺牲间隔物132S之间的空间，因此所述空间中的所述部分可以被称为填充部分。在一些实施方式中，保护膜144L可以如图2H所示形成在所述多个间隔物层凹陷140Re中，并可以包括形成在间隔物层140上的上部。
参照图2I，保护膜144L可以通过回蚀刻从其顶表面被部分地去除，使得仅在所述多个牺牲间隔物132S之间的空间中(例如填充所述多个牺牲间隔物132S之间的空间)的填充部分保留。结果，可以获得包括保护膜144L的填充部分的多个保护图案144，填充部分每个在间隔物层140的第二部分140B上并在所述多个牺牲间隔物132S之间的空间中(例如填充所述多个牺牲间隔物132S之间的空间)。在一些实施方式中，如图2I所示，保护膜144L的上部可以被去除以形成分别在所述多个间隔物层凹陷140Re中(例如完全填充所述多个间隔物层凹陷140Re)的多个保护图案144。在一些实施方式中，如图2I所示，所述多个保护图案144的上表面可以低于间隔物层140的最上表面。
参照图1和图2J，在工艺P50中，保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度通过干蚀刻工艺被减小。结果，所述多个牺牲间隔物132S被暴露，并且所述多个牺牲间隔物132S中的每个的上端TP1和间隔物层140的上部AS1被去除，从而在后续工艺中导致CD偏差的部分可以不保留在衬底110之上(例如可以被去除)。
在一些实施方式中，为了减小保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度，可以在保护图案144、间隔物层140和所述多个牺牲间隔物132S之间的蚀刻选择性存在小的差异或不存在差异的条件下对图2I的所得产物的整个表面执行蚀刻工艺(例如回蚀刻工艺)。在一些实施方式中，为了减小保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度，保护图案144、间隔物层140和所述多个牺牲间隔物132S可以通过单独的蚀刻工艺被分别回蚀刻。例如，在图2H的所得产物中，通过蚀刻暴露在所述多个保护图案144之间的间隔物层140，暴露所述多个牺牲间隔物132S的多个第一开口140H1可以在间隔物层140的高度减小时被形成，因而被暴露的所述多个牺牲间隔物132S和所述多个保护图案144可以被同时或顺序地蚀刻，从而减小所述多个牺牲间隔物132S和所述多个保护图案144的各自高度。
在一些实施方式中，如图2J所示，间隔物层140的由保护图案144暴露的上部以及所述多个牺牲间隔物132S的上部可以例如通过执行蚀刻工艺被去除。在一些实施方式中，如图2J所示，在去除间隔物层140的由保护图案144暴露的上部以及所述多个牺牲间隔物132S的上部之后，保护图案144的上表面、间隔物层140的上表面和所述多个牺牲间隔物132S的上表面可以共平面。
在间隔物层140的蚀刻期间，间隔物层140的第二部分140B可以受保护图案144保护，使得第二部分140B不受蚀刻气氛影响。
在间隔物层140的蚀刻期间，如果间隔物层140的第二部分140B被暴露到用于形成所述多个第一开口140H1的蚀刻气氛而不是用保护图案144覆盖，则第二部分140B也会在所述多个第一开口140H1的形成期间被蚀刻。在一些实施方式中，由于第二部分140B下面的特征层120也会被暴露，所以在特征层120的顶表面上会产生诸如凹坑(pitting)的缺陷。此外，在所述多个第一开口140H1的形成期间，即使第二部分140B下面的特征层120不被暴露，但是如果第二部分140B被蚀刻并因此在厚度上减小，则由于当第二部分140B如参照图2M所述被蚀刻以形成多个间隔物140S时，第二部分140B下面的特征层120以及第二部分140B由于第二部分140B的减小的厚度而被蚀刻，所以在特征层120的顶表面上会产生诸如凹坑的缺陷，或者在严重的情况下，衬底110也会被蚀刻并因此会导致工艺故障。
然而，按照根据本发明构思的制造集成电路器件的方法，当间隔物层140被蚀刻以形成暴露所述多个牺牲间隔物132S的所述多个第一开口140H1时，由于间隔物层140的第二部分140B可以受保护图案144保护，所以如上所述可以减少或者可能防止诸如凹坑缺陷在特征层120中产生的工艺故障的发生。
在一些实施方式中，在保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度被减小使得所述多个牺牲间隔物132S被暴露之后，保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自被暴露的顶表面可以形成一个平面(例如可以共平面)。
在保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度被减小并且所述多个牺牲间隔物132S被暴露之后，间隔物层140可以具有比所述多个参考图案130中的每个的第一高度H11(见图2B)小(例如短)的第二高度H12。在一些实施方式中，第一高度H11与第二高度H12之间的差异可以为至少
Figure BDA0001889306980000111
例如，第一高度H11与第二高度H12之间的差异可以在从约/>
Figure BDA0001889306980000113
至约/>
Figure BDA0001889306980000112
的范围内。
参照图1和图2K，在工艺P60中，在间隔物层140中包括的多个第二部分140B的每个用保护图案144中的相应保护图案覆盖时，所述多个牺牲间隔物132S通过所述多个第一开口140H1去除，从而将特征层120的多个第一蚀刻区域E1暴露到所述多个第一开口140H1。在一些实施方式中，如图2K所示，所述多个牺牲间隔物132S可以被去除以暴露特征层120的多个第一蚀刻区域E1。在一些实施方式中，如图2K所示，在去除所述多个牺牲间隔物132S时，每个保护图案144与间隔物层140的所述多个第二部分140B中的一个重叠。
参照图1和图2L，在工艺P70中，所述多个保护图案144(见图2K)被去除，从而暴露间隔物层140的多个第二部分140B。
参照图1和图2M，在工艺P80中，间隔物层140中包括的所述多个第二部分140B被去除，从而形成暴露特征层120的多个第二蚀刻区域E2的多个第二开口140H2，并同时形成所述多个间隔物140S，所述多个间隔物140S包括间隔物层140中包括的所述多个第一部分140A，所述多个第二蚀刻区域E2与所述多个第一蚀刻区域E1间隔开。
为了去除间隔物层140中包括的所述多个第二部分140B，间隔物层140可以被蚀刻(例如可以被回蚀刻)。在间隔物层140被蚀刻以去除所述多个第二部分140B时，间隔物层140的所述多个第一部分140A的上部也可以被蚀刻，并且因此获得的所述多个间隔物140S中的每个的高度可以比图2L所示的所述多个第一部分140A中的每个的高度小(例如短)。
参照图1和图2N，在工艺P90中，特征层120的所述多个第一蚀刻区域E1和所述多个第二蚀刻区域E2通过使用所述多个间隔物140S作为蚀刻掩模被蚀刻，从而形成多个特征图案120P。
在一些实施方式中，所述多个特征图案120P中的每个的顶表面可以通过去除所述多个间隔物140S被暴露。
在一些实施方式中，图1的工艺P40至P90(即参照图2I至图2N描述的一系列工艺)可以在一个腔室(例如单个腔室)中原位地执行而不破坏真空。
按照已经参照图1和图2A至图2N描述的根据本发明构思的制造集成电路器件的方法，为了在衬底110上形成所述多个特征图案120P，使用了包括一个光刻工艺和两个双重图案化工艺的QPT工艺，这里，通过第一个双重图案化工艺获得的所述多个牺牲间隔物132S和通过第二个双重图案化工艺获得的所述多个间隔物140S在特征层120上形成在相等的水平面处。在一些实施方式中，如图2M所示，在蚀刻特征层120时用作蚀刻掩模的所述多个间隔物140S可以包括彼此共平面并具有相等高度的上表面。
如果通过第一个双重图案化工艺获得的多个牺牲间隔物和通过第二个双重图案化工艺获得的多个间隔物在衬底上形成在彼此不同的水平面处，则用作图案转移膜的多个中间牺牲膜可以形成在所述不同的水平面之间的居间水平面处。然而，根据制造集成电路器件的方法，由于所述多个牺牲间隔物132S和所述多个间隔物140S在特征层120上形成在相等的水平面处，所以可以不需要多个中间牺牲膜。因此，根据本发明构思的制造集成电路器件的方法可以通过简化的工艺而形成具有精细宽度的所述多个特征图案120P，并且即使当所述多个特征图案120P以超过光刻工艺中的分辨率极限的精细节距在衬底110上重复地形成时，也可以降低与该工艺相关的制造成本。
根据本发明构思的一些实施方式，具有设置在相等的水平面处(例如彼此共平面)的上表面并在蚀刻特征层120时用作蚀刻掩模的所述多个间隔物140S可以在不使用中间牺牲膜的情况下被形成。
图3A至图3H是示出根据本发明构思的一些实施方式的制造集成电路器件的方法的剖视图。在图3A至图3H中，与图2A至图2N中相同的附图标记分别表示相同或相似的元件，并可以省略对其的描述。
参照图3A，参照图2A至图2E描述的工艺被执行，从而在形成于衬底110上的特征层120上形成多个含碳膜130A和多个牺牲间隔物132S，所述多个牺牲间隔物132S覆盖所述多个含碳膜130A中的每个的两个侧壁。在一些实施方式中，当如参照图2D所述地对牺牲间隔物层132执行蚀刻工艺(例如回蚀刻工艺)时或者当如参照图2E所述地执行用于去除蚀刻停止膜130B的蚀刻工艺时，过蚀刻被执行，从而在特征层120的暴露在所述多个含碳膜130A之间的表面中形成凹陷120R。结果，具有多个台阶的多个凹陷120R可以形成在特征层120的顶表面中。
参照图3B，所述多个含碳膜130A以与参照图2F描述的相同或相似的方式被去除。
参照图3C，以与参照图2G关于形成间隔物层140的方法描述的相同或相似的方式，形成间隔物层140X，其覆盖所述多个牺牲间隔物132S和特征层120。
间隔物层140X可以包括：第一部分140A，覆盖所述多个牺牲间隔物132S中的每个的两个侧壁；第二部分140B，覆盖特征层120的顶表面的可在相对高的水平面处的部分；以及第三部分140C，覆盖特征层120的凹陷120R。如图3D所示，间隔物层140X的第三部分140C的底表面可以比第二部分140B的底表面更靠近衬底110。
在一些实施方式中，间隔物层140X的第一部分140A、第二部分140B和第三部分140C可以具有基本上相等的厚度。由于所述多个牺牲间隔物132S中的每个的上端TP1(见图3A)的两个侧壁相对于彼此不对称，所以间隔物层140X的覆盖所述多个牺牲间隔物132S中的每个的上端TP1的上部AS1可以在相对于一个牺牲间隔物132S的两侧处具有不对称的外侧壁。间隔物层140X的更详细的配置与参照图2G关于间隔物层140描述的那些相同。
参照图3D，以与参照图2H和图2I描述的方式类似的方式，形成保护图案144，并且保护图案144可以覆盖间隔物层140X的第二部分140B和第三部分140C。
参照图3E，以与参照图2J描述的方式类似的方式，保护图案144、间隔物层140X和所述多个牺牲间隔物132S的各自高度被减小，并且多个第一开口140H1形成在间隔物层140X中。所述多个第一开口140H1可以暴露所述多个牺牲间隔物132S。在一些实施方式中，如图3E所示，所述多个牺牲间隔物132S的上表面可以被暴露。
通过减小保护图案144、间隔物层140X和所述多个牺牲间隔物132S的各自高度，所述多个牺牲间隔物132S中的每个的上端TP1和间隔物层140X的上部AS1被去除，从而在后续工艺中导致CD偏差的部分可以不保留在衬底110之上。
当间隔物层140X被蚀刻以减小保护图案144、间隔物层140X和所述多个牺牲间隔物132S的各自高度并形成所述多个第一开口140H1时，间隔物层140X的第二部分140B和第三部分140C可以被保护图案144覆盖和保护，使得第二部分140B和第三部分140C不受蚀刻气氛影响(例如可以不被蚀刻)。因此，在间隔物层140X的蚀刻期间，可以减少或可能防止工艺故障诸如在间隔物层140X周围的凹坑缺陷。
参照图3F，以与参照图2K描述的方式类似的方式，在间隔物层140X中包括的多个第二部分140B和多个第三部分140C中的每个覆盖有保护图案144(见图3E)时，所述多个牺牲间隔物132S通过所述多个第一开口140H1去除，从而通过所述多个第一开口140H1暴露特征层120的所述多个第一蚀刻区域E1。
所述多个保护图案144(见图3E)被去除，从而暴露间隔物层140X中包括的所述多个第二部分140B和所述多个第三部分140C。
参照图3G，间隔物层140X中包括的所述多个第二部分140B和所述多个第三部分140C被去除，从而形成暴露特征层120的所述多个第二蚀刻区域E2的多个第二开口140H2，并同时形成多个间隔物140R，该多个间隔物140R包括间隔物层140X中包括的所述多个第一部分140A的部分，所述多个第二蚀刻区域E2与所述多个第一蚀刻区域E1间隔开。
所述多个间隔物140R可以包括多个第一间隔物140R1和多个第二间隔物140R2。在一些实施方式中，所述多个第一间隔物140R1可以具有与所述多个第二间隔物140R2的垂直长度(例如在Z方向上的厚度)不同的垂直长度(例如在Z方向上的厚度)。所述多个第二间隔物140R2的垂直长度可以比所述多个第一间隔物140R1的垂直长度大(例如长)。所述多个第二间隔物140R2中的每个的底表面可以比所述多个第一间隔物140R1中的每个的底表面更靠近衬底110。所述多个第一间隔物140R1和所述多个第二间隔物140R2在X方向上两两交替地布置。在一些实施方式中，如图3H所示，所述多个第一间隔物140R1中的两个和所述多个第二间隔物140R2中的两个可以在X方向上以交替的顺序布置。
当间隔物层140X被蚀刻以去除间隔物层140X中包括的所述多个第二部分140B和所述多个第三部分140C时，间隔物层140X中包括的所述多个第一部分140A的上部也可以被蚀刻，因此可以减小从所述多个第一部分140A获得的所述多个间隔物140R中的每个的高度。
参照图3H，特征层120的所述多个第一蚀刻区域E1和所述多个第二蚀刻区域E2通过使用所述多个间隔物140R作为蚀刻掩模被蚀刻，从而形成多个特征图案120X。
在一些实施方式中，所述多个特征图案120X中的每个的顶表面可以通过去除所述多个间隔物140R而暴露。
在一些实施方式中，参照图3D至图3H描述的一系列工艺可以在一个腔室中原位地执行而不破坏真空(例如在单个腔室中)。
按照已经参照图3A至图3H描述的根据本发明构思的制造集成电路器件的方法，为了在衬底110上形成多个特征图案120X，使用包括一个光刻工艺和两个双重图案化工艺的QPT工艺，这里，通过第一个双重图案化工艺获得的所述多个牺牲间隔物132S和通过第二个双重图案化工艺获得的所述多个间隔物140R形成在特征层120上的相等的水平面处。因此，如本发明人所理解的，可以不需要常规工艺中使用的中间牺牲膜。因此，可以简化形成所述多个间隔物140R的工艺，并可以降低与该工艺相关的制造成本。
在一些实施方式中，在蚀刻特征层120时用作蚀刻掩模的所述多个间隔物140R可以通过包括一个光刻工艺和两个双重图案化工艺的QPT工艺来形成，而不使用中间牺牲膜。在一些实施方式中，如图3H所示，所述多个间隔物140R可以具有彼此共平面的上表面。
图4是根据本发明构思的一些实施方式的集成电路器件200的布局。
参照图4，集成电路器件200可以包括第一区域A和第二区域B。
第一区域A可以是高密度区域，其中以相对高的密度形成具有相对精细尺寸的多个第一图案。第二区域B可以是低密度区域，其中以相对低的密度形成具有比第一区域A中的第一图案的尺寸大的尺寸的多个第二图案。在一些实施方式中，第一区域A可以是其中形成单位存储器件的单元阵列区域。例如，构成集成电路器件200的存储单元阵列可以形成在第一区域A中。在一些实施方式中，第二区域B可以是其中形成用于驱动形成在第一区域A中的单位存储器件的外围电路的外围电路区域。或者，第二区域B可以是单元阵列区域的其中形成具有相对大的宽度的图案的部分。
第一区域A可以包括彼此平行延伸的多个第一图案210，所述多个第一图案210中的每个可以在X方向上具有相对小尺寸的第一宽度W21。所述多个第一图案210可以在X方向上彼此间隔开，在其间具有相对小尺寸的第一间隙D21。在第一区域A中，第一宽度W21和第一间隙D21可以取决于期望形成的单位器件的种类及其期望的性质而被任意地设计。例如，第一宽度W21可以等于第一间隙D21。在一些实施方式中，第一宽度W21可以比第一间隙D21大(例如宽)或者小(例如窄)。第二区域B可以包括第二图案220，第二图案220在X方向上具有相对大尺寸的第二宽度W22。
在一些实施方式中，所述多个第一图案210可以包括形成在单元阵列区域中的多个有源区域，第二图案220可以包括外围电路区域的有源区域。在一些实施方式中，所述多个第一图案210可以包括形成在单元阵列区域中的多个精细导电图案，第二图案220可以包括具有相对大的宽度的导电图案。在一些实施方式中，导电图案可以形成在外围电路区域或单元阵列区域中。在一些实施方式中，第二图案220可以包括对准标记。
图5A至图5O是示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作/工艺的剖视图。在一些实施方式中，图5A至图5O中描述的操作/工艺可以顺序地发生。
图4所示的集成电路器件200可以通过使用下面参照图5A至图5O描述的制造集成电路器件的方法来制造。在图5A至图5O中的每个中，与沿着图4的线X1-X1'截取的剖面对应的部分在第一区域A中示出，与沿着图4的线X2-X2'截取的剖面对应的部分在第二区域B中示出。在图5A至图5O中，与图2A至图2N中的那些附图标记相同的附图标记分别表示相同或相似的构件(例如元件)，并可以省略对其的描述。
参照图5A，特征层120在衬底110上形成在第一区域A和第二区域B中。
参照图5B，多个参考图案130形成在第一区域A中的特征层120上(例如形成为覆盖第一区域A中的特征层120)，阻挡膜330形成在第二区域B中的特征层120上(例如形成为覆盖第二区域B中的特征层120)。
所述多个参考图案130和阻挡膜330可以每个包括相同的材料。所述多个参考图案130和阻挡膜330可以被同时形成。在一些实施方式中，所述多个参考图案130和阻挡膜330可以每个包括堆叠结构，该堆叠结构包括含碳膜130A和蚀刻停止膜130B。
在一些实施方式中，为了形成所述多个参考图案130和阻挡膜330，首先，含碳膜和SiON膜可以按此阐述的顺序形成在第一区域A和第二区域B中的特征层120上，接着通过光刻工艺图案化含碳膜和SiON膜。所述多个参考图案130和阻挡膜330可以每个在垂直方向上具有从特征层120的顶表面起的第一高度H21。将理解，所述多个参考图案130和阻挡膜330的第一高度H21可以被称为其在垂直于衬底110的上表面的垂直方向(例如Z方向)上的厚度。
参照图5C，在第一区域A和第二区域B中形成牺牲间隔物层132以覆盖所述多个参考图案130和阻挡膜330。
牺牲间隔物层132可以在第一区域A中在所述多个参考图案130中的每个的顶表面和两个侧壁以及特征层120的顶表面上共形地延伸(例如共形地覆盖所述多个参考图案130中的每个的顶表面和两个侧壁以及特征层120的顶表面)，并可以在第二区域B中在阻挡膜330的顶表面和侧壁上共形地延伸(例如共形地覆盖阻挡膜330的顶表面和侧壁)。在一些实施方式中，如图5C所示，牺牲间隔物层132可以在第一区域A中沿着所述多个参考图案130中的每个的顶表面和两个侧壁以及特征层120的顶表面具有均匀的厚度。
牺牲间隔物层132可以包括与构成特征层120的材料基本上相同的材料。例如，牺牲间隔物层132和特征层120中的每个可以包括硅氧化物膜。在一些实施方式中，牺牲间隔物层132可以包括与特征层120的材料相同的材料。
掩模图案340可以形成在牺牲间隔物层132上，并且掩模图案340可以仅在第二区域B上延伸(例如仅覆盖第二区域B)。在一些实施方式中，掩模图案340可以不形成在第一区域A上，因此可以暴露第一区域A。掩模图案340可以包括例如光致抗蚀剂图案，但是本发明构思不限于此。掩模图案340可以包括不同的材料。
参照图5D，当第二区域B中的牺牲间隔物层132保持覆盖有掩模图案340时，第一区域A中的牺牲间隔物层132通过使用掩模图案340作为蚀刻掩模以与参照图2D所述的相同的方式被去除(例如回蚀刻)，从而留下多个牺牲间隔物132S，所述多个牺牲间隔物132S是牺牲间隔物层132的覆盖所述多个参考图案130中的每个的两个侧壁的部分。形成在第一区域A中的特征层120上的所述多个牺牲间隔物132S中的每个的上端TP2可以在X方向上具有相对于彼此不对称的两个相反的侧壁。牺牲间隔物层132的在第二区域B中用掩模图案340覆盖的部分可以保留为第一覆盖层132C。
第一区域A中的所述多个参考图案130以与参照图2E和图2F所述的相同的方式被去除。在第一区域A中，特征层120的顶表面可以通过所述多个牺牲间隔物132S之间的空间暴露。在第二区域B中，第一覆盖层132C可以通过去除掩模图案340而暴露。在一些实施方式中，如图5D所示，所述多个牺牲间隔物132S可以限定多个牺牲间隔物凹陷132Re，并且所述多个牺牲间隔物凹陷132Re可以分别暴露特征层120的部分120EP。
参照图5E，在第一区域A中沿着所述多个牺牲间隔物132S延伸(例如覆盖所述多个牺牲间隔物132S)的间隔物层140、以及在第二区域B中沿着第一覆盖层132C延伸(例如覆盖第一覆盖层132C)的第二覆盖层140Y可以被同时形成。
间隔物层140和第二覆盖层140Y可以包括相同的材料，并可以通过相同的沉积工艺同时形成。在一些实施方式中，间隔物层140和第二覆盖层140Y两者可以通过单个沉积工艺形成。间隔物层140和第二覆盖层140Y中的每个可以包括与构成特征层120、所述多个牺牲间隔物132S和第一覆盖层132C中的每个的材料不同的材料。例如，当特征层120、所述多个牺牲间隔物132S和第一覆盖层132C中的每个包括硅氧化物膜时，间隔物层140和第二覆盖层140Y中的每个可以包括多晶硅。为了形成间隔物层140和第二覆盖层140Y，可以使用原子层沉积(ALD)工艺。
间隔物层140可以包括在所述多个牺牲间隔物132S中的每个的两个侧壁上延伸(例如接触所述多个牺牲间隔物132S中的每个的两个侧壁)的多个第一部分140A、以及在所述多个牺牲间隔物132S之间在特征层120的顶表面上延伸(例如接触特征层120的顶表面)的多个第二部分140B。间隔物层140的上部AS2可以在其两侧具有不对称的外侧壁，上部AS2覆盖每个牺牲间隔物132S的上端TP2。
在一些实施方式中，所述多个第二部分140B可以与特征层120的顶表面的暴露到所述多个牺牲间隔物凹陷132Re的部分中的每个重叠。
第二覆盖层140Y可以在第二区域B中在阻挡膜330和第一覆盖层132C中的每个的至少一部分上延伸(例如覆盖阻挡膜330和第一覆盖层132C中的每个的至少一部分)。例如，第二覆盖层140Y可以在第二区域B中在阻挡膜330和第一覆盖层132C中的每个的顶表面和侧壁上延伸(例如覆盖阻挡膜330和第一覆盖层132C中的每个的顶表面和侧壁)。
参照图5F，在第一区域A和第二区域B中，保护膜144L形成在间隔物层140和第二覆盖层140Y上(例如形成为覆盖间隔物层140和第二覆盖层140Y)。
在一些实施方式中，保护膜144L可以包括与构成阻挡膜330的含碳膜130A相同的材料。例如，保护膜144L和含碳膜130A中的每个可以包括SOH材料。
参照图5G，第一区域A和第二区域B中的保护膜144L(见图5F)被回蚀刻，从而在第一区域A中留下所述多个保护图案144并在第二区域B中暴露第二覆盖层140Y，所述多个保护图案144包括保护膜144L的部分，所述部分覆盖间隔物层140的在所述多个牺牲间隔物132S之间的空间中的所述多个第二部分140B。在一些实施方式中，保护膜144L的上部可以被去除以使所述多个保护图案144彼此分开，因此所述多个保护图案144可以如图5G所示彼此间隔开。
参照图5H，以与参照图2J描述的方式类似的方式，第一区域A中的保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度通过例如干蚀刻工艺减小。结果，所述多个牺牲间隔物132S可以被暴露。在一些实施方式中，第一区域A中的保护图案144、间隔物层140和所述多个牺牲间隔物132S的上部可以通过例如干蚀刻工艺去除以暴露所述多个牺牲间隔物132S。
由于所述多个牺牲间隔物132S中的每个的上端TP2(见图5D)和间隔物层140的上部AS2(见图5E)被去除，所以保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度减小。每个具有不对称形状的上端TP2和上部AS2(其是在后续工艺中导致CD偏差的部分)可以被去除，因此可以不保留在衬底110上。此外，在保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度减小之后，多个第一开口140H1可以形成在间隔物层140中，并且所述多个第一开口140H1暴露所述多个牺牲间隔物132S。在一些实施方式中，如图5H所示，所述多个第一开口140H1可以由间隔物层140的所述多个第一部分140A中的两个相邻的第一部分限定。
当在第一区域A中执行干蚀刻工艺以减小保护图案144、间隔物层140和所述多个牺牲间隔物132S的各自高度并在间隔物层140中形成所述多个第一开口140H1时，由于在第二区域B中，也暴露到干蚀刻工艺的气氛的第二覆盖层140Y和第一覆盖层132C可以被消耗，所以第二区域B中的构成阻挡膜330的蚀刻停止膜130B可以被暴露。
间隔物层140的高度H22可以小于第二区域B中的阻挡膜330的高度H23。将理解，如图5H所示，间隔物层140的高度H22和阻挡膜330的高度H23的每个与其在垂直方向(例如Z方向)上的厚度相同。第一区域A中的保护图案144和第二区域B中的含碳膜130A可以包括相同的材料，例如SOH材料，并且保留在第一区域A中的保护图案144的厚度TH1可以比第二区域B中的含碳膜130A的厚度TH2小(例如薄)。
在一些实施方式中，保护图案144、间隔物层140和所述多个牺牲间隔物132S中的每个的高度H22可以小于阻挡膜330的高度H23，并小于含碳膜130A的厚度TH2。因此，保护图案144、间隔物层140和所述多个牺牲间隔物132S中的每个的顶表面的水平面可以低于阻挡膜330的顶表面的水平面。具体地，第一区域A中的间隔物层140的顶表面的水平面与阻挡膜330的顶表面的水平面之间的差异(ΔH)可以为至少约
Figure BDA0001889306980000201
例如约/>
Figure BDA0001889306980000202
至约/>
Figure BDA0001889306980000203
参照图5I，以与参照图2K描述的方式类似的方式，所述多个牺牲间隔物132S通过所述多个第一开口140H1去除，从而暴露特征层120的所述多个第一蚀刻区域E1。
在第一区域A中的所述多个牺牲间隔物132S的去除期间，在第二区域B中暴露的蚀刻停止膜130B可以被部分地消耗，因此可以减小阻挡膜330的总厚度。
参照图5J，以与参照图2L描述的方式类似的方式，第一区域A中的所述多个保护图案144从图5I的所得产物去除，从而暴露间隔物层140的所述多个第二部分140B。接着，以与参照图2M所述的相同的方式，第一区域A中的间隔物层140的所述多个第二部分140B被去除，从而形成暴露特征层120的多个第二蚀刻区域E2的多个第二开口140H2，并同时形成所述多个间隔物140S，所述多个间隔物140S包括间隔物层140中包括的所述多个第一部分140A的部分。
在第一区域A中的所述多个间隔物140S的形成期间，在第二区域B中暴露的阻挡膜330的蚀刻停止膜130B可以被消耗(例如蚀刻)，因此阻挡膜330的总厚度可以减小。在一些实施方式中，在所述多个间隔物140S的形成期间，在第二区域B中暴露的阻挡膜330的蚀刻停止膜130B可以仅被部分地消耗，或者蚀刻停止膜130B可以被完全消耗，然后，其下的含碳膜130A也可以被部分地消耗，从而可以减小阻挡膜330的总厚度。
参照图5K，当第二区域B中的特征层120覆盖有含碳膜130A时，特征层120的所述多个第一蚀刻区域E1和所述多个第二蚀刻区域E2通过使用第一区域A中的所述多个间隔物140S作为蚀刻掩模被蚀刻，从而形成所述多个特征图案120P。
在特征层120的所述多个第一蚀刻区域E1和所述多个第二蚀刻区域E2的蚀刻期间，含碳膜130A可以被部分地去除，因此在所述多个特征图案120P在第一区域A中形成之后，具有减小的厚度的含碳膜130A可以保留在第二区域B中的特征层120上。
在一些实施方式中，参照图5G至图5K描述的一系列工艺可以在一个腔室中原位地执行而不破坏真空。在一些实施方式中，参照图5G至图5K描述的工艺可以在单个腔室中执行而不破坏真空。
参照图5L，保留在第二区域B中的特征层120上的含碳膜130A被去除，从而暴露第二区域B中的特征层120的顶表面。
参照图5M，掩模图案350形成在图5L的所得产物上。掩模图案350可以形成为完全覆盖第一区域A并仅部分地覆盖第二区域B中的特征层120。第一区域A可以包括形成在衬底110上的所述多个特征图案120P。掩模图案350可以包括例如光致抗蚀剂图案，但是本发明构思不限于此。掩模图案350可以包括各种材料。
参照图5N，在第二区域B中暴露的特征层120通过使用掩模图案350作为蚀刻掩模被蚀刻，从而在第二区域B中形成宽图案120Q。
宽图案120Q可以具有比形成在第一区域A中的所述多个特征图案120P中的每个的宽度大的宽度。
参照图5O，第一区域A和第二区域B中的掩模图案350被去除，从而暴露第一区域A中的所述多个间隔物140S的顶表面并暴露第二区域B中的宽图案120Q的顶表面，所述多个间隔物140S在所述多个特征图案120P上(例如覆盖所述多个特征图案120P)。
在一些实施方式中，所述多个特征图案120P和宽图案120Q可以分别对应于图4所示的集成电路器件200的所述多个第一图案210和第二图案220。
按照根据本发明构思的制造集成电路器件的方法(该方法已经参照图5A至图5O描述)，为了在衬底110上的第一区域A中形成所述多个特征图案120P，使用包括一个光刻工艺和两个双重图案化工艺的QPT工艺，这里，通过第一个双重图案化工艺获得的所述多个牺牲间隔物132S和通过第二个双重图案化工艺获得的所述多个间隔物140S形成在特征层120上的相等的水平面处。因此，与常规工艺不同，在所述多个牺牲间隔物132S与所述多个间隔物140S之间可以不需要用于图案转移的单独的中间牺牲膜。因此，可以简化在衬底110上的第一区域A和第二区域B中分别形成所述多个特征图案120P和宽图案120Q的工艺。所述多个特征图案120P每个可以具有与宽图案120Q的宽度不同的宽度，并且可以降低制造成本。
在已经参照图5A至图5O描述的根据本发明构思的制造集成电路器件的方法中，尽管已经描述了通过使用参照图2A至图2N描述的工艺在第一区域A中形成所述多个特征图案120P的方法，但是可以使用参照图3A至图3H描述的方法。
图6A至图6C是示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作/工艺的剖视图。在图6A至图6C中，与图5A至图5O中相同的附图标记分别表示相同的构件，并且可以省略对其的描述。在一些实施方式中，图6A至图6C中描述的操作/工艺可以顺序地发生。
参照图6A，制备衬底410。衬底410可以具有与参照图2A关于衬底110描述的基本上相同的配置。
接着，图5A所示的特征层120形成在第一区域A和第二区域B中的衬底410上，并执行参照图5B至图5O描述的工艺，从而分别在第一区域A和第二区域B中的衬底410上形成所述多个特征图案120P和宽图案120Q。在第一区域A中，所述多个特征图案120P可以覆盖有所述多个间隔物140S。
参照图6B，在第一区域A和第二区域B中，衬底410通过使用所述多个特征图案120P和宽图案120Q作为蚀刻掩模被蚀刻，从而在衬底410中形成多个沟槽T1和T2。
形成在第一区域A中的多个沟槽T1中的每个的宽度可以比形成在第二区域B中的多个沟槽T2中的每个的宽度小(例如窄)。多个有源区域A1和A2可以通过分别形成在第一区域A和第二区域B中的多个沟槽T1和T2被限定在衬底410中。具体地，以超过光刻工艺中的分辨率极限的精细节距重复地形成并具有精细宽度的多个有源区域A1可以形成在第一区域A中，具有在光刻工艺中的分辨率极限内可实现的相对大的宽度的有源区域A2可以被限定在第二区域B中。
在通过蚀刻衬底410而在衬底410中形成所述多个沟槽T1和T2期间，在第一区域A中，在所述多个特征图案120P上(例如覆盖所述多个特征图案120P)的所述多个间隔物140S可以被去除，因此所述多个特征图案120P的顶表面可以被暴露。
参照图6C，绝缘材料填充所述多个沟槽T1和T2，接着执行其平坦化，从而形成多个器件隔离膜430。所述多个器件隔离膜430中的每个可以包括例如氧化物膜、氮化物膜或其组合。
在一些实施方式中，所述多个有源区域A1和有源区域A2可以分别对应于图4所示的集成电路器件200的所述多个第一图案210和第二图案220。
按照已经参照图6A至6C描述的根据本发明构思的制造集成电路器件的方法，为了在第一区域A中限定以超过光刻工艺中的分辨率极限的精细节距重复地形成并具有精细宽度的所述多个有源区域A1，使用包括一个光刻工艺和两个双重图案化工艺的QPT工艺。由于通过第一个双重图案化工艺获得的多个牺牲间隔物和通过第二个双重图案化工艺获得的多个间隔物在衬底上形成在相等的水平面处，所以不需要常规工艺中使用的中间牺牲膜，可以简化工艺，并可以降低与该工艺相关的制造成本。
尽管制造集成电路器件的方法已经参照图6A至图6C作为示例进行了描述(该方法包括在衬底410中限定所述多个有源区域A1和A2的工艺)，但是本发明构思不限于此，可以进行各种修改和改变而没有背离本发明构思的精神和范围。
图7A和图7B是示出根据本发明构思的一些实施方式的制造集成电路器件的方法的剖视图。在图7A和图7B中，与图5A至图5O中相同的附图标记分别表示相同的构件，并可以省略对其的描述。
参照图7A，制备包括第一区域A和第二区域B的衬底510，蚀刻目标膜520形成在第一区域A和第二区域B中的衬底510上。
衬底510可以具有与参照图2A关于衬底110描述的基本上相同的配置。蚀刻目标膜520可以是绝缘膜或导电膜。例如，蚀刻目标膜520可以包括金属、合金、金属碳化物、金属氮化物、金属氮氧化物、金属氧碳化物、半导体、多晶硅、氧化物、氮化物、氮氧化物、碳氢化合物或其组合，但是本发明构思不限于此。
接着，图5A所示的特征层120形成在蚀刻目标膜520上，并执行参照图5B至图5O描述的工艺，从而分别在第一区域A和第二区域B中的衬底510上形成所述多个特征图案120P和宽图案120Q。接着，所述多个间隔物140S(见图5O)的保留在第一区域A中的所述多个特征图案120P上的残留部分可以被去除，从而暴露所述多个特征图案120P中的每个的顶表面。
参照图7B，在第一区域A和第二区域B中，蚀刻目标膜520通过使用所述多个特征图案120P和宽图案120Q作为蚀刻掩模被蚀刻，从而在衬底510上形成多个精细图案520P和520Q。
形成在第一区域A中的多个精细图案520P中的每个的宽度可以比形成在第二区域B中的精细图案520Q的宽度小(例如窄)。形成在第一区域A中的所述多个精细图案520P可以以超过光刻工艺中的分辨率极限的精细节距重复地形成，并可以具有精细的宽度。形成在第二区域B中的精细图案520Q可以具有在光刻工艺中的分辨率极限内可实现的相对大的宽度。
按照已经参照图7A和图7B描述的根据本发明构思的制造集成电路器件的方法，当所述多个精细图案520P通过使用QPT工艺形成在第一区域A中时，可以简化工艺，并可以降低与该工艺相关的成本。因此，当所述多个精细图案520P每个具有与精细图案520Q不同的宽度时，包括分别在第一区域A和第二区域B中的所述多个精细图案520P和精细图案520Q的集成电路器件可以通过简化的工艺有效地实现。
图8A和图8B是示出根据本发明构思的一些实施方式的集成电路器件及其制造方法的图，具体地，图8A是非易失性存储器件的存储单元阵列的局部配置的布局，图8B是非易失性存储器件的存储单元阵列的局部配置的透视图。
图8A和图8B每个示出作为非易失性存储器件的示例的NAND闪速存储器件的存储单元阵列700的局部配置。在图8B中，省略了图8A的NAND闪速存储器件的存储单元阵列700的一些部件，例如位线。
参照图8A和图8B，存储单元阵列700可以包括由形成在衬底710中的多个器件隔离区域740限定的多个有源区域AC。衬底710可以具有与参照图2A关于衬底110描述的基本上相同的配置。所述多个有源区域AC可以包括彼此平行的多个线图案。
串选择线SSL和接地选择线GSL可以位于所述多个有源区域AC之上、同时与所述多个有源区域AC交叉。多条字线WL1、WL2、……、WLn-1和WLn可以在串选择线SSL与接地选择线GSL之间布置在所述多个有源区域AC之上、同时与所述多个有源区域AC交叉。串选择线SSL、接地选择线GSL和所述多条字线WL1、WL2、……、WLn-1和WLn可以彼此平行。在一些实施方式中，如图8A所示，公共源极线(CSL)可以与接地选择线GSL相邻。
多个杂质区域702可以与串选择线SSL、接地选择线GSL和所述多条字线WL1、WL2、……、WLn-1和WLn中的每个的两侧相邻地形成在所述多个有源区域AC中。因此，彼此串联连接的串选择晶体管、存储单元晶体管和接地选择晶体管可以被形成。串选择晶体管、接地选择晶体管以及在其间的存储单元晶体管可以构成一个单位存储串。
与串选择线SSL相邻且在与接地选择线GSL相反的一侧定位的多个有源区域AC可以被定义为每个串选择晶体管的漏极区域。此外，与接地选择线GSL相邻且在与串选择线SSL相反的一侧定位的多个有源区域AC可以被定义为接地选择晶体管的源极区域。
多条字线WL1、WL2、……、WLn-1和WLn中的每个可以在交叉所述多个有源区域AC的方向上延伸。多条字线WL1、WL2、……、WLn-1和WLn中的每个可以包括按此阐述的顺序堆叠在衬底710上的隧穿绝缘层752、电荷存储层754、阻挡绝缘层756和栅电极层758。
每个存储单元晶体管的隧穿绝缘层752和电荷存储层754可以与在所述多条字线WL1、WL2、……、WLn-1和WLn的延伸方向上与其相邻的存储单元晶体管的隧穿绝缘层752和电荷存储层754分开。
隧穿绝缘层752可以包括例如硅氧化物、硅氮氧化物、杂质掺杂的硅氧化物、或具有比硅氧化物低的介电常数的低K材料。电荷存储层754可以是例如电荷俘获层或导电层。在一些实施方式中，电荷存储层754可以包括掺杂的半导体，例如掺杂的多晶硅。电荷存储层754可以通过隧穿绝缘层752和阻挡绝缘层756而彼此电绝缘。
阻挡绝缘层756可以被在所述多条字线WL1、WL2、……、WLn-1和WLn的延伸方向上彼此相邻的存储单元晶体管共用。阻挡绝缘层756可以具有包括硅氧化物膜、硅氮化物膜或其组合的堆叠结构。在一些实施方式中，阻挡绝缘层756可以包括氧化物-氮化物-氧化物(ONO)膜。在一些实施方式中，阻挡绝缘层756可以包括具有比硅氧化物高的介电常数的高K材料。
栅电极层758可以是控制编程和擦除操作的电极。每个存储单元晶体管的栅电极层758可以形成为连接到在所述多条字线WL1、WL2、……、WLn-1和WLn的延伸方向上与其相邻的存储单元晶体管的栅电极层758。在一些实施方式中，栅电极层758可以是包括例如掺杂的半导体、金属硅化物或其组合的导电膜。例如，栅电极层758可以包括掺杂的多晶硅。
串选择线SSL和接地选择线GSL中的至少一个可以在与所述多个有源区域AC的每个的交叉区域中具有堆叠结构，该堆叠结构与所述多条字线WL1、WL2、……、WLn-1和WLn中的每个的堆叠结构相同。在一些实施方式中，电荷存储层754可以电连接到栅电极层758。串选择线SSL和接地选择线GSL中的每个的宽度可以比所述多条字线WL1、WL2、……、WLn-1和WLn中的每个的宽度大(例如宽)。
存储单元阵列700可以包括在所述多条字线WL1、WL2、……、WLn-1和WLn之上的多条位线BL1、BL2、……、BLm-1和BLm，所述多条位线BL1、BL2、……、BLm-1和BLm交叉所述多条字线WL1、WL2、……、WLn-1和WLn。所述多条位线BL1、BL2、……、BLm-1和BLm中的每个可以经由位线接触BC连接到串选择线SSL的漏极区域。所述多条位线BL1、BL2、……、BLm-1和BLm可以平行于所述多个有源区域AC布置。
图8A和图8B所示的所述多个有源区域AC和/或所述多条字线WL1、WL2、……、WLn-1和WLn可以通过根据本发明构思的一些实施方式的制造集成电路器件的方法(例如参照图1至图7B描述的方法、在不背离本发明构思的精神和范围情况下从这里描述的方法进行各种修改和改变的方法)而形成。
尽管已经参照图8A和图8B描述了非易失性存储器件及其制造方法，但是本发明构思不限于此，并且通过使用根据本发明构思的制造集成电路器件的方法，可以实现包括存储器件(诸如动态随机存取存储(DRAM)器件、磁RAM(MRAM)器件、静态RAM(SRAM)器件、相变RAM(PRAM)器件、电阻RAM(RRAM)器件和铁电RAM(FRAM)器件)、逻辑器件等的各种器件。
以上公开的主题将被认为是说明性的而非限制性的，并且权利要求书旨在涵盖落入本发明构思的实际精神和范围内的所有这样的修改、增强和其它实施方式。因此，至法律所允许的最大程度，范围将由权利要求书及其等同物的最宽可允许解释来确定，并且不应受之前的详细描述的约束或限制。
本申请要求于2017年12月26日在韩国知识产权局提交的韩国专利申请第10-2017-0180130号的优先权，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种制造集成电路器件的方法，所述方法包括：
在衬底上形成层，所述层包括第一材料；
形成成对的牺牲间隔物，在所述成对的牺牲间隔物之间限定牺牲间隔物凹陷，其中所述牺牲间隔物凹陷暴露所述层的一部分，其中所述成对的牺牲间隔物包括所述第一材料；
形成包括多个第一部分和第二部分的间隔物层，其中所述间隔物层的所述多个第一部分中的每个在所述成对的牺牲间隔物的侧壁中的相应一个上延伸，所述间隔物层的所述第二部分与所述层的所述部分重叠，其中所述间隔物层包括与所述第一材料不同的第二材料；
形成与所述间隔物层的所述第二部分重叠的保护图案；
去除所述保护图案的上部、所述间隔物层的上部和所述成对的牺牲间隔物的上部，以暴露所述成对的牺牲间隔物的下部；
在所述保护图案与所述间隔物层的所述第二部分重叠时，去除所述成对的牺牲间隔物的所述下部以暴露所述层的多个第一蚀刻区域；
去除所述保护图案以暴露所述间隔物层的所述第二部分；
去除所述间隔物层的所述第二部分以形成多个间隔物并暴露所述层的第二蚀刻区域，其中所述多个间隔物暴露所述层的多个蚀刻区域，所述层的所述多个蚀刻区域包括所述层的所述多个第一蚀刻区域和所述第二蚀刻区域；以及
通过使用所述多个间隔物作为蚀刻掩模而蚀刻所述层。
2.根据权利要求1所述的方法，其中在去除所述保护图案的所述上部、所述间隔物层的所述上部和所述成对的牺牲间隔物的所述上部之后，所述保护图案的上表面、所述间隔物层的上表面和所述成对的牺牲间隔物的上表面共平面。
3.根据权利要求1所述的方法，其中形成所述成对的牺牲间隔物包括：
在所述层上形成参考图案；
形成牺牲间隔物层，所述牺牲间隔物层在所述参考图案的两个侧壁上共形地延伸并在所述层上延伸；
蚀刻所述牺牲间隔物层以分别在所述参考图案的所述两个侧壁上形成所述成对的牺牲间隔物；以及
去除所述参考图案。
4.根据权利要求3所述的方法，其中所述参考图案包括含碳膜。
5.根据权利要求3所述的方法，其中所述参考图案具有第一厚度，并且
其中，在去除所述保护图案的所述上部、所述间隔物层的所述上部和所述成对的牺牲间隔物的所述上部之后，所述间隔物层具有比所述第一厚度薄的第二厚度。
6.根据权利要求3所述的方法，其中所述参考图案和所述保护图案包括相同的材料。
7.根据权利要求1所述的方法，其中所述多个间隔物包括多个第一间隔物和多个第二间隔物，所述多个第一间隔物中的一个具有与所述多个第二间隔物中的一个的第二厚度不同的第一厚度，并且
其中所述多个第二间隔物的底表面比所述多个第一间隔物的底表面更靠近所述衬底。
8.一种制造集成电路器件的方法，所述方法包括：
在衬底上形成层；
在所述层上形成多个牺牲间隔物，其中所述多个牺牲间隔物暴露所述层的多个部分；
形成包括多个第一部分和多个第二部分的间隔物层，其中所述多个第一部分中的每个在所述多个牺牲间隔物的侧壁中的相应一个上延伸，所述多个第二部分中的每个与所述层的所述多个部分中的一个重叠，其中所述间隔物层限定多个间隔物层凹陷，所述多个间隔物层凹陷中的一个在所述多个牺牲间隔物中的两个相邻的牺牲间隔物之间；
在所述多个间隔物层凹陷中分别形成多个保护图案，其中所述多个保护图案中的每个与所述间隔物层的所述多个第二部分中的相应一个重叠；
在所述多个保护图案分别与所述间隔物层的所述多个第二部分重叠时，去除所述间隔物层的上部以暴露所述多个牺牲间隔物；
去除所述多个牺牲间隔物以暴露所述层的多个第一蚀刻区域；
去除所述多个保护图案以暴露所述间隔物层的所述多个第二部分；
去除所述间隔物层的所述多个第二部分以暴露所述层的多个第二蚀刻区域从而形成多个间隔物，其中所述多个第二蚀刻区域与所述多个第一蚀刻区域间隔开，所述多个间隔物中的每个包括所述间隔物层的所述多个第一部分中的相应一个的一部分；以及
通过使用所述多个间隔物作为蚀刻掩模而蚀刻所述层的所述多个第一蚀刻区域和所述多个第二蚀刻区域。
9.根据权利要求8所述的方法，其中所述多个牺牲间隔物中的每个包括所述层中包括的材料并接触所述层。
10.根据权利要求8所述的方法，其中所述间隔物层包括与所述层和所述多个牺牲间隔物中的每个不同的材料。
11.根据权利要求8所述的方法，其中形成所述多个保护图案包括：
在所述间隔物层上形成保护膜，其中所述保护膜包括分别在所述多个间隔物层凹陷中的多个部分，并具有平坦的上表面；以及
去除所述保护膜的上部以使所述保护膜的所述多个部分彼此分开。
12.根据权利要求8所述的方法，其中去除所述间隔物层的所述上部包括去除所述间隔物层的所述多个第一部分的上部。
13.根据权利要求8所述的方法，其中去除所述间隔物层的所述上部包括去除所述间隔物层的所述多个第一部分的上部、所述多个保护图案的上部和所述多个牺牲间隔物的上部。
14.根据权利要求8所述的方法，其中所述多个保护图案中的每个包括含碳膜，并且
其中去除所述多个保护图案包括灰化和剥离所述含碳膜。
15.根据权利要求8所述的方法，其中形成所述多个牺牲间隔物包括：
在所述层上形成多个参考图案；
形成牺牲间隔物层，所述牺牲间隔物层在所述多个参考图案的两个侧壁上共形地延伸并在所述层上共形地延伸；
蚀刻所述牺牲间隔物层以形成所述多个牺牲间隔物；以及
去除所述多个参考图案以通过由所述多个牺牲间隔物限定的多个牺牲间隔物凹陷暴露所述层的所述多个部分。
16.根据权利要求15所述的方法，其中所述多个参考图案中的每个包括堆叠结构，所述堆叠结构包括含碳膜和氮化物膜。
17.根据权利要求15所述的方法，其中所述多个牺牲间隔物中的每个在第一水平方向上具有第一宽度，
其中所述多个参考图案中的每个在所述第一水平方向上具有第二宽度，所述第二宽度是所述第一宽度的至少三倍，并且
其中所述多个参考图案之间的间隙在所述第一水平方向上具有第三宽度，所述第三宽度是所述第一宽度的至少五倍。
18.一种制造集成电路器件的方法，所述方法包括：
在衬底上形成层，其中所述层包括形成在所述衬底的第一区域上的第一部分和形成在所述衬底的第二区域上的第二部分，其中所述层包括第一材料；
形成在所述层的所述第二部分上延伸的阻挡膜；
在所述层的所述第一部分上形成多个牺牲间隔物并且在所述层的所述第二部分上形成第一覆盖层，其中所述多个牺牲间隔物彼此间隔开并限定多个牺牲间隔物凹陷，所述多个牺牲间隔物凹陷分别暴露所述层的多个暴露部分，其中所述多个牺牲间隔物包括所述第一材料，其中所述第一覆盖层在所述阻挡膜的至少一部分上延伸并包括所述第一材料；
在所述层的所述第一部分上形成间隔物层并且在所述层的所述第二部分上形成第二覆盖层，其中所述间隔物层包括多个第一部分和多个第二部分，其中所述间隔物层的所述多个第一部分中的每个在所述多个牺牲间隔物的侧壁中的相应一个上延伸，所述间隔物层的所述多个第二部分中的每个与所述层的所述多个暴露部分中的相应一个重叠，其中所述间隔物层在所述多个牺牲间隔物中的每两个相邻的牺牲间隔物之间限定多个间隔物层凹陷，其中所述第二覆盖层在所述第一覆盖层的至少一部分上延伸；
分别在所述多个间隔物层凹陷中形成多个保护图案，其中所述多个保护图案中的一个与所述间隔物层的所述多个第二部分中的一个重叠；
在所述多个保护图案分别与所述间隔物层的所述多个第二部分重叠时，去除所述间隔物层的上部；
去除所述多个牺牲间隔物以暴露所述层的多个第一蚀刻区域；
去除所述多个保护图案以暴露所述间隔物层的所述多个第二部分；
去除所述间隔物层的所述多个第二部分以暴露所述层的多个第二蚀刻区域并形成多个间隔物，其中所述多个第二蚀刻区域与所述多个第一蚀刻区域间隔开，所述多个间隔物分别包括所述间隔物层的所述多个第一部分的部分；以及
在所述阻挡膜与所述层的所述第二区域重叠时，使用所述多个间隔物作为蚀刻掩模蚀刻所述层的所述多个第一蚀刻区域和所述多个第二蚀刻区域，以在所述层的所述第一区域中形成多个图案。
19.根据权利要求18所述的方法，还包括：在去除所述间隔物层的所述上部时，通过去除形成在所述衬底的所述第二区域上的所述第二覆盖层和所述第一覆盖层而暴露所述阻挡膜。
20.根据权利要求18所述的方法，还包括：
在形成所述阻挡膜时，在所述层的所述第一部分上形成多个参考图案，所述多个参考图案每个包括与所述阻挡膜相同的材料，
其中形成所述多个牺牲间隔物和所述第一覆盖层包括：
形成包括所述第一材料的牺牲间隔物层，所述牺牲间隔物层在所述层和所述阻挡膜上延伸并在所述多个参考图案中的每个参考图案的两个相反的侧壁上延伸；以及
对所述牺牲间隔物层执行回蚀刻工艺，以在所述衬底的所述第一区域上形成所述多个牺牲间隔物并在所述衬底的所述第二区域上形成所述第一覆盖层，其中所述多个牺牲间隔物分别包括所述牺牲间隔物层的多个第一部分，所述第一覆盖层包括所述牺牲间隔物层的第二部分，同时所述阻挡膜在所述层的所述第二部分上延伸。
21.根据权利要求18所述的方法，其中去除所述间隔物层的所述上部还包括：去除所述多个保护图案的上部，直到所述间隔物层的顶表面和所述多个保护图案的顶表面处于比所述阻挡膜的顶表面的第二水平面低的第一水平面。
22.根据权利要求18所述的方法，其中所述阻挡膜包括顺序地堆叠在所述衬底上的含碳膜和氮化物膜，并且
去除所述间隔物层的所述上部还包括：去除所述多个保护图案的上部，直到所述间隔物层的顶表面和所述多个保护图案的顶表面处于比所述含碳膜的顶表面的第二水平面低的第一水平面。
23.根据权利要求18所述的方法，其中，在形成所述多个间隔物之后，所述阻挡膜包括处于第一水平面的顶表面，所述多个间隔物中的每个具有处于比所述第一水平面低的第二水平面的顶表面。
24.根据权利要求18所述的方法，还包括：通过使用所述多个图案作为蚀刻掩模蚀刻所述衬底而在所述衬底中限定多个有源区域。
25.根据权利要求18所述的方法，还包括：
在形成所述多个图案之前，在所述衬底上形成蚀刻目标膜；以及
在形成所述多个图案之后，通过使用所述多个图案作为蚀刻掩模蚀刻所述蚀刻目标膜而形成多个精细图案。
CN201811464000.1A 2017-12-26 2018-12-03 制造集成电路器件的方法 Active CN110021520B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170180130A KR102460716B1 (ko) 2017-12-26 2017-12-26 집적회로 소자의 제조 방법
KR10-2017-0180130 2017-12-26

Publications (2)

Publication Number Publication Date
CN110021520A CN110021520A (zh) 2019-07-16
CN110021520B true CN110021520B (zh) 2023-07-11

Family

ID=66951468

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811464000.1A Active CN110021520B (zh) 2017-12-26 2018-12-03 制造集成电路器件的方法

Country Status (3)

Country Link
US (1) US10453698B2 (zh)
KR (1) KR102460716B1 (zh)
CN (1) CN110021520B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109782767B (zh) * 2019-01-25 2022-06-07 北京百度网讯科技有限公司 用于输出信息的方法和装置
CN111430231A (zh) * 2020-05-21 2020-07-17 中国科学院微电子研究所 一种平坦化方法及半导体器件
CN113937103A (zh) * 2021-08-27 2022-01-14 长鑫存储技术有限公司 一种接触孔图案的制备方法
KR20230117972A (ko) * 2022-02-03 2023-08-10 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160087533A (ko) * 2015-01-14 2016-07-22 삼성전자주식회사 반도체 소자의 제조 방법
CN105810566A (zh) * 2015-01-21 2016-07-27 三星电子株式会社 半导体装置和制造半导体装置的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US7807575B2 (en) 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
KR20110087976A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법
KR101732936B1 (ko) * 2011-02-14 2017-05-08 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20140008863A (ko) 2012-07-12 2014-01-22 에스케이하이닉스 주식회사 더블 ｓｐｔ를 이용한 반도체 소자의 미세패턴 형성방법
US9105478B2 (en) 2013-10-28 2015-08-11 Globalfoundries Inc. Devices and methods of forming fins at tight fin pitches
US9240329B2 (en) 2014-02-23 2016-01-19 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers
US9184169B2 (en) 2014-04-10 2015-11-10 Globalfoundries Inc. Methods of forming FinFET devices in different regions of an integrated circuit product
KR102274837B1 (ko) 2014-09-04 2021-07-08 삼성전자주식회사 쿼드러플 패터닝 기술 공정을 위한 레이아웃 분리 방법 및 이를 사용한 반도체 장치 제조 방법
KR20160084236A (ko) * 2015-01-05 2016-07-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160097609A (ko) 2015-02-09 2016-08-18 삼성전자주식회사 미세 패턴을 가지는 반도체 소자의 제조 방법
US9324570B1 (en) * 2015-03-13 2016-04-26 United Microelectronics Corp. Method of manufacturing semiconductor device
KR102341458B1 (ko) * 2015-04-15 2021-12-20 삼성전자주식회사 반도체 장치 제조 방법
US9704974B2 (en) 2015-04-16 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Process of manufacturing Fin-FET device
US20160314983A1 (en) * 2015-04-22 2016-10-27 Samsung Electronics Co., Ltd. Method of forming patterns of a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160087533A (ko) * 2015-01-14 2016-07-22 삼성전자주식회사 반도체 소자의 제조 방법
CN105810566A (zh) * 2015-01-21 2016-07-27 三星电子株式会社 半导体装置和制造半导体装置的方法

Also Published As

Publication number Publication date
CN110021520A (zh) 2019-07-16
US10453698B2 (en) 2019-10-22
KR20190078291A (ko) 2019-07-04
US20190198339A1 (en) 2019-06-27
KR102460716B1 (ko) 2022-10-31

Similar Documents

Publication Publication Date Title
US10418374B2 (en) Vertical memory devices
CN110021520B (zh) 制造集成电路器件的方法
TWI763343B (zh) 記憶體裝置及其製造方法
KR102566770B1 (ko) 반도체 장치의 제조 방법
US9330913B2 (en) Semiconductor device and method of fabricating the same
KR102641187B1 (ko) 3d 메모리 어레이 콘택 구조물
JP7194813B2 (ja) 三次元メモリデバイス、三次元メモリデバイスを作製するための方法及びメモリセルストリング
US11430799B2 (en) Semiconductor device and manufacturing method thereof
KR102607278B1 (ko) 반도체 소자의 패턴 형성 방법
CN113437079A (zh) 存储器器件及其制造方法
US20220359552A1 (en) Semiconductor device and manufacturing method thereof
US11935624B2 (en) Memory array test structure and method of forming the same
CN114188348A (zh) 3d存储器件及其位线结构
KR20220079599A (ko) 3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법
US9997525B2 (en) Semiconductor devices and methods of fabricating the same
US11791287B2 (en) Semiconductor device including a cutting region having a height greater than a height of a channel structure
TWI759075B (zh) 鐵電隨機存取記憶體元件及形成方法
US9997412B1 (en) Methods of manufacturing semiconductor devices
US11839075B2 (en) Semiconductor structure and the forming method thereof
TWI718222B (zh) 非揮發性記憶體及其製造方法
US12027422B2 (en) Semiconductor structures and methods for forming the same
US20210398858A1 (en) Semiconductor structures and methods for forming the same
US20220384431A1 (en) Semiconductor device and method of forming the same
US20230276611A1 (en) Semiconductor device and method of manufacturing the same
CN114068567A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant