CN114068567A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其形成方法，包含：形成主动层于基板上，基板具有相邻的字线预定区和选择栅极预定区；形成包含第三硬遮罩层的硬遮罩堆叠于主动层上；图案化第三硬遮罩层，形成第三硬遮罩，在字线预定区最靠近选择栅极预定区的两个紧临的第三硬遮罩之间具有第一间距，第一间距小于任何其他两个之间的第二间距；形成间隔物于第三硬遮罩的侧壁上，在两个紧临的第三硬遮罩的相对的侧壁上的两个间隔物合并成组合间隔物；形成图案化遮罩结构于选择栅极预定区中；将间隔物与图案化遮罩结构的图案转移到主动层，形成字线与选择栅极。将间隔物的图案转移到主动层的步骤包含将组合间隔物的图案转移到主动层，在最靠近选择栅极处形成第一字线。
Description
技术领域
本发明是有关于一种半导体技术，特别是有关于快闪存储器装置的半导体结构及其形成方法。
背景技术
近年来，由于快闪存储器(flash memory)兼具高密度、低成本、可重复写入及电可抹除性等优点，已然成为非挥发性存储器元件的主流，并广泛的应用于各式可携式电子产品中，例如笔记型计算机、数码随身听、数码相机、手机、游戏主机等相关可携式电子产品。为了增加快闪存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。
然而，当元件尺寸持续缩小时，许多挑战随之而生。举例而言，在半导体制造工艺中，经常通过光刻和刻蚀工艺形成用来在主动层中定义部件的图案化遮罩层。然而，在形成小尺寸的半导体结构时，容易因为周围结构而受伤或断裂，因而影响后续电性表现。
虽然现有的快闪存储器的形成方法大致符合需求，但并非各方面皆令人满意。因此，仍需要改进快闪存储器装置的形成方法，以克服元件尺寸缩小所产生的问题、提升工艺容许度、并降低工艺成本。
发明内容
本发明实施例提供一种半导体结构的形成方法，包含：形成主动层于基板上，其中基板具有相邻的一字线预定区以及选择栅极预定区；形成硬遮罩堆叠于主动层上，其中硬遮罩堆叠包括依序形成于主动层上的第一硬遮罩层、第二硬遮罩层、以及第三硬遮罩层；图案化第三硬遮罩层，以形成多个第三硬遮罩于选择栅极预定区与字线预定区，其中在字线预定区最靠近选择栅极预定区的两个紧临的第三硬遮罩之间具有第一间距，第一间距小于第三硬遮罩中的任何其他两个之间的第二间距；形成多个间隔物于第三硬遮罩的侧壁上，其中在所述两个紧临的第三硬遮罩的相对的侧壁上的两个间隔物合并成组合间隔物；移除第三硬遮罩；形成图案化遮罩结构于选择栅极预定区中且覆盖第二硬遮罩层与间隔物；以及将间隔物的图案转移到主动层，以于字线预定区中形成多个字线，以及将图案化遮罩结构的图案转移到主动层，以于选择栅极预定区中形成选择栅极，其中将间隔物的图案转移到主动层的步骤包括将组合间隔物的图案转移到主动层，以在最靠近选择栅极处形成第一字线。
本发明实施例提供一种半导体结构，包含：基板；多个字线，设置于基板上；选择栅极，设置于基板上，其中字线中的最靠近选择栅极的第一字线的宽度大于任何其他字线的宽度；以及掺杂区，设置于相邻的字线之间的基板中以及字线与选择栅极之间的基板中。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1至图16是根据本发明的实施例，绘示形成半导体结构在各个阶段的剖面示意图。
图17是根据本发明的实施例，绘示出半导体结构的部分上视图。
图18是根据本发明的实施例，绘示出半导体结构的剖面图。
符号说明：
10:半导体结构 110:掺杂区
100:基板 200:主动层
200A:字线 900:遮罩结构
200A1:第一字线 900B:图案化遮罩结构
200B:选择栅极 910:介电层
300:第一硬遮罩层 910B:图案化介电层
300A,300A1,300B:第一硬遮罩 920:牺牲层
920B:图案化牺牲层
400:第二硬遮罩层 1000:硬遮罩堆叠
400A,400A1,400B:第二硬遮罩 1100B:图案化光阻
A-A’:剖线(剖面)
500:第三硬遮罩层 RWL:字线预定区
500A:第三硬遮罩 RSG:选择栅极预定区
510:介电层 WS:间距
510A:介电遮罩 WSN:间距
520:牺牲层 WSW:间距
520A:牺牲遮罩 WS3:间距
600:抗反射涂层 WS3N:间距
600A:图案化抗反射涂层 WS3W:间距
700A:图案化光阻 WWL:宽度
800:间隔物材料层 WSWL:间距
800A:间隔物 WWL1:宽度
800A1:组合间隔物 WSG:宽度
具体实施方式
以下提供了各种不同的实施例或范例，用于实施所提供的半导体结构的不同元件。叙述中若提及第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中使用重复的元件符号。这些重复仅是为了简化和清楚的目的，而非代表所讨论各种实施例及/或配置之间有特定的关系。
在反及型(NAND)快闪存储器中，单元结构(cell structure)是由自对准双重图案化(self-aligned double patterning，SADP)工艺定义而形成，而单元结构旁的选择栅极则是由光阻定义而形成。在先前技术中，靠近选择栅极的第一根阵列因结构环境上的不同，导致其容易受到刻蚀工艺时的等离子体损伤(plasma damage)，而被伤到或断线进而影响后续电性表现。未解决上述问题，本发明实施例缩小靠近选择栅极预定区的硬遮罩的间距，使得于该间距中的两个间隔物得以合并成一个较大的组合间隔物，以防止后续受到刻蚀工艺的等离子体损伤而影响电性。
图1至图16是根据本发明的实施例，说明形成半导体结构10在各个阶段的剖面示意图。参照图1，形成主动层200于基板100上，硬遮罩堆叠1000于主动层200上，抗反射涂层600于硬遮罩堆叠1000上，以及图案化光阻700A于抗反射涂层600上。硬遮罩堆叠1000包含依序形成于主动层200上的第一硬遮罩层300、第二硬遮罩层400、以及第三硬遮罩层500。此外，在基板100上具有字线预定区RWL以及选择栅极预定区RSG，以便区分后续形成的元件的位置。
在一些实施例中，基板100可为半导体基板，例如：硅基板。在其他实施例中，半导体基板可为元素半导体，包含锗；化合物半导体，包含氮化镓(GaN)、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟等等。在其他实施例中，基底100也可以为绝缘层上覆半导体(semiconductor on insulator，SOI)基板，上述绝缘层覆半导体基板可包含底板、设置于底板上的埋置氧化层、及设置于埋置氧化层上的半导体层。
在一些实施例中，主动层200可包含导电材料、介电材料、或其组合。导电材料可列举掺杂多晶硅、金属(例如钨)、或金属氮化物(例如氮化钨)等等。介电材料可列举氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、未掺杂的硅玻璃(Undoped Silicate Glass，USG)、四乙氧基硅烷(TEOS)、低介电常数介电材料、及/或其他适合的介电材料等等。
在实施例中，主动层200可包含穿隧氧化层(tunneling oxide layer)、浮动栅极(floating gate)层、控制栅极(control gate)层、栅极间介电层(inter-gatedielectric)(未绘示)。为了清楚简洁地描述本发明的一些实施例并突显本发明的技术特征，此处并未绘示出位于主动层200中的所有部件。
在一些实施例中，第一硬遮罩层300与第二遮罩层400依序形成于主动层200上。第一遮罩层300包含氧化物或氮氧化物，例如四乙氧基硅烷(tetraethyl orthosilicate，TEOS)氧化物或氮氧化硅(SiON)。在一些实施例中，第二遮罩层400包含相对于下方膜层具有刻蚀选择性的材料，例如多晶硅。第一硬遮罩层300与第二遮罩层400的形成类似于主动层200的沉积工艺，在此不再赘述。
在一些实施例中，第三硬遮罩层500形成于第二硬遮罩层400上。第三硬遮罩层500包含介电层510与介电层510上的牺牲层520。
在一些实施例中，介电层510可包含似光阻(PR-like)材料，其可包含含碳材料或含氧材料，例如旋涂碳(spin on carbon，SOC)、碳或四乙氧基硅烷(TEOS)氧化物等等。牺牲层520可包含氮氧化物，例如氮氧化硅(SiON)。第三硬遮罩层500中的介电层510与牺牲层520的形成类似于主动层200的沉积工艺，在此不再赘述。
由于介电层510与上层光阻材料性质接近，因此将牺牲层520设置于其中，可作为抗刻蚀层，也就是刻蚀停止层(etching stop layer)。
应可理解的是，本发明中的一些实施例是利用第一硬遮罩层300、第二硬遮罩层400、以及第三硬遮罩层500之间的刻蚀选择性差异，以在后续的各道刻蚀工艺中对特定膜层进行刻蚀(细节将在下文讨论)。因此，此处所提及的硬遮罩堆叠1000中的各个膜层的材料仅为例示性的，其可依据工艺条件搭配适合的遮罩材料，本发明的实施例并不以此为限制。
在一些实施例中，形成抗反射涂层600于第三硬遮罩层500上。抗反射涂层600可包含旋涂碳(SOC)、氮氧化硅(SiON)、其他适合的抗反射材料、或前述的组合等等。
在一些实施例中，形成于第三硬遮罩层500上的抗反射涂层600可包含例如旋涂碳(SOC)、氮氧化硅(SiON)、其他适合的抗反射材料、或前述的组合。抗反射涂层600的形成类似于主动层200的沉积工艺，在此不再赘述。
抗反射涂层600可以在曝光时防止下面的膜层反射，有助于图案的转移。
在一些实施例中，多个图案化光阻700A形成于抗反射涂层600上。
在此实施例中，最靠近选择栅极预定区RSG的字线预定区RWL中两个紧临的图案化光阻700A之间，具有间距WSN。字线预定区RWL中的其他任意两个图案化光阻700A之间，则具有间距WS。最靠近字线预定区RWL的选择栅极预定区RSG中两个紧临的图案化光阻700A之间，则具有间距WSW。由图1可见，WSN＜WSW且WSN<WS。由以下说明可知，由于间距WSN较小，后续位于此处的间隔物材料将会合并形成较宽的间隔物。
接着，参照图2-图3，将多个图案化光阻700A的图案转移到抗反射涂层600及第三硬遮罩层500，以形成多个图案化抗反射涂层600A以及多个第三硬遮罩500A，如图2所示。再去除图案化光阻700A以及图案化抗反射涂层600A，得到如图3所示的结构。在上述中，将多个图案化光阻700A的图案转移到第三硬遮罩层500包含转移多个图案化光阻700A的图案转移到第三遮罩层500中的介电层510与牺牲层520，以形成多个介电遮罩510A与牺牲遮罩520A。
在图3的实施例中，第三硬遮罩500A的间距WS3、WS3N、WS3W分别对应于图案化光阻700A的间距WS、WSN、WSW。其中WS3N＜WS3W且WS3N<WS3。由以下说明可知，由于间距WS3N较小，后续位于此处的间隔物材料将会合并形成较宽的间隔物。进一步而言，间距WS3与间距WS3N的比值为1.5至小于3之间。上述比值在小于1.5时，则于后续无法将两个间隔物合并为组合间隔物，而在3以上时，则于后续无法定义出宽度大于其他间隔物的组合间隔物。
在一些实施例中，第三硬遮罩500A也可称为心轴(mandrel)，以利于后续于两侧形成间距小于光刻解析度的间隔物。
在一些实施例中，图案化光阻700A以及图案化抗反射涂层600A的去除可包含剥离(strip)工艺、灰化(ash)工艺、适合的去除工艺或上述的组合等等。
接着，参照图4，顺应性沉积间隔物材料层800于多个第三硬遮罩500A上方与侧壁上以及第二硬遮罩层400上。详细而言，沉积间隔物材料层800于多个第三硬遮罩500上方包含沉积于第三硬遮罩500A中的介电遮罩510A的侧壁上以及牺牲遮罩520A的上方与侧壁上。
在一些实施例中，间隔物材料层800的沉积包含类似于主动层200的沉积工艺，在此不再赘述。另一实施例中，间隔物材料层800的材料包含类似于上述的介电材料。
在此实施例中，对应于第三硬遮罩500之间较小的间距WS3N的位置上，间隔物材料层有合并的现象。换句话说，于最靠近字线预定区的选择栅极预定区中，两个紧邻的第三硬遮罩500的相对的侧壁上的间隔物材料层没有间隙。
接着，参照图5，非等向性刻蚀间隔物材料层800直到露出部分该第二硬遮罩层400的顶面，以形成多个间隔物800A。详细而言，非等向性刻蚀间隔物材料层800包含去除该牺牲遮罩510A上方与该牺牲遮罩520A的侧壁上的该间隔物材料层800。此外，在对应于第三硬遮罩500之间较小的间距WS3N的位置上具有组合间隔物800A1。应注意的是，为了更简单描述，在后续中若未特别提及，间隔物800A包含组合间隔物800A1。
在此实施例中，每个间隔物800A的顶面与每个介电遮罩510A与牺牲遮罩520A之间的接口齐平。在另一些实施例中，每个间隔物800A的顶面可高于或低于每个介电遮罩510A与牺牲遮罩520A之间的接口(未绘示)。
在一些实施例中，由于受到刻蚀工艺影响，组合间隔物800A1的顶部具有V型轮廓。由于间隔物材料层800沿着第三硬遮罩500的侧壁形成，因此组合间隔物800A1的两侧具有大致上笔直的侧壁。组合间隔物800A1具有大于其他间隔物800A的宽度，其比值约介于大于1至2之间。通过于形成宽于其他间隔物的组合间隔物，以于后续定义出选择栅极时具有更大的临界尺寸来抵抗等离子体损伤。
在一些实施例中，非等向性刻蚀包含如前所述的刻蚀工艺，在此不再赘述。
相较于仅由介电遮罩所组成的第三硬遮罩，此实施例的第三硬遮罩包含介电遮罩与牺牲遮罩，可通过牺牲遮罩作为刻蚀停止层，防止在先前去除光阻的步骤影响到介电层，而使图案失真。
当间隔物800A的顶面与每个介电遮罩510A与牺牲遮罩520A之间的接口齐平时，这使得牺牲遮罩520A可完全暴露于间隔物800A之上，以利于后续可在不影响介电遮罩510的情况下仅于单一步骤中完全去除牺牲遮罩520A。
接着，参照图6-图7，去除第三硬遮罩500A。详细而言，依序去除牺牲遮罩520A与介电遮罩510A。牺牲遮罩520A的去除包含类似于先前所述的刻蚀工艺。介电遮罩510A的去除包含类似于先前所述的刻蚀工艺、剥离工艺、灰化工艺、适合的去除工艺或上述的组合等等。
在此实施例中，介电遮罩510A与牺牲遮罩520A的材料性质并不相同，例如，前者为似光阻(photoresist like)的材料，后者为富含硅(silicon rich)的材料。在图5-图7的实施例中，可先去除牺牲遮罩520A以暴露出介电遮罩510A的顶面，再去除介电遮罩510A，以剩下间隔物800A，其将于后续定义出字线。
接着，参照图8，形成遮罩结构900覆盖于第二硬遮罩层400与间隔物800A上，且于选择栅极预定区RSG中的遮罩结构900上形成另一图案化光阻1100B。详细而言，遮罩结构900包含介电层910与牺牲层920，其形成与材料类似于第三硬遮罩层500中的介电层510与牺牲层520。
应注意的是，介电层910的高度高于间隔物800A的高度，以保护第一硬遮罩层300免于受到刻蚀损害。具体而言，介电层910的高度与间隔物800A的高度的比值为1.5以上，以确保能完全盖住间隔物800A，使介电层910的顶面大致上为平面。举例来说，间隔物800A的高度约为100nm，而介电层910的高度至少为150nm，较佳为200nm以上。此外，由于成本与产能(效率)考量，介电层910的高度与间隔物800A的高度的比值较佳为10以下。
此外，牺牲层920较佳形成于介电层910上，其作用与牺牲层520类似，在此不再赘述。牺牲层920的高度则没特别限制，大致上能阻隔图案化光阻1100B及介电层910即可。
相较于直接形成图案化光阻1100B，本发明实施例于图案化光阻1100B下先形成遮罩结构900，有助于显影光阻。此外，遮罩结构900还可作为覆盖层，覆盖间隔物800A与第二硬遮罩层400，得以使遮罩结构900顶面大致上为平面，以更有利于形成图案化光阻1100B。
接着，参照图9，将图案化光阻1100B的图案转移到遮罩结构900以形成图案化遮罩结构900B，再去除图案化光阻1100B。具体而言，图案的转移包含将图案化光阻1100B的图案转移到介电层910与牺牲层920，以形成图案化介电层910B与图案化牺牲层920B。在一些实施例中，图案的转移包含如前所述的刻蚀工艺，在此不再赘述。
接着，参照图10，将间隔物800A与图案化遮罩结构900B的图案转移到第二硬遮罩层400，以于字线预定区RWL中形成多个第二硬遮罩400A与于选择栅极预定区RSG中形成第二硬遮罩400B。其中，组合间隔物800A1的图案也转移到第二硬遮罩层400，以于字线预定区RWL中形成相对较宽第二硬遮罩400A1。在此实施例中，间隔物800A与图案化遮罩结构900B的图案的转移包含以间隔物800A与图案化遮罩结构900B作为刻蚀遮罩，以类似于先前所述的刻蚀工艺，刻蚀第二硬遮罩层400。
在图10的图案转移过程中，由于图案化遮罩结构900B的高度高于间隔物800A的高度，在刻蚀时会一并刻蚀图案化遮罩结构900B两侧的边角。也就是说，刻蚀过程中会先使得图案化遮罩结构900B的边角圆化(corner rounding)，而刻蚀电浆容易沿着圆化的角损坏组合间隔物800A1的图案轮廓而改变(缩小)其尺寸。因此，相较于以往宽度都相同的间隔物，本发明实施例中提供宽于其他间隔物800A的组合间隔物800A1，其邻近于图案化遮罩结构900B，可使得组合间隔物800A1在刻蚀工艺中可抵挡电浆的伤害，而解决断线的问题。
在10图的实施例中，可见位于字线预定区RWL中的间隔物800A随着将其图案转移到第二硬遮罩层400，也减少其高度。然而，位于选择栅极预定区RSG的间隔物800A则因为图案化介电层910B的保护而具有较高的高度。应注意的是，在图5中形成的组合间隔物800A1具有V型轮廓，然而在图10转移图案的过程，组合间隔物800A1则可能因为刻蚀的关系，变为弧形轮廓。
此外，在转移图案的过程中，位于上方的图案化牺牲层920B可能会被刻蚀消耗掉，如图10所示。或者，也可以在转移图案的过程后以另外的刻蚀工艺去除图案化牺牲层920B(未绘示)。
接着，参照图11，去除图案化遮罩结构900，以暴露出所有间隔物800A。在图11的实施例中，由于图案化牺牲层920B于转移图案的过程中一并被去除，因此仅需去除图案化介电层910B。在此实施例中，图案化遮罩结构900的去除包含类似于第三硬遮罩500A的去除工艺，在此不再赘述。
接着，参照图12，去除所有间隔物800A，以暴露出所有第二硬遮罩400A的顶面。间隔物800A的去除包含如先前所述的刻蚀工艺，在此不再赘述。
接着，参照图13-图16，将第二硬遮罩400A与400B的图案转移到主动层200，以于字线预定区RWL中形成多个字线200A与于选择栅极预定区RSG中形成选择栅极200B。其中，组合间隔物400A1的图案也转移到主动层200，以于字线预定区RWL中形成第一字线200A1。在一些实施例中，第二硬遮罩400A与400B的图案的转移包含以第二硬遮罩400A与400B作为刻蚀遮罩，刻蚀第一硬遮罩层300，以形成多个第一硬遮罩300A与300B；去除第二硬遮罩；以第一硬遮罩300A与300B作为刻蚀遮罩，刻蚀该主动层200。在一些实施例中，第二硬遮罩400A与400B的图案的转移所包含的刻蚀工艺与去除工艺如先前所述，在此不再赘述。
在一些实施例中，字线200A用于储存电荷，第一字线200A1为浮接的(floating)，其用作开关(on-off)，而选择栅极200B用于控制开关。
接着，参照图17，其为半导体结构10的部分上视图，而A-A’线段的剖面为图16的剖面示意图。
由图17的实施例可见，选择栅极预定区RSG位于字线预定区RWL的两侧，且第一字线200A1位于字线预定区RWL的最外两侧。应可理解的是，不同实施例可依实际需求有不同配置。
在图17的实施例中，字线200A的顶部具有宽度WWL，字线之间间距为WSWL，第一字线200A1的顶部具有宽度WWL1，选择栅极200B的顶部具有宽度WSG。为简明起见，于后续所述的宽度皆指元件顶部宽度。
在一些实施例中，字线200A的各自的宽度WWL(可包含或不包含第一字线200A1)都相同，得以使字线后续产生的电性皆相同。应注意的是，第一字线200A1用作开关，并不影响其他字线200A的电性。
此外，在此实施例中，第一字线200A1的顶部宽度WWL1与字线200A的顶部具有宽度WWL的比值为大于1以及2之间。由于字线200A(包含第一字线200A1)是由间隔物800A(包含组合间隔物800A1)定义而成，而组合间隔物800A1与间隔物800A的宽度的比值为大于1以及2之间，因此定义出的字线的比值也应于此范围内。
接着，参照图18，接续图16所示的半导体结构10，布值掺杂区110于字线200A之间与第一字线200A1和选择栅极200B之间的基板100中。在一些实施例中，掺杂区110可引发离子碰撞产生的电子电洞对，保持通道(未绘示)的形成。掺杂区110可包含N型或P型掺杂物，例如氮、砷、磷、锑离子或硼、铝、镓、铟、三氟化硼离子(BF3+)。
综上所述，本发明实施例所提供的半导体结构的形成方法，包含形成宽度宽于其他间隔物的组合间隔物，以于后续工艺中免于被伤到或断线而影响后续电性表现。因此通过本发明实施例中较宽的组合间隔物，可抵挡刻蚀工艺的等离子体损伤，更能增进半导体效能。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
形成一主动层于一基板上，其中所述基板具有相邻的一字线预定区以及一选择栅极预定区；
形成一硬遮罩堆叠于所述主动层上，其中所述硬遮罩堆叠包括依序形成于所述主动层上的一第一硬遮罩层、一第二硬遮罩层、以及一第三硬遮罩层；
图案化所述第三硬遮罩层，以形成多个第三硬遮罩于所述选择栅极预定区与所述字线预定区，其中在所述字线预定区最靠近所述选择栅极预定区的两个紧临的第三硬遮罩之间具有一第一间距，所述第一间距小于所述第三硬遮罩中的任何其他两个之间的一第二间距；
形成多个间隔物于所述第三硬遮罩的侧壁上，其中在所述两个紧临的第三硬遮罩的相对的侧壁上的两个间隔物合并成一组合间隔物；
去除所述第三硬遮罩；
形成一图案化遮罩结构于所述选择栅极预定区中且覆盖所述第二硬遮罩层与所述间隔物；以及
将所述间隔物的图案转移到所述主动层，以于所述字线预定区中形成多个字线，以及将所述图案化遮罩结构的图案转移到所述主动层，以于所述选择栅极预定区中形成一选择栅极，其中将所述间隔物的图案转移到所述主动层的步骤包括将所述组合间隔物的图案转移到所述主动层，以在最靠近所述选择栅极处形成一第一字线。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二间距与所述第一间距的比值为1.5至小于3之间。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述组合间隔物的顶部具有V型轮廓。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述组合间隔物的宽度与其他任一间隔物的宽度的比值为大于1至2之间。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述图案化遮罩结构的高度与所述间隔物之中任一间隔物的高度的比值为1.5以上。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述间隔物于所述第三硬遮罩的侧壁上的步骤包括：
顺应性沉积一间隔物材料层于所述第三硬遮罩上方与侧壁上以及所述第二硬遮罩层上；以及
非等向性刻蚀所述间隔物材料层直到露出部分所述第二硬遮罩层的顶面。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，每个第三硬遮罩都包括一介电遮罩与于所述介电遮罩上的一牺牲遮罩。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，顺应性沉积所述间隔物材料层于所述第三硬遮罩上方与侧壁上的步骤包括沉积所述间隔物材料层于每个第三硬遮罩中的所述牺牲遮罩上方以及所述牺牲遮罩与所述介电遮罩的侧壁上；以及
其中非等向性刻蚀所述间隔物材料层的步骤包括去除所述牺牲遮罩上方与所述牺牲遮罩的侧壁上的所述间隔物材料层。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，每个间隔物的顶面与每个介电遮罩与牺牲遮罩之间的接口齐平。
10.一种半导体结构，其特征在于，包括：
一基板；
多个字线，设置于所述基板上；
一选择栅极，设置于所述基板上，其中所述字线中的最靠近所述选择栅极的一第一字线的宽度大于任何其他字线的宽度；以及
一掺杂区，设置于相邻的所述字线之间的所述基板中以及所述字线与所述选择栅极之间的所述基板中。
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