CN113808998A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN113808998A
CN113808998A CN202010550601.5A CN202010550601A CN113808998A CN 113808998 A CN113808998 A CN 113808998A CN 202010550601 A CN202010550601 A CN 202010550601A CN 113808998 A CN113808998 A CN 113808998A
Authority
CN
China
Prior art keywords
layer
region
forming
mask
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010550601.5A
Other languages
English (en)
Inventor
刘洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010550601.5A priority Critical patent/CN113808998A/zh
Publication of CN113808998A publication Critical patent/CN113808998A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区；在所述第一区和第二区的衬底内分别形成若干源漏掺杂层、若干栅结构、以及初始第一介质层；在所述初始第一介质层表面形成第一掩膜层，所述第一区上和第二区上的第一掩膜层内分别具有若干第一开口，所述第一开口位于源漏掺杂层上，且在所述第一区上的第一开口密度和在第二区上的第一开口密度不同；在第一区和第二区的第一掩膜层内形成若干第二开口，所述第二开口位于栅结构上。从而，改善了半导体结构的性能和可靠性。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体技术的发展，超大规模集成电路(ULSI)的芯片集成度已经高达几亿乃至几十亿个器件的规模，多层金属互连技术(Multi-level Metal Interconnect)广泛得以使用。
然而，随着器件密度的增加，形成的互连结构之间容易短路；互连结构关键尺寸的持续减小，也容易导致互连结构与器件之间发生断路，从而影响半导体器件的性能和可靠性。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体器件的性能和可靠性。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区；在所述第一区和第二区的衬底内分别形成若干源漏掺杂层、位于第一区和第二区的相邻源漏掺杂层之间的若干栅结构、以及位于衬底和栅结构表面的初始第一介质层；在所述初始第一介质层表面形成第一掩膜层，所述第一区上和第二区上的第一掩膜层内分别具有若干第一开口，所述第一开口位于源漏掺杂层上，且在所述第一区上的第一开口密度和在第二区上的第一开口密度不同；在第一区和第二区的第一掩膜层内形成若干第二开口，所述第二开口位于栅结构上。
可选的，形成所述第二开口的方法包括：在形成第一掩膜层后，在所述第一掩膜层表面形成第二开口图形化层，所述第二开口图形化层暴露出部分或全部第一区和第二区的栅结构上的第一掩膜层表面；以所述第二开口图形化层为掩膜，刻蚀所述第一掩膜层，直至暴露出初始第一介质层。
可选的，所述源漏掺杂层顶面与所述初始第一介质层顶面之间具有第一间距，且所述第一掩膜层的厚度小于所述第一间距。
可选的，所述第一掩膜层的厚度范围为100埃至700埃。
可选的，形成所述第二开口的方法还包括：在形成所述第二开口图形化层前，分别在第一区和第二区的第一开口的侧壁面形成第一侧墙。
可选的，形成所述第一侧墙的方法包括：在所述第一掩膜层表面及所述初始第一介质层表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述第一掩膜层表面及所述初始第一介质层表面。
可选的，形成所述第一掩膜层的方法还包括：在形成所述第二开口前，在所述初始第一介质层表面形成第一掩膜材料层；在所述第一掩膜材料层表面形成第一开口图形化层，所述第一开口图形化层暴露出第一区和第二区的至少部分源漏掺杂层上的第一掩膜材料层表面；以所述第一开口图形化层为掩膜，刻蚀所述第一掩膜材料层，直至暴露出所述初始第一介质层。
可选的，还包括：在形成所述第二开口后，以所述第一掩膜层为掩膜刻蚀所述初始第一介质层，直至暴露出第一区和第二区的栅结构以及源漏掺杂层表面，以形成第一介质层，并且，所述第一区上和第二区上的第一介质层内分别具有若干第一互连开口以及若干第二互连开口，所述第一互连开口暴露出至少部分第一区和第二区的源漏掺杂层表面，所述第二互连开口暴露出至少部分第一区和第二区的栅结构表面。
可选的，还包括：在形成所述第一掩膜层之前，在所述初始第一介质层表面形成第一停止层。
可选的，还包括：在形成所述第二开口后，以所述第一掩膜层为掩膜，刻蚀所述第一停止层，直至暴露出所述初始第一介质层表面，以形成第二掩膜层；以所述第二掩膜层为掩膜，刻蚀所述初始第一介质层，直至暴露出第一区和第二区的栅结构以及源漏掺杂层表面，以形成第一介质层，并且，所述第一区上和第二区上的第一介质层内分别具有若干第一互连开口以及若干第二互连开口，所述第一互连开口暴露出至少部分第一区和第二区的源漏掺杂层表面，所述第二互连开口暴露出至少部分第一区和第二区的栅结构表面。
可选的，还包括：在形成所述第一介质层后，去除所述第二掩膜层。
可选的，所述去除第二掩膜层的方法包括：在所述第一互连开口以及第二互连开口的侧壁面和底面形成第一保护膜；在形成所述第一保护膜后，采用第一刻蚀工艺去除所述第二掩膜层。
可选的，形成所述第一保护膜的方法包括：在第一介质层、栅结构、源漏掺杂层以及第二掩膜层表面形成初始第一保护膜；在形成所述初始第一保护膜后，在所述第一互连开口和第二互连开口内形成阻挡层，所述阻挡层顶面低于或齐平于所述第二掩膜层底面；在形成所述阻挡层后，去除第二掩膜层表面的初始第一保护膜。
可选的，还包括：在去除所述第二掩膜层的同时，采用所述第一刻蚀工艺去除所述阻挡层。
可选的，所述第二掩膜层的材料包括氮化钛，所述阻挡层的材料包括含碳有机材料，所述第一刻蚀工艺为湿法刻蚀工艺，且所述第一刻蚀工艺所采用的刻蚀溶液包括硫酸。
可选的，还包括：在去除所述第二掩膜层后，回刻蚀所述第一保护膜，直至暴露出所述源漏掺杂层以及栅结构顶面。
可选的，还包括：在所述第一互连开口内形成第一互连结构；在所述第一区和第二区的第二互连开口内形成第二互连结构。
可选的，所述衬底还包括第三区，若干所述源漏掺杂层还位于所述第三区的衬底内，所述栅结构还位于第三区的相邻的源漏掺杂层之间，所述第一介质层还位于所述第三区的衬底和栅结构表面，并且，至少1个相连的第一互连开口和第二互连开口在所述第三区的第一介质层内。
可选的，所述衬底包括基底以及若干位于所述第一区和第二区的基底上且相互间分立的鳍部，所述栅结构横跨所述鳍部。
可选的，所述初始第一介质层包括位于所述栅结构之间的下层初始第一介质层，以及位于所述栅结构及所述下层初始第一介质层表面的上层初始第一介质层。
与现有技术相比，本发明的技术方案具有以下有益效果：
在本发明技术方案的半导体结构的形成方法中，第一开口用于后续形成与源漏掺杂层电互连的互连结构，第二开口用于后续形成与栅结构电互连的互连结构。一方面，由于所述初始第一介质层表面较平坦，并且，在所述初始第一介质层表面形成第一掩膜层，因此，能够提高第一掩膜层的图形精度，以及第二开口的图形精度，从而，减小了后续形成的互连结构之间、以及互连结构与器件之间的短路和断路风险，以提高半导体结构的性能以及可靠性。另一方面，由于所述第一掩膜层内具有若干第一开口，并且，在形成所述第一掩膜层后，在所述第一掩膜层内形成若干第二开口，因此，第一掩膜层能够作为转移第一开口和第二开口图形的中转掩膜层，使得后续能够仅对初始第一介质层进行一次刻蚀，将第一开口和第二开口的图形一起转移至初始第一介质层，从而，减少了在所述第一区上的第一开口密度和在第二区上的第一开口密度不同，对转移至初始第一介质层的第二开口图形精度的影响，不仅提高了第一开口和第二开口转移至初始第一介质层的图形精度，以减小与栅结构电互连的互连结构、以及与源漏掺杂层电互连的互连结构之间的短路风险，和栅结构以及与栅结构电互连的互连结构之间的断路风险，使得提高了半导体结构的性能以及可靠性；并且，减少了形成暴露源漏掺杂层表面的互连开口(通过第一开口转移至初始第一介质层的图形)时的刻蚀次数，从而，减少了多次刻蚀过程中，刻蚀工艺对源漏掺杂层表面的损伤，以提高半导体结构的性能。
进一步，由于第一掩膜层的厚度小于第一间距，因此，能够减小第一开口的深度，从而，在形成第二开口的过程中，减小了第二开口图形化层的表面在第一区和第二区的高度差，更有利于提高在第一区和第二区的第二开口的图形精度。由于提高了在第一区和第二区的第二开口的图形精度，因此，能够提高与栅结构电互连的互连结构的图形精度，从而，减小了与栅结构电互连的互连结构，以及与源漏掺杂层电互连的互连结构之间的短路风险，并且，也减小了栅结构，以及与栅结构电互连的互连结构之间的断路风险，从而，提高了半导体结构的性能以及可靠性。
进一步，由于在形成所述第二开口图形化层前，在若干所述第一开口的侧壁面形成第一侧墙，因此，一方面，通过第一侧墙能够更好的确保第一开口和第二开口之间的第一掩膜层不被刻穿，从而，有利于减少与栅结构电互连的互连结构，以及与源漏掺杂层电互连的互连结构之间的短路风险，以提高半导体结构的性能以及可靠性。另一方面，在形成第二开口的过程中，能够通过所述第一侧墙对第二开口的图形进行自对准，有利于提高第二开口的图形精度，从而，提高了半导体结构的性能以及可靠性。
进一步，由于形成了所述第一停止层，因此，一方面有利于减少形成第一掩膜层的过程中，刻蚀工艺对初始第一介质层的损伤，从而有利于提高传递至初始第一介质层的第一开口和第二开口的图形精度，以提高半导体结构的性能以及可靠性；另一方面，在向初始第一介质层传递第一掩膜层的图形的过程中，通过第一停止层，能够形成硬掩膜层，从而，有利于提高传递至初始第一介质层的第一开口和第二开口的图形精度，以提高半导体结构的性能以及可靠性。
进一步，由于在去除第二掩膜层之前，在所述第一互连开口以及第二互连开口的侧壁面和底面形成第一保护膜，因此，通过第一保护膜，能够减小去除第二掩膜层的刻蚀工艺对源漏掺杂层表面以及栅结构表面的损伤，从而，提高了半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成过程各步骤的结构示意图；
图3至图14是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，由于形成的互连结构之间容易短路，或者形成的互连结构与器件之间容易断路，从而影响半导体器件的性能和可靠性。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1至图2是一种半导体结构的形成过程各步骤的结构示意图。
请参考图1，提供衬底，所述衬底包括第一区I和第二区II，所述衬底还包括基底100以及位于所述基底100表面的若干相互分立的鳍部(未图示)，并且，在相邻的鳍部间具有若干源漏掺杂层101；形成若干横跨所述鳍部的栅结构110；在所述衬底以及栅结构110表面形成第一介质层120；在部分相邻的栅结构110之间的第一介质层120内形成第一开口121，所述第一开口121为后续形成与源漏掺杂层101电互连的第一互连结构(未图示)提供空间和限位，所述第一开口121暴露出所述源漏掺杂层101表面，所述第一区I的第一开口121之间的间距大于所述第二区II的第一开口121之间的间距。
请参考图2，在所述第一区I和第二区II的第一开口121内以及第一介质层120表面形成第二介质层130；在所述第二介质层130表面形成第二开口图形化层(未图示)；以所述第二开口图形化层为掩膜，刻蚀所述第二介质层130和第一介质层120，直至暴露出所述第一区I和第二区II的栅结构110顶面，以形成第二开口131，所述第二开口131为后续形成与栅结构110电互连的第二互连结构(未图示)提供空间和限位；在形成所述第二开口131后，去除所述第二开口图形化层和第二介质层130。
然而，在上述方案中，由于第一区I的第一开口121之间的间距大于第二区II的第一开口121之间的间距，因此，填充第一开口121后所形成的第二介质层130在第一区I的厚度小于在第二区II的厚度。从而，在刻蚀第二介质层130以形成第二开口131时，为了使第二开口131到达第二区II的栅结构110表面，刻蚀工艺对第一区I的第二开口131容易造成过刻蚀，即第二开口131的线宽容易变大，使得第一开口121与第二开口131之间的第一介质层120容易被刻穿，导致在第一区I中，第一互连结构与第二互连结构之间容易短路；而为了减小在第一区I中，第一互连结构与第二互连结构之间短路的风险，则容易造成第二区II的第二开口131无法暴露第二区II的栅结构110表面，导致第二区II的第二互连结构与栅结构110之间断路。从而，影响半导体器件的性能和可靠性，造成半导体器件的性能和可靠性变差。
为解决所述技术问题，本发明技术方案提供了一种半导体结构的形成方法，通过在所述初始第一介质层表面形成第一掩膜层，所述第一掩膜层内具有若干位于所述源漏掺杂层上的第一开口，以及若干位于所述栅结构上的第二开口，从而，提高了半导体器件的性能和可靠性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图14是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图3，提供衬底200，所述衬底200包括第一区I、第二区II和第三区III；在所述第一区I、第二区II和第三区III的衬底内分别形成若干源漏掺杂层201，位于第一区I、第二区II和第三区III的相邻源漏掺杂层201之间的若干栅结构210，以及位于第一区I、第二区II和第三区III的衬底200和栅结构210表面的初始第一介质层220。
在其他实施例中，所述衬底不包括所述第三区。
在本实施例中，所述衬底200包括基底(未图示)以及若干位于所述第一区I和第二区II的基底上且相互间分立的鳍部(未图示)，且所述栅结构210横跨所述鳍部。
在其他实施例中，所述衬底不包括鳍部。
所述基底的材料为半导体材料。
在本实施例中，所述基底的材料为硅。
在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述初始第一介质层220包括：位于所述栅结构210之间的下层初始第一介质层221，以及位于所述栅结构210及所述下层初始第一介质层221表面的上层初始第一介质层222。
在本实施例中，所述初始第一介质层220的材料包括氧化硅。
在本实施例中，形成所述源漏掺杂层201的方法包括：在所述衬底200表面形成若干伪栅结构(未图示)以及位于所述伪栅结构侧壁面的栅侧墙211，所述伪栅结构横跨所述鳍部，所述栅侧墙221用于为形成栅结构210提供空间，并且，用于定义形成源漏掺杂层201的位置；在所述第一区I、第二区II和第三区III的相邻的栅侧墙211之间的衬底200内形成若干源漏掺杂层201。
在本实施例中，形成所述源漏掺杂层201的工艺包括离子掺杂工艺。
在其他实施例中，形成源漏掺杂层的方法还包括：在形成所述栅侧墙后，形成若干源漏开口，所述源漏开口位于所述第一区、第二区和第三区的相邻的栅侧墙之间的衬底内；在所述源漏开口内形成所述源漏掺杂层。形成所述源漏掺杂层的工艺包括沉积工艺或外延生长工艺等。
在本实施例中，在形成所述下层初始第一介质层221前，在所述源漏掺杂层201表面及所述栅结构210侧壁面形成第二保护膜231。
所述第二保护膜231的材料包括氮化硅。
具体而言，形成所述下层初始第一介质层221以及第二保护膜231的方法包括：形成所述源漏掺杂层201后，在所述源漏掺杂层201表面及所述伪栅结构表面形成初始第二保护膜(未图示)；在所述第二保护膜表面形成下层初始第一介质材料层(未图示)；回刻蚀所述下层初始第一介质材料层，直至暴露出所述初始第二保护膜表面，以形成下层初始第一介质层221；在形成下层初始第一介质层221后，继续回刻蚀初始第二保护膜，直至暴露出所述伪栅结构表面，以形成第二保护膜231。
所述第二保护膜231用于在后续进行沉积、刻蚀等工艺的过程中，保护所述源漏掺杂层201表面。
在其他实施例中，不形成第二保护膜。
在本实施例中，形成下层初始第一介质材料层的工艺包括旋涂工艺或者沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。
在本实施例中，平坦化所述下层初始第一介质材料层的工艺包括化学机械研磨工艺。
在本实施例中，形成所述栅结构210的方法包括：在形成所述第二保护膜231后，去除所述伪栅结构，以在相邻的栅侧墙211间形成栅开口(未图示)；在所述栅开口内形成栅结构210。
在本实施例中，所述栅结构210包括：位于所述鳍部表面的栅介质层(未图示)；位于所述栅介质层表面的功函数层(未图示)；位于所述功函数层表面的栅电极层(未图示)。
在本实施例中，在形成所述栅结构210后，在所述栅结构210表面及所述下层初始第一介质层221表面形成第三保护膜232。
所述第三保护膜232的材料包括氮化硅。
所述第三保护膜232用于在后续进行沉积、刻蚀等工艺的过程中，保护所述栅结构表面。
在其他实施例中，不形成第三保护膜。
在本实施例中，在形成所述第三保护膜232后，在所述第三保护膜232表面形成上层初始第一介质层222。
形成所述上层初始第一介质层222的方法包括：在所述第三保护膜232表面形成上层初始第一介质材料层(未图示)；平坦化所述上层初始第一介质材料层，以形成上层初始第一介质层222。
在本实施例中，形成上层初始第一介质材料层的工艺包括旋涂工艺或者沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。
在本实施例中，平坦化所述上层初始第一介质材料层的工艺包括化学机械研磨工艺。
在本实施例中，所述源漏掺杂层201顶面与所述初始第一介质层220顶面之间具有第一间距K1。
后续，在所述初始第一介质层220表面形成第一掩膜层，所述第一区I上和第二区II上的第一掩膜层内分别具有若干第一开口，所述第一开口位于源漏掺杂层201上，且在所述第一区I上的第一开口密度和在第二区II上的第一开口密度不同，具体形成所述第一掩膜层的过程请参考图4至图5。
请参考图4，在所述初始第一介质层220表面形成第一掩膜材料层250；在所述第一掩膜材料层250表面形成第一开口图形化层251，所述第一开口图形化层251暴露出第一区I、第二区II的至少部分源漏掺杂层201上的第一掩膜材料层250表面。
形成所述第一掩膜材料层250的工艺包括旋涂工艺或者沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。
在本实施例中，形成所述第一掩膜材料层250的工艺为化学气相沉积工艺。
在本实施例中，在形成所述第一掩膜材料层250之前，在所述初始第一介质层220表面形成第一停止层240。
由于形成了所述第一停止层240，因此，一方面有利于减少后续形成所述第一掩膜层以及第二开口的过程中，刻蚀工艺对初始第一介质层220的损伤，从而有利于提高传递至初始第一介质层220的第一开口和第二开口的图形精度，以提高半导体结构的性能以及可靠性；另一方面，在向初始第一介质层220传递第一掩膜层的图形的过程中，通过第一停止层240，能够形成硬掩膜层(即后续形成的第二掩膜层)，从而，有利于提高传递至初始第一介质层220的第一开口和第二开口的图形精度，以提高半导体结构的性能以及可靠性。
形成所述第一停止层240的工艺包括旋涂工艺或者沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。
在本实施例中，形成所述第一停止层240的工艺为化学气相沉积工艺。
所述第一停止层240的材料与所述第一掩膜层的材料不同，从而，能够在形成第一掩膜层的刻蚀过程中，实现停止层的作用。
所述第一停止层240为后续形成第二掩膜层提供材料，所述第一停止层240的材料与所述初始第一介质层220的材料不同，因此，后续以第二掩膜层为掩膜刻蚀初始第一介质层220时，刻蚀工艺采用的刻蚀剂能够对初始第一介质层220和第二掩膜层具有较高的刻蚀选择比，从而有利于提高第一开口和第二开口的图形传递至所述初始第一介质层220的图形精度。
在本实施例中，所述第一停止层240的材料包括氮化钛，相应的，所述第二掩膜层的材料包括氮化钛。
在本实施例中，所述第一停止层240的厚度K3范围为100埃至700埃。
所述第一停止层240的厚度K3过大，容易在形成第二掩膜层前，将第一掩膜层损耗完，从而不利于将第一掩膜层的图形传递至第二掩膜层，导致半导体结构的图形精度变差；所述第一停止层240的厚度K3过小，容易在后续将第二掩膜层的图形完整的传递至初始第一介质层220前，将第二掩膜层损耗完，从而不利于将第二掩膜层的图形传递至初始第一介质层220，导致半导体结构的图形精度变差。因此，选择合适的第一停止层240的厚度K3范围，即，第一停止层240的厚度K3范围为100埃至700埃时，即有利于将第一掩膜层的图形传递至第二掩膜层，同时有利于将第二掩膜层的图形传递至初始第一介质层220。
请参考图5，以所述第一开口图形化层251为掩膜，刻蚀所述第一掩膜材料层250，直至暴露出所述第一停止层240，以形成第一掩膜层252。
在本实施例中，所述第一区I上、第二区II和第三区III上的第一掩膜层252内分别具有若干第一开口261，所述第一开口261位于源漏掺杂层201上，且在所述第一区I上的第一开口261密度和在第二区II上的第一开口261密度不同。
需要说明的是，所述第一开口261密度是指，在垂直于衬底200表面的方向上，单位面积下的全部第一开口261在衬底200表面的投影面积，与所述单位面积之间的比例。
在本实施例中，所述第一掩膜层252的厚度K2小于所述第一间距K1。
后续，在所述第一掩膜层252表面形成第二开口图形化层，并以第二开口图形化层为掩膜，刻蚀第一掩膜层252，以形成第二开口。由于第一掩膜层252的厚度K2小于第一间距K1，因此，能够减小第一开口261的深度，从而，在形成第二开口的过程中，减小了第二开口图形化层的表面在第一区I、第二区II和第三区III的高度差，更有利于提高在第一区I、第二区II和第三区III的第二开口的图形精度。由于提高了在第一区I、第二区II和第三区III的第二开口的图形精度，因此，能够提高与栅结构210电互连的互连结构(即在本实施例中，后续形成的第二互连结构)的图形精度，从而，减小了与栅结构210电互连的互连结构，以及与源漏掺杂层201电互连的互连结构(即在本实施例中，后续形成的第一互连结构)之间的短路风险，并且，也减小了栅结构210，以及与栅结构210电互连的互连结构之间的断路风险，从而，提高了半导体结构的性能以及可靠性。
在本实施例中，所述第一掩膜层252的厚度K2范围为100埃至700埃。
所述第一掩膜层252的厚度K2过大，不利于减小第二开口图形化层的表面在第一区I、第二区II和第三区III的高度差，从而，不利于提高在第一区I、第二区II和第三区III的第二开口的图形精度。所述第一掩膜层252的厚度K2过小，容易在形成第二掩膜层前，将第一掩膜层252损耗完，从而不利于将第一掩膜层252的图形传递至第二掩膜层，导致半导体结构的图形精度变差。因此，选择合适的第一掩膜层252的厚度K2，即所述第一掩膜层252的厚度K2范围为100埃至700埃时，即利于减小第二开口图形化层的表面在第一区I、第二区II和第三区III的高度差，以提高在第一区I、第二区II和第三区III的第二开口的图形精度，同时，还有利于将第一掩膜层252的图形传递至第二掩膜层，以提高半导体结构的图形精度。
在本实施例中，刻蚀所述第一掩膜材料层250的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在其他实施例中，不形成第一停止层，因此，以所述第一开口图形化层为掩膜，刻蚀所述第一掩膜材料层，直至暴露出所述初始第一介质层，以形成第一掩膜层。
在本实施例中，所述第一掩膜层252的材料包括氧化硅。
在本实施例中，在形成所述第一掩膜层252后去除所述第一开口图形化层251。
后续，在所述第一区I、第二区II和第三区III的部分或全部栅结构210上的第一掩膜层252内，形成若干第二开口。至少1个在第三区III上的第一开口261与第二开口相连。
一方面，由于所述初始第一介质层220表面较平坦，并且，在所述初始第一介质层220上形成第一掩膜层252，因此，能够提高第一掩膜层252的图形精度，以及第二开口的图形精度，从而，减小了后续形成的互连结构之间、以及互连结构与器件之间的短路和断路风险，以提高半导体结构的性能以及可靠性。
另一方面，由于所述第一掩膜层252内具有若干第一开口261，并且，在形成所述第一掩膜层252后，在所述第一掩膜层252内形成若干第二开口，因此，第一掩膜层252能够作为转移第一开口261和第二开口图形的中转掩膜层，使得后续能够仅对初始第一介质层220进行一次刻蚀，将第一开口261和第二开口的图形一起转移至初始第一介质层220。
由于第一掩膜层252能够作为转移第一开口261和第二开口图形的中转掩膜层，因此，不仅减少了在第一区I上的第一开口261密度、在第二区II上的第一开口261密度以及在第三区III上的第一开口261密度不同，对转移至初始第一介质层220的第二开口图形精度的影响，从而提高了第一开口261和第二开口转移至初始第一介质层220的图形精度，以减小与栅结构210电互连的互连结构、以及与源漏掺杂层201电互连的互连结构之间的短路风险，和栅结构210以及与栅结构210电互连的互连结构之间的断路风险，使得提高了半导体结构的性能以及可靠性。并且，减少了形成暴露源漏掺杂层201表面的互连开口(通过第一开口261转移至初始第一介质层220的图形)时的刻蚀次数，从而，减少了多次刻蚀过程中，刻蚀工艺对源漏掺杂层表面的损伤，以提高半导体结构的性能。同时，对于第三区III而言，减少了在转移图形过程中，由于具有相连的第一开口261和第二开口，即，具有较大开口而引起的过刻蚀，从而，提高了半导体结构的性能。
具体形成第二开口的过程请参考图6至图7。
请参考图6，分别在第一区I、第二区II和第三区III的第一开口261的侧壁面形成第一侧墙253。
由于在后续形成第二开口图形化层前，在若干所述第一开口261的侧壁面形成第一侧墙253，因此，一方面，通过第一侧墙253能够更好的确保第一开口261和第二开口之间的第一掩膜层252不被刻蚀穿，从而，有利于减少与栅结构210电互连的互连结构，以及与源漏掺杂层201电互连的互连结构之间的短路风险，以提高半导体结构的性能以及可靠性。另一方面，在形成第二开口的过程中，能够通过所述第一侧墙253对第二开口的图形进行自对准，有利于提高第二开口的图形精度，从而，提高了半导体结构的性能以及可靠性。
在本实施例中，形成所述第一侧墙253的方法包括：在所述第一掩膜层252表面及所述第一停止层240表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述第一掩膜层252表面及所述第一停止层240表面。
在其他实施例中，由于不形成第一停止层，因此，形成所述第一侧墙的方法包括：在所述第一掩膜层表面及所述初始第一介质层表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述第一掩膜层表面及所述初始第一介质层表面。
在本实施例中，形成所述侧墙材料层的工艺包括沉积工艺，例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。
在本实施例中，回刻蚀所述侧墙材料层的工艺包括各向异性的刻蚀工艺。
在本实施例中，所述第一侧墙253的材料包括氮化硅。
在其他实施例中，不形成所述第一侧墙。
请参考图7，在形成所述第一侧墙253后，在所述第一掩膜层252、第一侧墙253和第一停止层240表面形成第二开口图形化层270，所述第二开口图形化层270暴露出部分或全部第一区I、第二区II和第三区III的栅结构210上的第一掩膜层252表面；以所述第二开口图形化层270为掩膜，刻蚀所述第一掩膜层252，直至暴露出第一停止层240，以形成若干第二开口262。
在其他实施例中，由于不形成第一停止层，因此，在形成第一侧墙后，在所述第一掩膜层、第一侧墙和初始第一介质层表面形成第二开口图形化层，所述第二开口图形化层暴露出部分或全部第一区、第二区和第三区的栅结构上的第一掩膜层表面；以所述第二开口图形化层为掩膜，刻蚀所述第一掩膜层，直至暴露出初始第一介质层，以形成若干第二开口。
在本实施例中，形成第二开口图形化层270的方法包括：在所述第一掩膜层252、第一侧墙253和第一停止层240表面形成第二开口图形化材料层(未图示)；在第二开口图形化材料层表面形成抗反射层(未图示)；在所述抗反射层表面形成第二开口光阻层(未图示)；以所述第二开口光阻层为掩膜，刻蚀所述第二开口图形化材料层，直至暴露出所述第一停止层240表面。
在本实施例中，在形成所述第二开口图形化层270后，去除所述第二开口光阻层。
在本实施例中，所述抗反射层包括：薄硅抗反射层(Si-ARC)、有机材料底部抗反射层(organic BARC)、介质抗反射层(DARC)或者有机底部抗反射层和介质抗反射层的组合。
在其他实施例中，不形成抗反射层。
在本实施例中，形成第二开口图形化材料层的工艺包括旋涂工艺或者沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。
在本实施例中，所述第二开口图形化层270的材料包括含碳有机材料。
在本实施例中，至少1个在第三区III上的第一开口261与第二开口262相连。
在本实施例中，刻蚀所述第一掩膜层252的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述第二开口262后，去除所述第二开口图形化层270。
去除所述第二开口图形化层270的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，去除所述第二开口图形化层270的工艺为湿法刻蚀工艺。
请参考图8，在形成所述第二开口262后，以所述第一掩膜层252为掩膜，刻蚀所述第一停止层240，直至暴露出所述初始第一介质层220表面，以形成第二掩膜层241。
在本实施例中，刻蚀所述第一停止层240的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述第二掩膜层241后，去除所述第一掩膜层252。
请参考图9，以所述第二掩膜241为掩膜，刻蚀所述初始第一介质层220，直至暴露出第一区I、第二区II和第三区III的栅结构210以及源漏掺杂层201表面，以形成第一介质层280。
所述第一区I上、第二区II上和第三区III上的第一介质层280内分别具有若干第一互连开口281以及若干第二互连开口282，所述第一互连开口281暴露出至少部分第一区I、第二区II和第三区III的源漏掺杂层201表面，所述第二互连开口282暴露出至少部分第一区I、第二区II和第三区III的栅结构210表面。
在第三区III上，由于至少1个第一开口261与第二开口262相连，因此，至少1个相连的第一互连开口281和第二互连开口282在所述第三区III的第一介质层内。
在其他实施例中，由于不形成第一停止层，因此，在形成所述第二开口后，以所述第一掩膜层为掩膜刻蚀所述初始第一介质层，直至暴露出第一区和第二区的栅结构以及源漏掺杂层表面，以形成第一介质层。
在本实施例中，刻蚀所述初始第一介质层220的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述第一介质层280后，去除所述第二掩膜层241，具体去除所述第二掩膜层241的过程请参考图10至图12。
请参考图10，在第一介质层280、栅结构210、源漏掺杂层201以及第二掩膜层241表面形成初始第一保护膜290；在形成所述初始第一保护膜290后，在所述第一互连开口281和第二互连开口282内形成阻挡层291，所述阻挡层291顶面低于或齐平于所述第二掩膜层241底面。
在本实施例中，所述初始第一保护膜290为后续形成第一保护膜提供材料。
所述初始第一保护膜290的材料与阻挡层291的材料不同。
在本实施例中，所述初始第一保护膜290的材料包括氮化硅或者氧化硅。
形成所述初始第一保护膜290的工艺包括沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
在本实施例中，形成所述初始第一保护膜290的工艺为原子层沉积工艺，从而能够形成更为致密且厚度较薄的初始第一保护膜290，从而，后续能够形成致密且厚度较薄的第一保护膜。一方面，致密的第一保护膜有利于在去除第二掩膜层241的过程中保护第一互连开口281以及第二互连开口282的侧壁面和底面，减少去除第二掩膜层241的刻蚀工艺对第一互连开口281以及第二互连开口282的侧壁面和底面的损伤；另一方面，在去除第二掩膜层241后，较薄的第一保护膜有利于被去除，减小了去除第一保护膜的刻蚀工艺的工艺难度。
在本实施例中，所述阻挡层291的材料包括含碳有机材料。
在本实施例中，形成所述阻挡层291的方法包括：在所述第一互连开口281内、第二互连开口282内以及第二掩膜层241表面形成初始阻挡层(未图示)；回刻蚀所述初始阻挡层，直至初始阻挡层的顶面低于或齐平于所述第二掩膜层241底面。
回刻蚀所述初始阻挡层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
请参考图11，在形成所述阻挡层291后，去除第二掩膜层241表面的初始第一保护膜290，以在所述第一互连开口281以及第二互连开口282的侧壁面和底面形成第一保护膜292。
由于在去除第二掩膜层241之前，在所述第一互连开口281以及第二互连开口282的侧壁面和底面形成第一保护膜292，因此，通过第一保护膜292，能够减小去除第二掩膜层241的刻蚀工艺对源漏掺杂层201表面以及栅结构210表面的损伤，从而，提高了半导体结构的性能。
在本实施例中，去除第二掩膜层241表面的初始第一保护膜290的方法包括：以所述阻挡层291为掩膜，刻蚀初始第一保护膜290，直至所述初始第一保护膜290的顶面低于或齐平于第二掩膜层241的底面。
刻蚀初始第一保护膜290的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
请参考图12，在形成所述第一保护膜292后，采用第一刻蚀工艺去除所述第二掩膜层241。
在本实施例中，在去除所述第二掩膜层241的同时，采用所述第一刻蚀工艺去除所述阻挡层291。
在其他实施例中，在去除所述第二掩膜层后，去除阻挡层。
在本实施例中，所述第一刻蚀工艺为湿法刻蚀工艺，且所述第一刻蚀工艺所采用的刻蚀溶液包括硫酸。
请参考图13，在去除所述第二掩膜层241后，回刻蚀所述第一保护膜292，直至暴露出所述源漏掺杂层201以及栅结构210顶面。
在本实施例中，回刻蚀所述第一保护膜292的工艺包括：各向异性的干法刻蚀工艺，或者各向异性的湿法刻蚀工艺。
请参考图14，在回刻蚀所述第一保护膜292后，在所述第一区I、第二区II和第三区III的第一互连开口281内形成第一互连结构310，在所述第一区I、第二区II和第三区III的第二互连开口282内形成第二互连结构320。
在本实施例中，在第三区III上，由于至少1个第一互连开口281和第二互连开口282相连，因此，在相连的第一互连开口281和第二互连开口282内形成的第一互连结构310和第二互连结构320相连。
在本实施例中，形成第一互连结构310和第二互连结构320的方法包括：在所述第一互连开口281内、第二互连开口282内以及第一介质层280顶面形成互连结构材料层(未图示)；平坦化所述互连结构材料层，直至暴露出所述第一介质层280顶面。
在本实施例中，平坦化所述互连结构材料层的工艺包括化学机械研磨工艺。
在本实施例中，所述第一互连结构310的材料包括导电材料，所述导电材料包括金属材料，例如是铜、钨或铝等。
在本实施例中，所述第二互连结构320的材料包括导电材料，所述导电材料包括金属材料，例如是铜、钨或铝等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区和第二区；
在所述第一区和第二区的衬底内分别形成若干源漏掺杂层、位于第一区和第二区的相邻源漏掺杂层之间的若干栅结构、以及位于衬底和栅结构表面的初始第一介质层；
在所述初始第一介质层表面形成第一掩膜层，所述第一区上和第二区上的第一掩膜层内分别具有若干第一开口，所述第一开口位于源漏掺杂层上，且在所述第一区上的第一开口密度和在第二区上的第一开口密度不同；
在第一区和第二区的第一掩膜层内形成若干第二开口，所述第二开口位于栅结构上。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二开口的方法包括：在形成第一掩膜层后，在所述第一掩膜层表面形成第二开口图形化层，所述第二开口图形化层暴露出部分或全部第一区和第二区的栅结构上的第一掩膜层表面；以所述第二开口图形化层为掩膜，刻蚀所述第一掩膜层，直至暴露出初始第一介质层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层顶面与所述初始第一介质层顶面之间具有第一间距，且所述第一掩膜层的厚度小于所述第一间距。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的厚度范围为100埃至700埃。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第二开口的方法还包括：在形成所述第二开口图形化层前，分别在第一区和第二区的第一开口的侧壁面形成第一侧墙。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的方法包括：在所述第一掩膜层表面及所述初始第一介质层表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述第一掩膜层表面及所述初始第一介质层表面。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层的方法还包括：在形成所述第二开口前，在所述初始第一介质层表面形成第一掩膜材料层；在所述第一掩膜材料层表面形成第一开口图形化层，所述第一开口图形化层暴露出第一区和第二区的至少部分源漏掺杂层上的第一掩膜材料层表面；以所述第一开口图形化层为掩膜，刻蚀所述第一掩膜材料层，直至暴露出所述初始第一介质层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第二开口后，以所述第一掩膜层为掩膜刻蚀所述初始第一介质层，直至暴露出第一区和第二区的栅结构以及源漏掺杂层表面，以形成第一介质层，并且，所述第一区上和第二区上的第一介质层内分别具有若干第一互连开口以及若干第二互连开口，所述第一互连开口暴露出至少部分第一区和第二区的源漏掺杂层表面，所述第二互连开口暴露出至少部分第一区和第二区的栅结构表面。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一掩膜层之前，在所述初始第一介质层表面形成第一停止层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第二开口后，以所述第一掩膜层为掩膜，刻蚀所述第一停止层，直至暴露出所述初始第一介质层表面，以形成第二掩膜层；以所述第二掩膜层为掩膜，刻蚀所述初始第一介质层，直至暴露出第一区和第二区的栅结构以及源漏掺杂层表面，以形成第一介质层，并且，所述第一区上和第二区上的第一介质层内分别具有若干第一互连开口以及若干第二互连开口，所述第一互连开口暴露出至少部分第一区和第二区的源漏掺杂层表面，所述第二互连开口暴露出至少部分第一区和第二区的栅结构表面。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质层后，去除所述第二掩膜层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述去除第二掩膜层的方法包括：在所述第一互连开口以及第二互连开口的侧壁面和底面形成第一保护膜；在形成所述第一保护膜后，采用第一刻蚀工艺去除所述第二掩膜层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第一保护膜的方法包括：在第一介质层、栅结构、源漏掺杂层以及第二掩膜层表面形成初始第一保护膜；在形成所述初始第一保护膜后，在所述第一互连开口和第二互连开口内形成阻挡层，所述阻挡层顶面低于或齐平于所述第二掩膜层底面；在形成所述阻挡层后，去除第二掩膜层表面的初始第一保护膜。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在去除所述第二掩膜层的同时，采用所述第一刻蚀工艺去除所述阻挡层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料包括氮化钛，所述阻挡层的材料包括含碳有机材料，所述第一刻蚀工艺为湿法刻蚀工艺，且所述第一刻蚀工艺所采用的刻蚀溶液包括硫酸。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在去除所述第二掩膜层后，回刻蚀所述第一保护膜，直至暴露出所述源漏掺杂层以及栅结构顶面。
17.如权利要求8或10所述的半导体结构的形成方法，其特征在于，还包括：在所述第一互连开口内形成第一互连结构；在所述第一区和第二区的第二互连开口内形成第二互连结构。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述衬底还包括第三区，若干所述源漏掺杂层还位于所述第三区的衬底内，所述栅结构还位于第三区的相邻的源漏掺杂层之间，所述第一介质层还位于所述第三区的衬底和栅结构表面，并且，至少1个相连的第一互连开口和第二互连开口在所述第三区的第一介质层内。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括基底以及若干位于所述第一区和第二区的基底上且相互间分立的鳍部，所述栅结构横跨所述鳍部。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第一介质层包括位于所述栅结构之间的下层初始第一介质层，以及位于所述栅结构及所述下层初始第一介质层表面的上层初始第一介质层。
CN202010550601.5A 2020-06-16 2020-06-16 半导体结构的形成方法 Pending CN113808998A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010550601.5A CN113808998A (zh) 2020-06-16 2020-06-16 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010550601.5A CN113808998A (zh) 2020-06-16 2020-06-16 半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN113808998A true CN113808998A (zh) 2021-12-17

Family

ID=78943319

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010550601.5A Pending CN113808998A (zh) 2020-06-16 2020-06-16 半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN113808998A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005412A (zh) * 2009-09-03 2011-04-06 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法和接触插塞的形成方法
CN102420175A (zh) * 2011-06-15 2012-04-18 上海华力微电子有限公司 设置顶部刻蚀阻挡层以增加接触孔刻蚀制程窗口的方法
CN103474391A (zh) * 2012-06-07 2013-12-25 中芯国际集成电路制造(上海)有限公司 形成高介电层金属栅器件接触孔的方法
US20160027664A1 (en) * 2014-07-24 2016-01-28 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005412A (zh) * 2009-09-03 2011-04-06 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法和接触插塞的形成方法
CN102420175A (zh) * 2011-06-15 2012-04-18 上海华力微电子有限公司 设置顶部刻蚀阻挡层以增加接触孔刻蚀制程窗口的方法
CN103474391A (zh) * 2012-06-07 2013-12-25 中芯国际集成电路制造(上海)有限公司 形成高介电层金属栅器件接触孔的方法
US20160027664A1 (en) * 2014-07-24 2016-01-28 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme

Similar Documents

Publication Publication Date Title
CN112151608B (zh) 半导体结构及其形成方法
CN110957320A (zh) 半导体结构、存储器结构及其制备方法
CN111524855A (zh) 半导体结构及其形成方法
CN109427651B (zh) 半导体结构及其形成方法
CN111199880B (zh) 一种半导体器件的制造方法和半导体器件
US11769672B2 (en) Semiconductor structure and forming method thereof
US20240021728A1 (en) Semiconductor structure and fabrication method thereof
CN111668093A (zh) 半导体器件及其形成方法
CN113823591B (zh) 半导体结构及其形成方法
CN113496894B (zh) 半导体结构的形成方法
CN112908836B (zh) 半导体结构及其形成方法
CN113808998A (zh) 半导体结构的形成方法
CN114373713A (zh) 半导体结构及其形成方法
CN112018034B (zh) 半导体结构及其形成方法
KR100734083B1 (ko) 반도체 소자의 콘택홀 형성방법
CN113690137B (zh) 半导体结构的形成方法
CN114496981A (zh) 半导体结构及半导体结构的形成方法
CN113948463B (zh) 半导体结构及其形成方法
CN112086346B (zh) 半导体器件及其形成方法
CN114188319A (zh) 半导体结构及其形成方法
CN116544177A (zh) 半导体结构及其形成方法
CN114171517A (zh) 半导体结构及其形成方法
CN114171451A (zh) 半导体结构及其形成方法
CN114823291A (zh) 半导体结构的形成方法
CN113496991A (zh) 半导体结构及半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination