KR102311186B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

Info

Publication number
KR102311186B1
KR102311186B1 KR1020150162658A KR20150162658A KR102311186B1 KR 102311186 B1 KR102311186 B1 KR 102311186B1 KR 1020150162658 A KR1020150162658 A KR 1020150162658A KR 20150162658 A KR20150162658 A KR 20150162658A KR 102311186 B1 KR102311186 B1 KR 102311186B1
Authority
KR
South Korea
Prior art keywords
region
layer
sacrificial
pattern
width
Prior art date
Application number
KR1020150162658A
Other languages
English (en)
Other versions
KR20170058714A (ko
Inventor
함부현
강현재
박성식
배용국
윤광섭
윤범준
이현창
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150162658A priority Critical patent/KR102311186B1/ko
Priority to US15/355,360 priority patent/US10553429B2/en
Publication of KR20170058714A publication Critical patent/KR20170058714A/ko
Application granted granted Critical
Publication of KR102311186B1 publication Critical patent/KR102311186B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자의 패턴 형성 방법을 제시한다. 반도체 소자의 패턴 형성 방법은 제1 영역과 제2 영역을 포함하는 기판 상에, 마스크층과 희생층을 차례로 형성하고, 제1 영역에 형성된 희생층을 식각하여, 각각 제1 폭을 가지고, 제1 간격으로 서로 이격된 복수 개의 제1 희생 패턴부를 형성하고, 제2 영역에 형성된 희생층을 식각하여, 각각 제1 간격 크기와 동일한 제2 폭을 가지고, 제1 폭 크기와 동일한 제2 간격으로 서로 이격된 복수 개의 제2 희생 패턴부를 형성하고, 복수 개의 제1 및 제2 희생 패턴부를 제1 두께를 가지고 컨포말하게 덮되, 제2 복수 개의 희생 패턴 사이에서 머지(merge)되는 스페이서막을 형성하고, 복수 개의 제1 및 제2 희생 패턴부의 상면을 덮는 스페이서막을 제거하여, 복수 개의 제1 및 제2 희생 패턴의 상면을 노출시키고, 복수 개의 제1 및 제2 희생 패턴부가 제거된 영역에 배치된 마스크층을 식각하여 마스크 패턴을 형성하는 것을 포함한다.

Description

반도체 소자의 패턴 형성 방법{METHOD OF FORMING PATTERNS OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
한편, 기술 발전에 따라, 고집적 반도체 소자의 패턴은 상술한 내용과 더불어 다양한 폭을 가질 것이 요구된다. 따라서, 보다 안정적이고, 용이한 공정을 통하여 다양한 폭을 가지는 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법이 필요하다.
고집적 반도체 소자에서, 다양한 폭를 가지는 패턴들을 이용하여, 서로 다른 폭을 가지는 핀(fin)을 형성하고나, 서로 다른 폭을 가지는 트렌치를 형성하여, 상기 트렌치 내에 서로 다른 폭을 가지는 게이트를 형성할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 소자의 패턴의 폭이 다양한 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명에 해결하고자 하는 또 다른 기술적 과제는, 반도체 소자의 패턴의 폭이 서로 다른 영역에서 다양한 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명에 해결하고자 하는 또 다른 기술적 과제는, 반도체 소자의 패턴이 형성되는 영역 내의 반도체 소자의 패턴이 균일한 폭을 가지는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법 제1 영역과 제2 영역을 포함하는 기판 상에, 마스크층과 희생층을 차례로 형성하고, 상기 제1 영역에 형성된 희생층을 식각하여, 각각 제1 폭을 가지고, 제1 간격으로 서로 이격된 복수 개의 제1 희생 패턴부를 형성하고, 상기 제2 영역에 형성된 희생층을 식각하여, 각각 상기 제1 간격 크기와 동일한 제2 폭을 가지고, 상기 제1 폭 크기와 동일한 제2 간격으로 서로 이격된 복수 개의 제2 희생 패턴부를 형성하고, 상기 복수 개의 제1 및 제2 희생 패턴부를 제1 두께를 가지고 컨포말하게 덮되, 상기 제2 복수 개의 희생 패턴 사이에서 머지(merge)되는 스페이서막을 형성하고, 상기 복수 개의 제1 및 제2 희생 패턴부의 상면을 덮는 상기 스페이서막을 제거하여, 상기 복수 개의 제1 및 제2 희생 패턴의 상면을 노출시키고, 상기 복수 개의 제1 및 제2 희생 패턴부가 제거된 영역에 배치된 상기 마스크층을 식각하여 마스크 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제1 간격은 상기 제2 간격보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제1 두께의 두배 초과이고, 상기 제2 간격은 상기 제1 두께의 두배 이하일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 희생층 상에 포토 레지스트층을 형성하고, 상기 제1 영역에 형성된 포토 레지스트층을 제1 포토 마스크를 이용한 제1 노광 및 현상을 수행하여 복수 개의 제1 포토 레지스트 패턴부를 형성하고, 상기 제2 영역에 형성된 포토 레지스트층을 제2 포토 마스크를 이용한 제2 노광 및 현상을 수행하여 복수 개의 제2 포토 레지스트 패턴부를 형성하는 것을 더 포함하고, 상기 제1 및 제2 포토 마스크는 서로 상반전된 마스크일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서막을 형성한 후, 상기 제2 복수 개의 희생 패턴 사이에 미배치된 스페이서막을 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 제1 및 제2 희생 패턴의 상면을 노출시키는 것은, 상기 제1 영역에 제1 스페이서를 형성하는 것과 상기 제2 영역에 제2 스페이서를 형성하는 것을 포함하고, 상기 제2 스페이서의 폭은 상기 제1 스페이서 폭의 두배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 패턴을 형성하는 것은, 상기 제1 및 제2 스페이서를 마스크로 상기 마스크층을 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 패턴을 덮는 층간 절연막을 형성하는 것을 더 포함하고, 상기 마스크 패턴을 제거하여 트렌치를 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 트렌치 내에 게이트 절연막과 게이트 금속을 포함하는 게이트를 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 영역은 셀(cell) 영역이고, 상기 제2 영역은 스크라이브 레인(scribe lane) 영역일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 패턴이 형성된 후, 상기 제2 영역에서 상기 마스크 패턴으로 오버레이 키(overlay key)를 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 패턴으로 상기 기판을 식각하여 핀(fin)을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법은 제1 영역과 제2 영역을 포함하는 기판 상에, 마스크층, 희생층 및 포토 레지스트층을 차례로 형성하고, 상기 제1 영역에 형성된 포토 레지스트층을 제1 포토 마스크를 이용한 제1 노광 및 현상을 수행하여 복수 개의 제1 포토 레지스트 패턴부를 형성하고, 상기 제2 영역에 형성된 포토 레지스트층을 상기 제1 포토 마스크와 상 반전 마스크인 제2 포토 마스크를 이용한 제2 노광 및 현상을 수행하여 복수 개의 제2 포토 레지스트 패턴부을 형성하고, 상기 복수 개의 제1 및 제2 포토 레지스트 패턴부로 상기 희생층을 식각하여, 상기 제1 및 제2 영역 각각에 복수 개의 제1 및 제2 희생 패턴부을 형성하고, 상기 복수 개의 제1 및 제2 희생 패턴부를 제1 두께를 가지고 컨포말하게 덮되, 상기 제2 복수 개의 희생 패턴 사이에서 머지(merge)되는 스페이서막을 형성하고, 상기 복수 개의 제1 및 제2 희생 패턴부의 상면을 덮는 상기 스페이서막을 제거하여, 상기 복수 개의 제1 및 제2 희생 패턴부의 상면을 노출시키고, 상기 복수 개의 제1 및 제2 희생 패턴부가 제거된 영역에 배치된 상기 마스크층을 식각하여 마스크 패턴을 형성하는 것을 포함하고, 상기 복수 개의 제1 포토 레지스트 패턴부 각각은 제1 폭을 가지고, 제1 간격으로 이격되고, 상기 복수 개의 제2 포토 레지스트 패턴부 각각은 제2 폭을 가지고, 제2 간격으로 이격되되, 상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제1 간격은 상기 제2 간격보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제1 두께의 두배 초과이고, 상기 제2 간격은 상기 제1 두께의 두배 이하일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서막을 형성한 후, 상기 제2 복수 개의 희생 패턴 사이에 미배치된 스페이서막을 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 제1 및 제2 희생 패턴의 상면을 노출시키는 것은, 상기 제1 영역에 제1 스페이서를 형성하는 것과 상기 제2 영역에 제2 스페이서를 형성하는 것을 포함하고, 상기 제2 스페이서의 폭은 상기 제1 스페이서 폭의 두 배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 패턴을 형성하는 것은, 상기 제1 및 제2 스페이서를 마스크로 상기 마스크층을 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 패턴으로 상기 기판을 식각하여 핀(fin)을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 패턴을 덮는 층간 절연막을 형성하고, 상기 마스크 패턴을 제거하여 트렌치를 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 트렌치 내에 게이트 절연막과 게이트 금속을 포함하는 게이트를 형성하는 것을 더 포함할 수 있다
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 15은 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 16 내지 18은 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 19은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법이 포함하는 기판의 레이아웃을 나타낸 도면이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법이 적용된 오버레이 패턴의 레이아웃을 나타낸 도면이다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용한 반도체 장치를 도시한 블록도이다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예들에서는, 기판이 원형의 웨이퍼(wafer)인 것으로 예를 들어 설명한다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않고, 사각형을 포함하는 다양한 향상의 웨이퍼에 적용 가능하다.
이하에서, 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법에 대하여 설명한다.
도 1 내지 도 15은 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(110) 상에 마스크층(120)과 희생층(130)을 차례대로 형성한다.
기판(110)은 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)과 제2 영역(A2)은 서로 연결되는 영역일 수 있고, 서로 분리된 영역일 수 있다. 본 발명에 있어서, 제1 영역(A1)과 제2 영역(A2)은 각각 서로 다른 폭을 가지는 패턴이 형성되는 영역으로 구분될 수 있으나, 본 발명의 기슬적 사상이 이에 제한되는 것은 아니다.
기판(110)은 반도체 재료를 포함할 수 있다. 기판(110)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP 중 적어도 하나를 포함할 수 있다. 본 발명에 있어서, 기판(110)은 반도체 재료를 포함하는 것으로 설명될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 본 발명에 있어서, 식각을 통해 패턴을 형성할 수 있는 물질이라면, 제한없이 기판(110)의 재료가 될 수 있다.
기판(110) 상에는 피식각층(미도시)이 더 형성될 수 있으나, 식각 대상물이 기판(110)인 경우에는 상기 피식각층은 형성되지 않을 수 있다. 즉, 기판(110)이 타겟(target)층일 수 있다.
본 실시예에 있어서, 기판(110)이 피식각층 즉, 타겟층인 것으로 간주하여 설명한다. 그러나, 이는 발명의 설명을 위한 예시적인 것이며, 본 발명의 기술적 사상인 패턴 형성 방법이 이에 제한되는 것은 아니다.
마스크층(120)은 기판(110) 상에 형성된다. 마스크층(120)은 기판(110)과 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 마스크층(120)은 기판(110)을 식각할 때, 거의 식각되지 않는 물질로 형성될 수 있다. 그러므로, 마스크층(120)은 후술할 공정에서 패터닝되어, 기판(110)을 식각하기 위한 식각 마스크로 형성될 수 있다.
한편, 마스크층(120)은 하드 마스크층 일 수 있으며, 질화막(Si3N4) 및 산화막(SiO2) 중 어느 하나일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 도면에서는 마스크층(120)이 하나의 층인 것으로 도시되어 있지만, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 마스크층(120)은 2개 이상의 층이 적층되어 형성될 수 있다.
마스크층(120)은 PE-CVD 공정을 통해 증착하여 형성될 수 있다. 마스크층(120)은 스핀-온 글래스(Spin-On Glass: SOG) 등의 실리콘 기반의 스핀-온 하드 마스크(Silicon based Spin-On Hard mask: Si-SOH)를 사용하여 형성될 수 있다. 마스크층(120) 상에 반사 방지층(미도시)이 더 형성될 수 있다. 상기 반사 방지층은 실리콘 산질화물(SiON)을 사용하여 CVD 공정 등을 통해 형성될 수 있다.
마스크층(120) 상에 희생층(130)이 형성될 수 있다. 마스크층(120)과 희생층(130)은 서로 다른 식각 선택비를 가질 수 있다. 즉, 희생층(130)이 식각을 통해 패터닝 될 때, 마스크층(120)은 거의 식각되지 않는 물질로 형성될 수 있다. 그러므로, 마스크층(120)은 후술할 공정에서 패터닝되어, 기판(110)을 식각하기 위한 식각 마스크로 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 마스크층(120)과 희생층(130)은 유사한 식각 선택비를 가질 수 있으며, 함께 식각될 수 있다.
희생층(130)은 아몰퍼스 카본막(Amorphous-Carbon) 및 금속막 중 어느 하나일 수 있고, 폴리 실리콘을 포함하는 실리콘 계열일 수 있으나, 이에 제한되지 않는다. 희생층(130)이 아몰퍼스 카본막인 경우, 희생층(130)은 예컨대, 스핀 코팅(spin coating) 공정 및 베이크(bake) 공정을 이용하여 형성될 수 있다. 구체적으로, 스핀 코팅(spin coating) 공정을 이용하여 유기 화합물층을 희생층(130) 상에 형성하고, 유기 화합물층을 베이크 공정을 이용하여 경화시킴으로써 희생층(130)을 형성할 수 있다.
도 2를 참조하면, 희생층(130) 상에 포토 레지스트층(140)을 형성한다.
포토 레지스트층(140)은 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다. 포토 레지스트층(140)의 두께는 포토 레지스트층(160) 하부에 형성하고자 하는 패턴의 사이즈를 고려하여 결정될 수 있다.
포토 레지스트층(140)이 스핀 코팅 공정으로 형성되는 경우에, 저속 회전 상태에서 포토 레지스트를 희생층(130) 상에 뿌린 후, 회전 속도를 특정 회전수까지 가속한 후 고속으로 회전시킴을 통해, 포토 레지스트층(140)을 원하는 두께로 조절할 수 있다. 원하는 두께의 포토 레지스트층(140)이 형성된 후, 저속 회전으로 잔여물을 제거할 수 있다.
한편, 포토 레지스트층(140)을 형성하기 전에, 포토 레지스트층(140)이 형성되는 희생층(130)의 표면을 포토 레지스트층(140)과의 접착력을 향상시키기 위하여 화학 처리를 수행할 수 있다. 상기 화학 처리는 예를 들어, HMDS(hexamethyldisilazane) 처리일 수 있다. 희생층(130)의 표면이 친수성인 경우에, 상기 화학 처리를 통하여 상기 표면을 소수성으로 바꾸어, 포토 레지스트층(140)의 접착력을 향상시킬 수 있다. 이어서, 포토 레지스트층(140)에 열을 가하여, 포토 레지스트층(140)이 포함하는 유기 용매를 제거하는 공정을 수행할 수 있다.
이어서, 도 3를 참조하면, 제1 영역에 제1 노광을 수행한다.
구체적으로, 포토 레지스트층(140) 상에 패턴 형성을 위한 제1 노광 마스크(ML1)를 배치한 후, 포토 레지스트층(140)으로 광(L)을 조사한다. 도시된 바와 같이, 일부 영역에서만 광(L)이 제1 포토 마스크(ML1)를 통과하여, 포토 레지스트층(140)으로 입사될 수 있다.
한편, 상기 제1 노광 공정은 미세 패턴의 형성을 위하여 EUV(extreme ultraviolet) 노광 공정일 수 있으며, 광원으로 아이-라인(I-line), 불화 크립톤(KrF) 또는 불화 아르곤(ArF)을 사용하여 광(L)을 조사할 수 있으나, 이에 제한되는 것은 아니다. 따라서, 상기 제1 노광 공정은 형성하고자 하는 패턴의 폭을 고려하여 다양한 종류의 광원을 통해 광을 조사할 수 있다.
한편, 본 실시예에 있어서, 제1 포토 마스크(ML1)를 이용한 노광 공정을 설명하였지만, 이는 발명의 설명을 위한 예시적인 것으로, 이에 제한되는 것은 아니다. 따라서, 본 실시예에 따른 노광 공정은 포토 마스크를 사용하지 않는 마스크리스(maskless) 노광 공정일 수 있다.
한편, 본 실시예에 있어서, 제2 영역(A2)에 배치된 포토 레지스트층(140)의 상면이 노출된 것으로 도시되었지만, 이에 제한되는 것은 아니며, 제1 노광 공정 동안, 제2 영역(A2) 상에 광(L) 차단막이 배치될 수 있다.
이어서, 도 4를 참조하면, 제1 영역에 제1 현상을 수행하여, 제1 포토 레지스트 패턴부를 형성한다.
제1 포토 레지스트 패턴부(141)는 희생층(130) 상에 복수 개로 형성될 수 있다. 제1 포토 레지스트 패턴부(141)는 제1 폭(W1)을 가지고 돌출된 형태로 형성될 수 있다. 제1 포토 레지스트 패턴부(141)는 이웃하는 제1 포토 레지스트 패턴부(141)와 제1 간격(d1)을 가지고 형성될 수 있다. 즉, 제1 포토 레지스트 패턴부(141)들 사이에는 오목한 영역이 형성될 수 있다. 또한, 복수 개의 제1 포토 레지스트 패턴부(141)는 제1 피치(P1)을 가지고 형성될 수 있다.
제1 포토 레지스트 패턴부(141)는 상술한 도 3의 공정에서, 광(L)이 조사된 영역일 수 있다. 즉, 포토 레지스트층(140)이 포지티브(positive) 포토 레지스트인 경우에는, 광(L)이 조사된 영역이 화학반응을 일으켜 상기 제1 현상의 현상액에 의해 제거된다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 포토 레지스트층(140)이 네거티브(negative) 포토 레지스트인 경우에는, 광(L)이 조사되지 않은 영역이 상기 제1 현상의 현상액에 의해 제거된다.
한편, 본 실시예에 있어서, 포토 레지스트층(140)이 포지티브(positive) 포토 레지스트인 경우로 가정하여 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 본 발명의 포함하는 포토 레지스트층(140)은 몇몇 실시예에서, 네거티브(negative) 포토 레지스트일 수 있다.
한편, 포토 레지스트층(140)이 포지티브 포토 레지스트인 경우, 상기 현상액은 수용성 알칼리 용액을 포함할 수 있으며, 예를 들어, TMAH(tetramethyl-ammonium-hydroxide) 수용액일 수 있으나, 이에 제한되는 것은 아니다. 상기 현상액을 이용한 제1 현상 공정의 수행 시간은 포토 레지스트층(140)의 두께를 고려하여 결정될 수 있다.
이어서, 도 5a를 참조하면, 제2 영역에 제2 노광을 수행한다.
구체적으로, 포토 레지스트층(140) 상에 패턴 형성을 위한 제2 노광 마스크(ML2)를 배치한 후, 포토 레지스트층(140)으로 광(L)을 조사한다. 도시된 바와 같이, 일부 영역에서만 광(L)이 제2 포토 마스크(ML2)를 통과하여, 포토 레지스트층(140)으로 입사될 수 있다.
한편, 제2 영역(A2)을 노광하기 위한 제2 포토 마스크(ML2)는 제1 영역(A1)의 노광 시에 사용한 제1 포토 마스크(ML2)와 비교하여, 상반전된 마스크일 수 있다. 즉, 제2 포토 마스크(ML2)의 광(L) 투과 영역은 제1 포토 마스크(ML2)의 광(L) 차단 영역일 수 있으며, 제2 포토 마스크(ML2)의 광(L) 투과 영역과 제1 포토 마스크(ML2)의 광(L) 차단 영역은 동일한 면적일 수 있다. 또한, 제2 포토 마스크(ML2)의 광(L) 차단 영역은 제1 포토 마스크(ML2)의 광(L) 투과 영역일 수 있고, 제2 포토 마스크(ML2)의 광(L) 차단 영역은 제1 포토 마스크(ML2)의 광(L) 투과 영역은 동일한 면적일 수 있다.
따라서, 도 3과 도 5a를 비교하면, 도시된 바와 같이 제2 영역(A2)에서 광(L)이 조사되는 영역이 제1 영역(A1)에서 광(L)이 조사되는 영역과 비교하여 상대적으로 넓음을 확인할 수 있다.
한편, 상술한 바와 같이, 본 발명의 노광 공정을 마스크리스(maskless) 노광공정일 수 있으며, 이 경우의 상반전된 마스크란, 제1 영역(A1)의 광조사 영역이 제2 영역(A2)의 광차단 영역에 대응되고, 제1 영역(A1)의 광차단 영역이 제2 영역(A2)의 광조사 영역에 대응되는 것으로 이해될 수 있을 것이다.
본 실시예에 있어서, 서로 상반전된 제1 및 제2 포토 마스크(ML2)를 제1 및 제2 영역(A1, A2) 각각에 사용하므로, 각 영역에 형성된 패턴들은 서로 반전된 형태로 형성될 수 있다. 보다 상세한 내용은 이어서 설명한다.
한편, 상기 제2 노광 공정은 미세 패턴의 형성을 위하여 EUV(extreme ultraviolet) 노광 공정일 수 있으며, 광원으로 아이-라인(I-line), 불화 크립톤(KrF) 또는 불화 아르곤(ArF)을 사용하여 광(L)을 조사할 수 있으나, 이에 제한되는 것은 아니다. 따라서, 상기 제2 노광 공정은 형성하고자 하는 패턴의 폭을 고려하여 다양한 종류의 광원을 통해 광을 조사할 수 있다.
한편, 본 실시예에 있어서, 제2 포토 마스크(ML2)를 이용한 노광 공정을 설명하였지만, 이는 발명의 설명을 위한 예시적인 것으로, 이에 제한되는 것은 아니다. 따라서, 본 실시예에 따른 노광 공정은 포토 마스크를 사용하지 않는 마스크리스(maskless) 노광 공정일 수 있다.
한편, 본 실시예에 있어서, 제1 영역(A1)에 배치된 포토 레지스트 패턴(141)이 노출된 것으로 도시되었지만, 이에 제한되는 것은 아니며, 제2 노광 공정 동안, 제1 영역(A1) 상에 광(L) 차단막이 배치될 수 있다.
도 5b는 도 5a와 달리, 도 3과 동일한 포토 마스크인 제1 포토 마스크(ML1)를 이용하여 노광 공정을 수행할 수 있다. 다만, 이 경우, 제1 영역(A1)과 제2 영역(A2)는 서로 다른 종류의 포토 레지스트가 형성된 영역일 수 있다. 즉, 제1 영역(A1)에 형성된 포토 레지스트가 포지티브(positive) 포토 레지스트인 경우에는, 제2 영역(A2)에 형성된 포토 레지스트는 네거티브(negative) 레지스트일 수 있다. 이와 달리, 제1 영역(A1)에 형성된 포토 레지스트가 네거티브(negative)포지티브(positive) 포토 레지스트인 경우에는, 제2 영역(A2)에 형성된 포토 레지스트는 포지티브(positive) 레지스트일 수 있다.
즉, 도 5b의 경우에는, 제1 영역(A1)과 제2 영역(A2) 각각에 형성된 포토 레지스트의 종류를 달리하여, 제1 영역(A1)과 제2 영역(A2) 각각에 형성되는 패턴이 서로 반전된 형태로 형성되게 할 수 있다. 따라서, 도 5b의 경우에도, 도 5a와 마찬가지로, 도 6에 도시된 패턴을 제2 영역(A2)에 형성할 수 있다.
이이서, 설명의 편의를 위하여, 도 5a를 기준으로 설명한다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6을 참조하면, 제2 영역에 제2 현상을 수행하여, 제2 포토 레지스트 패턴부를 형성한다.
제2 포토 레지스트 패턴부(142)는 희생층(130) 상에 복수 개로 형성될 수 있다. 제2 포토 레지스트 패턴부(142)는 제2 폭(W2)을 가지고 돌출된 형태로 형성될 수 있다. 제2 포토 레지스트 패턴부(142)는 이웃하는 제2 포토 레지스트 패턴부(142)와 제2 간격(d2)을 가지고 형성될 수 있다. 즉, 제2 포토 레지스트 패턴부(142)들 사이에는 오목한 영역이 형성될 수 있다. 또한, 복수 개의 제2 포토 레지스트 패턴부(142)는 제2 피치(P2)을 가지고 형성될 수 있다.
제2 포토 레지스트 패턴부(142)는 상술한 도 5a의 공정에서, 광(L)이 조사된 영역일 수 있다. 즉, 포토 레지스트층(140)이 포지티브(positive) 포토 레지스트인 경우에는, 광(L)이 조사된 영역이 화학반응을 일으켜 상기 제2 현상의 현상액에 의해 제거된다.
한편, 본 실시예에 있어서, 제2 영역(A2)에 형성되는 복수 개의 제2 포토 레지스트 패턴부(142)은 제1 포토 마스크(ML1)와 상반전 마스크인 제2 포토 마스크(ML2)를 이용하여 형성되므로, 제1 영역(A1)에 형성된 복수 개의 제1 포토 레지스트 패턴부(141)과 비교하여, 반전된 형태를 가질 수 있다.
구체적으로, 제2 포토 레지스트 패턴부(142)의 제2 폭(W2)의 크기는 제1 포토 레지스트 패턴부(141)의 제1 간격(d1)의 크기와 동일할 수 있고, 제2 포토 레지스트 패턴부(142)의 제2 간격(d2)의 크기는 제1 포토 레지스트 패턴부(141)의 제1 폭(W1)과 동일할 수 있다.
따라서, 제2 영역(A2)에 형성된 제2 포토 레지스트 패턴부(142)는 폭이 크고, 제1 영역(A1)에 형성된 제1 포토 레지스트 패턴부(141)는 이격 간격이 클 수 있다.
한편, 본 발명에 있어서, 제2 포토 레지스트 패턴부(142)는 제2 영역(A2)의 가장 자리와 측벽이 서로 연결되도록 배치될 수 있다. 즉, 제2 포토 레지스트 패턴부(142)는 제2 영역(A2)의 가장자리에서 희생층(130)의 상면이 노출되지 않도록, 가장자리에 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
도 7를 참조하면, 제1 및 제2 포토 레지스트 패턴부을 이용하여, 희생층을 식각한다.
구체적으로, 제1 영역(A1)에서, 각각 제1 폭(W1)을 가지고, 제1 간격(d1)으로 서로 이격된 복수 개의 제1 포토 레지스트 패턴부(141)를 이용하여 희생층(130)을 식각하여 제1 희생 패턴(131)을 형성할 수 있다. 또한, 제2 영역(A2)에서, 각각 제2 폭(W2)을 가지고, 제2 간격(d2)으로 서로 이격된 복수 개의 제2 포토 레지스트 패턴부(142)를 이용하여 희생층(130)을 식각하여 제2 희생 패턴(132)을 형성할 수 있다.
도 8을 참조하면, 제1 및 제2 포토 레지스트 패턴부를 제거한다.
제1 및 제2 포토 레지스트 패턴부(141, 142)는 도 7의 식각 공정에서 함께 제거될 수도 있다. 제1 및 제2 희생층 패턴(131, 132)는 각각 제1 및 제2 포토 레지스트 패턴부(141, 142)를 이용하여 형성되므로, 제1 및 제2 포토 레지스트 패턴부(141, 142)와 동일한 폭과 간격을 가지고 형성될 수 있다.
즉, 도 8에 도시된 바와 같이, 복수 개의 제1 희생층 패턴(131)은 제1 폭(W1)을 가지고, 인접한 제1 희생층 패턴(131)과 제1 간격(d1)으로 이격될 수 있다. 또한, 복수 개의 제2 희생층 패턴(132)은 제2 폭(W2)을 가지고, 인접한 제2 희생층 패턴(132)과 제2 간격(d2)으로 이격될 수 있다.
도 9를 참조하면, 제1 영역과 제2 영역을 덮는 스페이서막을 형성한다.
구체적으로, 제1 및 제2 영역(A1, A2)에서, 제1 및 제2 희생층 패턴(131, 132)을 덮는 스페이서막(200)을 형성한다.
스페이서막(200)은 제1 및 제2 희생층 패턴(131, 132)의 상면과 측벽을 따라 컨포멀(conformal)하게 형성될 수 있다. 스페이서막(200)은 제1 두께(t1)를 가지고 형성될 수 있다.
한편, 스페이서막(200)은 제1 영역(A1)에서는 제1 희생층 패턴(131) 사이를 일부만 채워 트렌치(trench)를 형성할 수 있으며, 제2 영역(A2)에서는 제2 희생층 패턴(132) 사이를 완전히 채울 수 있다.
스페이서막(200)의 제1 두께(t1)를 도 8에 도시된, 제1 및 제2 희생층 패턴(131, 132) 각각의 수치와 비교하면, 제1 간격(d1)의 크기는 제1 두께(t1) 크기의 두배를 초과할 수 있다. 따라서, 제1 영역(A1)에 형성되는 스페이서막(200)은 제1 희생층 패턴(131)들 사이에서 서로 머지(merge)되지 않는다. 한편, 제2 간격(d2)의 크기는 제1 두께(t1) 크게의 두배 이하일 수 있다. 따라서, 도 9에 도시된 바와 제2 희생층 패턴(132) 사이에 배치된 스페이서막(200)은 머지(merge)되어, 제2 희생층 패턴(132) 사이를 완전히 채울 수 있다.
한편, 본 실시예에 있어서, 제2 영역(A2)에 배치되는 스페이서막(200)은 제2 희생층 패턴(132)의 상면 또는 제2 희생층 패턴(132)들의 사이에만 형성될 수 있다. 따라서, 인접한 제2 희생층 패턴(132)이 없는 측면을 가지는 제2 희생층 패턴(132)의 경우에는, 상기 측면 상에 배치되는 스페이서막(200)은 제거될 수 있다. 즉, 도 10에 도시된 바와 같이, 기판(110)의 가장 자리에 배치된 제2 희생측 패턴(132)의 일측면은 스페이서막(200)이 도포되지 않고 노출될 수 있다.
스페이서막(200)은 제1 및 제2 희생층 패턴(131, 132)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 스페이서막(200)은 중온 산화물(MTO), 고온 산화물(HTO) 또는 ALD 산화물과 같은 실리콘 산화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 도 10을 참조하면, 스페이서막의 일부를 제거한다.
구체적으로, 스페이서막(200)의 일부를 제거하는 것은, 에치백 공정을 이용하여 제거할 수 있다. 즉, 에치백 공정에 의하여, 스페이서막(200)의 일부를 제거하여, 제1 스페이서(201) 및 제2 스페이서(202)를 형성할 수 있다. 제1 스페이서(201)는 제1 영역(A1)에 배치될 수 있고, 제2 스페이서(202)는 제2 영역(A2)에 배치될 수 있다.
이어서, 도 11를 참조하면, 제1 및 제2 희생층 패턴(131, 132)을 제거한다.
제1 및 제2 스페이서(201, 202)는 제1 및 제2 희생층 패턴(131, 132)에 대해 식각 선택비를 갖는 물질일 수 있다. 따라서, 제1 및 제2 희생층 패턴(131, 132)은 식각하면서, 제1 및 제2 스페이서(201, 202)는 식각하지 않는 에천트를 이용하여, 제1 및 제2 희생층 패턴(131, 132)을 제거할 수 있다.
본 실시예에 있어서, 제1 및 제2 희생층 패턴(131, 132)을 제거하는 공정을 통하여, 제1 및 제2 스페이서(201, 202) 각각의 측벽을 노출시킬 수 있다.
제1 스페이서(201)은 머지(merge)되지 않은 스페이서막(200)으로 형성되었고, 제2 스페이서(202)는 머지된 스페이서막(200)으로 형성되었으므로, 제2 스페이서(202) 폭(W4)의 크기는 제1 스페이서(201)의 폭(W3) 크기의 두 배일 수 있다. 다만, 제1 및 제2 스페이서(201, 202)의 폭은 이에 제한되는 것은 아니며, 제1 및 제2 희생층 패턴(131, 132) 각각의 폭과 간격을 통하여 다양하게 형성될 수 있다.
본 발명에 있어서, 균일한 두께를 가지는 하나의 스페이서막을 이용하여, 서로 다른 폭을 가지는 패턴을 형성할 수 있다. 또한, 가장 자리에 배치된 스페이막를 제거하거나, 스페이서막이 미형성되게 함으로써, 각 영역에 배치된 스페이서는 모두 균일한 폭을 가지고 형성될 수 있다.
도 11을 다시 참조하면, 제1 및 제2 영역(A1, A2)에 형성된 제1 및 제2 스페이서(201, 202)는 각각의 영역에서 모두 균일한 폭을 가짐을 확인할 수 있다.
이어서, 도 12 및 도 13을 참조하면, 제1 및 제2 스페이서를 이용하여 마스크 패턴을 형성한다.
구체적으로, 제1 영역(A1)에서 제1 스페이서(201)를 이용하여, 마스크층(120)을 식각하고, 제2 영역(A2)에서 제2 스페이서(202)를 이용하여 마스크층(120)을 식각한다.
이에 따라, 제1 영역(A1)에는 제3 폭(W3)을 가지는 제1 마스크 패턴(121a)이 형성되고, 제2 영역(A2)에는 제4 폭(W4)을 가지는 제2 마스크 패턴(121b)가 형성될 수 있다.
이어서, 도 14 및 도 15를 참조하면, 기판을 식각하여 복수 개의 핀(fin)을 형성할 수 있다.
제1 영역(A1)에는 제3 폭(W3)을 가지는 제1 마스크 패턴(121a)을 이용하여, 기판(112)를 식각하여, 제3 폭(W3)을 가지는 핀(111)을 형성하고, 제2 영역(A2)에는 제4 폭(W4)을 가지는 제2 마스크 패턴(121b)을 이용하여, 기판(112)를 식각하여, 제4 폭(W4)을 가지는 핀(111)을 형성할 수 있다.
본 발명에 있어서, 제1 및 제2 영역(A1, A2) 각각에 형성되는 핀(111)들은 서로 다른 폭을 가진다. 또한, 제1 및 제2 영역(A1, A2) 각각에 형성된 핀(111)들은 균일한 폭을 가지고 있다.
따라서, 본 실시예에 따른 반도체 소자의 패턴 형성 방법을 통해, 서로 다른 영역에서 다양한 폭을 가지고, 각각의 영역에서 모두 균일한 폭을 가지는 패턴을 형성할 수 있다.
한편, 본 실시예에서는, 기판(110) 상에 하나의 제1 영역(A1)과 하나의 제2 영역(A2)가 형성된 것으로 도시하였지만, 기판(110) 상에 복수 개의 제1 영역(A1)과 복수 개의 제2 영역(A2)가 형성될 수 있으며, 형성되는 복수 개의 제1 및 제2 영역(A1, A2)는 교대로 형성될 수도 있고, 필요에 따라 자유로운 배치를 가지고 형성될 수 있다. 상술한 배치들 역시, 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 적용할 수 있음은 자명하다.
도 16 내지 18은 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 반도체 소자의 패턴 형성 방법은 도 1 내지 도 15의 실시예를 통해 설명한 반도체 소자의 패턴 형성 방법과 비교하여, 도 12에 도시된 중간 단계 이후의 공정일 수 있다. 따라서, 동일한 구성에 대한 반복되는 설명은 생략할 수 있다.
도 16을 참조하면, 제1 및 제2 스페이서(201, 202)와 마스크 패턴(121)을 덮는 층간 절연막(210)을 형성한다. 층간 절연막(210)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 17을 참조하면, 제1 및 제2 스페이서(201, 202)와 마스크 패턴(121)을 제거하여, 제1 및 제2 트렌치(T1, T2)를 형성한다.
제1 트렌치(T1)은 제3 폭(W3)을 가질 수 있고, 제2 트렌치(T2)는 제3 폭(W3)보다 큰 제4 폭(W4)를 가질 수 있다.
이어서, 도 18을 참조하면, 제1 영역(A1)의 제1 트렌치(T1)에 제1 게이트(230)을 형성하고, 제2 영역(A2)의 제2 트렌치(T2)에 제2 게이트(220)을 형성한다.
제1 게이트(230)은 제1 게이트 절연막(230a)과 제1 게이트 금속(230b)를 포함할 수 있고, 제2 게이트(220)는 제1 게이트 절연막(220a)과 제1 게이트 금속(220b)를 포함할 수 있다. 제1 및 제2 게이트 금속(230b, 220b)는 각각 복수의 금속층을 포함할 수 있다.
이어서, 도 19 및 도 20을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법이 포함하는 기판의 레이아웃을 나타낸 도면이다. 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법이 적용된 오버레이 패턴의 레이아웃을 나타낸 도면이다.
도 19를 참조하면, 기판(101)은 제1 영역(11)과 제2 영역(15)을 포함한다. 제1 영역(11)에는 복수의 트랜지스터가 형성될 수 있다. 즉, 제1 영역(11)은 반도체 칩이 형성되는 영역이다. 제2 영역(15)은 스크라이브 레인을 포함할 수 있다. 상기 스크라이브 레인에는 얼라인키(미도시)와 오버레이 패턴(100)이 배치될 수 있다. 제1 영역(11)은 도 1 내지 도 18을 통해 설명한 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법이 포함하는 제1 영역(A1)일 수 있고, 제2 영역(15)은 도 1 내지 도 18을 통해 설명한 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법이 포함하는 제2 영역(A2)일 수 있다.
상기 스크라이브 레인은 반도체 칩이 형성되는 영역을 둘러쌀 수 있다. 스크라이브 레인은 반도체 칩과 칩 사이에 배치되어, 십자 형태로 배치될 수 있고, 복수의 반도체 칩은 격자형으로 배치될 수 있다. 즉, 제1 영역(11)은 격자형으로 배치될 수 있고, 제2 영역(15)은 제1 영역(11)의 최외곽을 둘러싸는 사각형 영역과, 제1 영역(11)의 사이에 배치되는 십자형 영역을 포함할 수 있다.
반도체 제조 과정에서 복수 개의 마스크 또는 레티클(reticle)은 원하는 패턴을 기판(101) 상에 형성시키는 데 사용될 수 있다. 이때 얼라인키와 오버레이 마크가 필수적으로 사용된다.
정렬(alignment)이라 함은, 복수 개의 마스크 또는 레티클이 웨이퍼에 순차적으로 적용될 때 각각의 마스크 또는 레티클을 일정한 기준 즉 얼라인키에 맞춰 위치를 일치시키는 것을 말한다. 웨이퍼를 제조할 때뿐만 아니라 레티클을 만들 때도 이러한 정렬의 개념을 반영한다. 이에 반해, 오버레이는 노광을 통해 원하는 패턴을 형성시킨 후에, 형성된 패턴의 위치가 제대로 배치되었는지를 확인하여, 원하는 패턴과 형성된 패턴 사이에 차이가 있는 경우, 측정된 오버레이 값을 피드백하여 이후 제조되는 패턴의 위치를 조정할 수 있다.
오버레이를 관측하는 장비는 오버레이 패턴(100)에서 반사되는 빛을 감지하므로 빛의 간섭을 고려하여 서로 중복되지 않도록 스크라이브 레인에 설치할 수 있다.
본 발명의 실시예들에 있어서, 상술한 바와 같이, 제2 영역(15)에는 상대적으로 폭이 넓은 패턴을 형성할 수 있고, 제1 영역(11)에는 상대적으로 폭이 좁은 패턴을 형성할 수 있다. 즉, 반도체 칩이 형성되는 영역인 제1 영역(11)에는 미세 소자의 형성을 고려하여, 상대적으로 폭이 좁은 패턴을 형성하고, 오버레이 패턴이 형성되는 제2 영역(15)에는, 원할한 오버레이 측정과 패턴의 위치 조정을 위하여, 상대적으로 폭이 넓은 패턴을 형성할 수 있다.
도 20을 참조하면, 오버레이 패턴(100)이 제1 방향(X)에 따라 연장되는 복수 개의 제1 모니터링 패턴(202b)와 제2 방향(Y)에 따라 연장되는 복수 개의 제2 모니터링 패턴(202a)를 포함한다. 제1 및 제2 모니터링 패턴(202b, 202a)는 모니터링 패턴은 반도체 제조 공정 중 상부 및 하부 층들의 정렬을 위해 사용될 수 있다.
본 실시예에 있어서, 오버레이 패턴(100)은 도 1 내지 도 18을 통해 설명한 실시예가 포함하는 제2 영역(A2)이 포함하는 영역일 수 있다. 이 경우, 제1 및 제2 모니터링 패턴(202b, 202a)은 제2 마스크 패턴(도 13의 121b)와 대응되는 패턴일 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 및 제2 모니터링 패턴(202b, 202a)은 제2 트렌치(도 17의 T2) 내에 배치되는 제2 게이트(도 18의 220)와 대응되는 패턴일 수 있다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용한 반도체 장치를 도시한 블록도이다.
도 21에서는, 예시적으로 로직 영역(810)과 SRAM형성 영역(812, 822)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(810)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1010), 입출력 장치(1020, I/O), 기억 장치(1030, memory device), 인터페이스(1040) 및 버스(1050, bus)를 포함할 수 있다. 컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합될 수 있다. 버스(1050)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1030)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1040)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1040)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 오버레이 측정 장치 또는 방법을 이용하는 반도체 장치가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 오버레이 측정 장치 또는 방법을 이용하는 반도체 장치 중 어느 하나는, 기억 장치(1030) 내에 제공되거나, 컨트롤러(1010), 입출력 장치(1020, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 23은 태블릿 PC(1100)을 도시한 것이다. 본 발명의 실시예들에 따른 오버레이 측정 장치 또는 방법을 이용하는 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1100), 노트북, 스마트폰 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1100)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판
120: 마스크층
121: 마스크 패턴
130: 희생층
131, 132: 희생층 패턴
140: 포토 레지스트층
141, 142: 포토 레지스트 패턴
200: 스페이서막
201, 202: 스페이서
210: 층간 절연막
220, 230: 게이트

Claims (10)

  1. 제1 영역과 제2 영역을 포함하는 기판 상에, 마스크층과 희생층을 차례로 형성하고,
    상기 제1 영역에 형성된 희생층을 식각하여, 각각 제1 폭을 가지고, 제1 간격으로 서로 이격된 복수 개의 제1 희생 패턴부를 형성하고,
    상기 제2 영역에 형성된 희생층을 식각하여, 각각 상기 제1 간격 크기와 동일한 제2 폭을 가지고, 상기 제1 폭 크기와 동일한 제2 간격으로 서로 이격된 복수 개의 제2 희생 패턴부를 형성하고,
    상기 복수 개의 제1 및 제2 희생 패턴부를 제1 두께를 가지고 컨포말하게 덮되, 상기 복수 개의 제2 희생 패턴 사이에서 머지(merge)되는 스페이서막을 형성하고,
    상기 복수 개의 제1 및 제2 희생 패턴부의 상면을 덮는 상기 스페이서막을 제거하여, 상기 복수 개의 제1 및 제2 희생 패턴의 상면을 노출시키고,
    상기 복수 개의 제1 및 제2 희생 패턴부가 제거된 영역에 배치된 상기 마스크층을 식각하여 마스크 패턴을 형성하고,
    상기 희생층 상에 포토 레지스트층을 형성하고, 상기 제1 영역에 형성된 포토 레지스트층을 제1 포토 마스크를 이용한 제1 노광 및 현상을 수행하여 복수 개의 제1 포토 레지스트 패턴부를 형성하고, 상기 제2 영역에 형성된 포토 레지스트층을 제2 포토 마스크를 이용한 제2 노광 및 현상을 수행하여 복수 개의 제2 포토 레지스트 패턴부를 형성하는 것을 포함하고,
    상기 제1 포토 마스크의 광 차단 영역의 폭은 상기 제2 포토 마스크의 광 투과 영역의 폭과 동일한 반도체 소자의 패턴 형성 방법.
  2. 제 1항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제1 간격은 상기 제2 간격보다 큰 반도체 소자의 패턴 형성 방법.
  3. 제 2항에 있어서,
    상기 제1 간격은 상기 제1 두께의 두 배 초과이고, 상기 제2 간격은 상기 제1 두께의 두 배 이하인 반도체 소자의 패턴 형성 방법.
  4. 제 1항에 있어서,
    상기 제1 및 제2 포토 마스크는 서로 상반전된 마스크인 반도체 소자의 패턴 형성 방법.
  5. 제 1항에 있어서,
    상기 스페이서막을 형성한 후, 상기 복수 개의 제2 희생 패턴 중 상기 기판의 가장자리에 배치된 패턴의 최외곽 측면에 배치된 스페이서막을 제거하는 것을 더 포함하는 반도체 소자의 패턴 형성 방법.
  6. 제 1항에 있어서,
    상기 복수 개의 제1 및 제2 희생 패턴의 상면을 노출시키는 것은, 상기 제1 영역에 제1 스페이서를 형성하는 것과 상기 제2 영역에 제2 스페이서를 형성하는 것을 포함하고,
    상기 제2 스페이서의 폭은 상기 제1 스페이서 폭의 두 배인 반도체 소자의 패턴 형성 방법.
  7. 제 6항에 있어서,
    상기 마스크 패턴을 형성하는 것은, 상기 제1 및 제2 스페이서를 마스크로 상기 마스크층을 식각하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  8. 제1 영역과 제2 영역을 포함하는 기판 상에, 마스크층, 희생층 및 포토 레지스트층을 차례로 형성하고,
    상기 제1 영역에 형성된 포토 레지스트층을 제1 포토 마스크를 이용한 제1 노광 및 현상을 수행하여 복수 개의 제1 포토 레지스트 패턴부를 형성하고,
    상기 제2 영역에 형성된 포토 레지스트층을 상기 제1 포토 마스크와 상 반전 마스크인 제2 포토 마스크를 이용한 제2 노광 및 현상을 수행하여 복수 개의 제2 포토 레지스트 패턴부를 형성하고,
    상기 복수 개의 제1 및 제2 포토 레지스트 패턴부로 상기 희생층을 식각하여, 상기 제1 및 제2 영역 각각에 복수 개의 제1 및 제2 희생 패턴부를 형성하고,
    상기 복수 개의 제1 및 제2 희생 패턴부를 제1 두께를 가지고 컨포말하게 덮되, 상기 복수 개의 제2 희생 패턴 사이에서 머지(merge)되는 스페이서막을 형성하고,
    상기 복수 개의 제1 및 제2 희생 패턴부의 상면을 덮는 상기 스페이서막을 제거하여, 상기 복수 개의 제1 및 제2 희생 패턴부의 상면을 노출시키고,
    상기 복수 개의 제1 및 제2 희생 패턴부가 제거된 영역에 배치된 상기 마스크층을 식각하여 마스크 패턴을 형성하는 것을 포함하고,
    상기 복수 개의 제1 포토 레지스트 패턴부 각각은 제1 폭을 가지고, 제1 간격으로 이격되고, 상기 복수 개의 제2 포토 레지스트 패턴부 각각은 상기 제1 간격의 크기와 동일한 제2 폭을 가지고, 상기 제1 폭의 크기와 동일한 제2 간격으로 이격되되,
    상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제1 간격은 상기 제2 간격보다 크고,
    상기 제1 포토 마스크의 광 차단 영역의 폭은 상기 제2 포토 마스크의 광 투과 영역의 폭과 동일한 반도체 소자의 패턴 형성 방법.
  9. 제 8항에 있어서,
    상기 제1 간격은 상기 제1 두께의 두 배 초과이고, 상기 제2 간격은 상기 제1 두께의 두 배 이하인 반도체 소자의 패턴 형성 방법.
  10. 제 8항에 있어서,
    상기 스페이서막을 형성한 후, 상기 복수 개의 제2 희생 패턴 중 상기 기판의 가장자리에 배치된 패턴의 최외곽 측면에 배치된 스페이서막을 제거하는 것을 더 포함하는 반도체 소자의 패턴 형성 방법.
KR1020150162658A 2015-11-19 2015-11-19 반도체 소자의 패턴 형성 방법 KR102311186B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150162658A KR102311186B1 (ko) 2015-11-19 2015-11-19 반도체 소자의 패턴 형성 방법
US15/355,360 US10553429B2 (en) 2015-11-19 2016-11-18 Method of forming pattern of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150162658A KR102311186B1 (ko) 2015-11-19 2015-11-19 반도체 소자의 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20170058714A KR20170058714A (ko) 2017-05-29
KR102311186B1 true KR102311186B1 (ko) 2021-10-08

Family

ID=58721031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150162658A KR102311186B1 (ko) 2015-11-19 2015-11-19 반도체 소자의 패턴 형성 방법

Country Status (2)

Country Link
US (1) US10553429B2 (ko)
KR (1) KR102311186B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770293B2 (en) * 2017-08-29 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device
KR102484393B1 (ko) * 2018-01-17 2023-01-03 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의한 반도체 소자
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法
CN111063611B (zh) * 2018-10-17 2024-05-10 长鑫存储技术有限公司 微图案刻蚀方法
US11614692B2 (en) * 2019-03-25 2023-03-28 Kla Corporation Self-Moire grating design for use in metrology
KR20210001109A (ko) * 2019-06-26 2021-01-06 삼성전자주식회사 패턴 형성 방법과 집적회로 소자 및 그 제조 방법
KR20210039194A (ko) * 2019-10-01 2021-04-09 삼성전자주식회사 집적회로 소자의 제조 방법
KR20210053740A (ko) 2019-11-04 2021-05-12 삼성전자주식회사 반도체 소자 제조 방법
CN112086348B (zh) * 2020-08-31 2022-11-29 上海华力微电子有限公司 双重图形氧化硅芯轴制备方法
KR20220047469A (ko) * 2020-10-08 2022-04-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN112466817B (zh) * 2020-11-24 2022-04-08 福建省晋华集成电路有限公司 半导体器件的制备方法以及半导体器件
CN113013076B (zh) * 2021-02-25 2022-06-10 长鑫存储技术有限公司 套刻标记的形成方法及半导体结构
US12068158B2 (en) 2021-04-23 2024-08-20 Changxin Memory Technologies, Inc. Method for fabricating semiconductor structure
CN115241047B (zh) * 2021-04-23 2024-09-13 长鑫存储技术有限公司 半导体结构的制备方法
US12080642B2 (en) * 2021-09-08 2024-09-03 Nanya Technology Corporation Semiconductor device with conductive layers having different pattern densities and method for fabricating the same
KR20240045896A (ko) * 2022-09-30 2024-04-08 삼성전자주식회사 반도체 소자의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
KR100877111B1 (ko) 2007-10-04 2009-01-07 주식회사 하이닉스반도체 미세 패턴 형성 방법
US20160155662A1 (en) 2014-11-28 2016-06-02 Hyunchang LEE Method of forming key patterns and method of fabricating a semiconductor device using the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101348280B1 (ko) * 2007-07-06 2014-01-10 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100746618B1 (ko) 2006-06-27 2007-08-08 주식회사 하이닉스반도체 스페이서를 이용한 미세 이중 패턴 제조 방법
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100948464B1 (ko) 2007-12-28 2010-03-17 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20100074630A (ko) 2008-12-24 2010-07-02 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
KR20100081543A (ko) 2009-01-06 2010-07-15 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20100104861A (ko) * 2009-03-19 2010-09-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR101565798B1 (ko) * 2009-03-31 2015-11-05 삼성전자주식회사 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자
KR101756226B1 (ko) * 2010-09-01 2017-07-11 삼성전자 주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
KR20140020151A (ko) 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성방법
US8822343B2 (en) 2012-09-04 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced FinFET process overlay mark
US9093378B2 (en) * 2013-03-15 2015-07-28 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device using SADP process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
KR100877111B1 (ko) 2007-10-04 2009-01-07 주식회사 하이닉스반도체 미세 패턴 형성 방법
US20160155662A1 (en) 2014-11-28 2016-06-02 Hyunchang LEE Method of forming key patterns and method of fabricating a semiconductor device using the same

Also Published As

Publication number Publication date
KR20170058714A (ko) 2017-05-29
US20170148643A1 (en) 2017-05-25
US10553429B2 (en) 2020-02-04

Similar Documents

Publication Publication Date Title
KR102311186B1 (ko) 반도체 소자의 패턴 형성 방법
US10049919B2 (en) Semiconductor device including a target integrated circuit pattern
KR102628726B1 (ko) 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물
JP4890524B2 (ja) リソグラフィパターンの形成方法
US7799511B2 (en) Method of forming a contact hole
US9466486B2 (en) Method for integrated circuit patterning
KR101551416B1 (ko) 설계 규칙 위반들을 줄이기 위하여 다중 노광 및 블록 마스크 기법을 사용하여 반도체 디바이스를 제작하는 방법
KR20180098481A (ko) 집적 회로 패터닝 방법
US20230335545A1 (en) Method of manufacturing conductors for semiconductor device
CN103247575A (zh) 鳍式场效应晶体管（FinFET）器件的图案化工艺
TW201839818A (zh) 積體電路裝置的製造方法
KR20120126442A (ko) 반도체 소자의 패턴 형성 방법
CN112017946A (zh) 半导体结构的形成方法、晶体管
TWI716567B (zh) 製造用於半導體裝置之鰭狀結構之方法及半導體裝置
TWI829013B (zh) 形成半導體裝置的方法
KR20160075366A (ko) 라인 단부 수축에 의한 피쳐 컷을 위한 리소그래픽 기법
US8361684B2 (en) Method for patterning trenches with varying dimension
US11309184B2 (en) Semiconductor structure and formation method thereof
US20230057460A1 (en) Manufacturing method for semiconductor structure and semiconductor structure
US9711369B2 (en) Method for forming patterns with sharp jogs
KR102418550B1 (ko) 포토 레지스트 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
CN112670168A (zh) 半导体结构的形成方法、晶体管

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant