JP2002151604A - 半導体装置及び半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程の複雑化を招かずにコンタクトホー
ルの更なる微細加工を実現できる半導体装置及び半導体
記憶装置の製造方法を提供すること。 【解決手段】 第１マスク材となる多結晶シリコン膜２
４と、第２マスク材となるレジスト２６とを、互いに直
交するラインアンドスペースパターンにパターニングす
る。そして両マスク材２４、２６のスペースパターンが
交差する領域をエッチングすることによりコンタクトホ
ールを形成し、更に第１マスク材を除去する前に第１マ
スク材２４と同一の材料でコンタクトホールを埋め込
む。その後、コンタクトプラグの形成と第１マスク材の
除去とを同一のエッチング工程により行うことを特徴と
している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
半導体記憶装置の製造方法に関するもので、特に微細化
された半導体記憶装置においてコンタクトホールを形成
する際のパターニング技術に係るものである。

【０００２】

【従来の技術】近年、半導体装置、特に半導体記憶装置
の分野での微細化の進展には目覚ましいものがある。こ
の半導体装置の微細化の鍵となるリソグラフィ技術とエ
ッチング技術は、微細加工の要請に従って年々高度化し
続けてきた。

【０００３】しかし、リソグラフィ技術によりパターニ
ングしたレジストをマスクにして下地の材料を選択的に
エッチングするという従来の半導体装置の加工技術で
は、昨今の微細化の要求に耐えられなくなりつつある。
そのため、高度な微細化が要求される場面においては、
例えばＭＯＳトランジスタのゲート電極に対するセルフ
アライン方式等の、レジストパターンによらない加工技
術が用いられることがある。

【０００４】従来のセルフアライン方式によるコンタク
トホールの開口方法について図２１乃至図２５を用いて
説明する。図２１乃至図２５は、ＭＯＳトランジスタの
コンタクトホールをセルフアライン方式で形成する場合
（セルフアラインコンタクト、Self-Align Contact ; S
AC）の形成工程を順次示す断面図である。

【０００５】まず図２１に示すように、半導体基板１０
０上に、シリコン酸化膜によるゲート絶縁膜１１０、多
結晶シリコン膜によるゲート電極１２０を形成する。引
き続きゲート電極１２０上にマスク材となるシリコン窒
化膜１３０を形成し、ソース、ドレイン領域となる不純
物拡散層１４０を形成することによりＭＯＳトランジス
タを完成する。次に全面にゲート電極を保護するシリコ
ン窒化膜１５０を形成し、更に全面に層間絶縁膜１６０
を形成する。

【０００６】次に図２２に示すように、層間絶縁膜１６
０上にレジスト１７０を塗布し、隣接するＭＯＳトラン
ジスタのゲート電極間に渡って開口が存在するようにパ
ターニングする。

【０００７】次に図２３に示すように、パターニングさ
れた上記レジスト１７０をマスクにして、層間絶縁膜１
６０のエッチングを行う。この際、シリコン窒化膜１５
０がエッチングストッパーとして機能する。その後レジ
スト１７０を除去する。

【０００８】引き続き図２４に示すように、上記層間絶
縁膜１６０をマスクにしてシリコン窒化膜１５０のエッ
チングを行う。この際、ゲート絶縁膜１１０がエッチン
グストッパーとして機能する。

【０００９】そして上記シリコン窒化膜１３０、１５０
をマスクにしてゲート絶縁膜１１０のエッチングを行
い、図２５に示すようなコンタクトホール１８０を完成
する。

【００１０】上記セルフアライン方式によれば、レジス
トパターンに依存せずにコンタクトホールを開口出来る
ため、コンタクトホールのサイズの微細化が可能であ
る。そのため、半導体装置の加工には不可欠な技術とし
て認識されている。

【００１１】しかし、微細化の進展が著しいＤＲＡＭ
（Dynamic Random Access Memory）やフラッシュＥＥＰ
ＲＯＭ（Flash Electrically Erasable and Programmab
le Read Only Memory）等の超高密度の半導体記憶装置
においては、上記セルフアラインコンタクトによっても
要求される微細化に対応できなくなってきている。この
問題点について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの
場合を例に挙げて図２６、図２７を用いて説明する。図
２６、図２７は、共にＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍにおいてセレクトゲート線が隣接して形成された領域
の平面図を示している。

【００１２】図２６に示すように、半導体基板には帯状
の素子分離領域ＳＴＩ（Shallow Trench Isolation）が
設けられ、この素子分離領域ＳＴＩに直交するようにし
て、隣接する２つのＮＡＮＤセルにおける各々のドレイ
ン側のセレクトゲート線ＳＧＤ０、ＳＧＤ１が隣接して
設けられている。この隣接するセレクトゲート線ＳＧＤ
０とＳＧＤ１との間の活性領域ＡＡ（Active Area）が
ビット線ＢＬ（Bit Line）と接続するコンタクトホール
を形成する領域である。この領域にセルフアライン方式
によりコンタクトホールを形成する場合、当然ながらレ
ジストパターンＲの開口部は、セレクトゲート線ＳＧＤ
０からＳＧＤ１に沿って存在せしめる必要がある。

【００１３】しかしながら、半導体記憶装置の微細化が
更に進み、セレクトゲート線ＳＧＤ０とＳＧＤ１との間
の距離が小さくなると、図２７に示すように開口部がセ
レクトゲート線ＳＧＤ０、ＳＧＤ１との間に収まらなく
なる。これは、セレクトゲート線ＳＧＤ０、ＳＧＤ１が
ラインアンドスペースでパターニングされるのに対し
て、レジストの開口部は四方がレジストに囲まれたパタ
ーンでパターニングされることに起因する。すなわち、
ラインアンドスペースでパターニングされる限りにおい
ては、ライン及びスペースの各々の幅は近年の要求に十
分応え得る微細化が可能である。しかし、四方をレジス
トに囲まれたような開口パターンを形成する場合には十
分なマージンが必要となり、その開口部にある程度の面
積を持たせなければならない。そのため、図２７の例の
ように、開口部のセレクトゲート線ＳＧＤ０、ＳＧＤ１
に沿った方向の幅を可能な限り狭めようとすると、リソ
グラフィを有効に行うためには素子分離領域ＳＴＩに沿
った方向の幅をある程度確保しなくてはならなくなる。
逆に、素子分離領域ＳＴＩに沿った方向の幅を狭めよう
とすれば、セレクトゲート線ＳＧＤ０、ＳＧＤ１に沿っ
た方向の幅にマージンを取る必要が生じる。その結果、
コンタクト領域の微細化が妨げられ、素子の微細化が制
限されるという問題があった。

【００１４】

【発明が解決しようとする課題】上記のように、リソグ
ラフィ技術によりパターニングしたレジストをマスクに
して下地の材料を選択的にエッチングするという従来の
半導体装置の基本的な加工技術では、素子の微細化の要
求に耐えられなくなりつつある。この微細化の要求に対
応するために、例えばＭＯＳトランジスタのゲート電極
に対するセルフアライン方式等、レジストパターンによ
らない加工技術が一部で用いられている。

【００１５】しかし、このセルフアライン方式によって
も、リソグラフィを有効に行うためには開口パターンの
面積に十分なマージンを確保する必要があるために、近
年の更なる素子の微細化の要求には十分でないという問
題があった。

【００１６】この発明は、上記事情に鑑みてなされたも
ので、その目的は、製造工程の複雑化を招かずにコンタ
クトホールの更なる微細加工を実現できる半導体装置及
び半導体記憶装置の製造方法を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置の製造方法は、半導体素
子を被覆する層間絶縁膜上に第１マスク材を形成する工
程と、前記第１マスク材をラインアンドスペースのパタ
ーンにエッチングして、前記層間絶縁膜の一部領域を露
出させる工程と、前記露出された層間絶縁膜と前記第１
マスク材上に第２マスク材を形成する工程と、前記第２
マスク材を前記第１マスク材と交差するラインアンドス
ペースのパターンにエッチングして、前記層間絶縁膜の
一部を露出させる工程と、前記第１マスク材をエッチン
グしたことにより露出された領域と、前記第２マスク材
をエッチングしたことにより露出された領域とが交差す
る領域の前記層間絶縁膜をエッチングして、コンタクト
ホールを形成する工程と、前記第２マスク材を除去する
工程と、前記層間絶縁膜上、前記第１マスク材上、及び
前記コンタクトホール内に、前記第１マスク材と略同一
のエッチングレートを有する導電性部材を形成する工程
と、前記層間絶縁膜上の前記第１マスク材及び前記導電
性部材を同時にエッチングして除去し、該導電性部材を
前記コンタクトホール内に残存させる工程とを具備して
いる。

【００１８】また、前記第１マスク材は、金属、不純物
の添加された多結晶シリコン、アモルファスシリコンか
らなるグループのうちのいずれかであり、第２マスク材
はレジストであることが望ましい。

【００１９】更にこの発明に係る半導体記憶装置の製造
方法は、第１、第２ゲート電極を備えた多層ゲート構造
を有するメモリセルトランジスタが形成されるメモリセ
ルアレイ領域と、周辺回路領域とを有する半導体記憶装
置の製造方法であって、前記半導体基板上のメモリセル
アレイ領域及び周辺回路領域に、それぞれメモリセルト
ランジスタ及び周辺トランジスタを形成する工程と、前
記メモリセルトランジスタ及び周辺トランジスタを被覆
する層間絶縁膜を形成する工程と、前記層間絶縁膜上に
第１マスク材を形成する工程と、前記第１マスク材をラ
インアンドスペースのパターンにエッチングして、前記
層間絶縁膜の一部領域を露出させる工程と、前記露出さ
れた層間絶縁膜と前記第１マスク材上に第２マスク材を
形成する工程と、前記第２マスク材を前記第１マスク材
と交差するラインアンドスペースのパターンにエッチン
グして、前記層間絶縁膜の一部を露出させる工程と、前
記第１マスク材をエッチングしたことにより露出された
領域と、前記第２マスク材をエッチングしたことにより
露出された領域とが交差する領域の前記層間絶縁膜をエ
ッチングして、前記メモリセルトランジスタ及び周辺ト
ランジスタに達するコンタクトホールを形成する工程
と、前記第２マスク材を除去する工程と、前記層間絶縁
膜上、前記第１マスク材上、及び前記コンタクトホール
内に、前記第１マスク材と略同一のエッチングレートを
有する第１導電性部材を形成する工程と、前記層間絶縁
膜上の前記第１マスク材及び前記第１導電性部材を同時
にエッチングして除去し、該第１導電性部材を前記コン
タクトホール内に残存させる工程とを具備している。

【００２０】なお、前記メモリセルトランジスタ及び周
辺トランジスタを形成する工程は、前記半導体基板上に
前記メモリセルトランジスタ及び周辺トランジスタのゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前
記メモリセルトランジスタの第１ゲート電極及び前記周
辺トランジスタのゲート電極の一方となる第２導電性部
材を形成する工程と、前記第２導電性部材上に第３マス
ク材を形成する工程と、前記第３マスク材をエッチング
して、前記第２導電性部材の一部を露出させる工程と、
前記第３マスク材をエッチングすることにより露出され
た領域の前記第２導電性部材、前記ゲート絶縁膜、及び
前記半導体基板をエッチングしてトレンチを形成する工
程と、前記トレンチ内を絶縁膜により埋め込むことによ
り素子分離領域を形成する工程とを備えていてもよい。

【００２１】上記のような半導体装置及び半導体記憶装
置の製造方法であると、まず第１マスク材をラインアン
ドスペースのパターンでパターニングし、更にこの第１
マスク材に交差するラインアンドスペースのパターンで
第２マスク材をパターニングしている。そして、第１、
第２マスク材のスペースパターン（第１、第２マスク材
が直線状に除去された領域）が交差する領域をエッチン
グすることによりコンタクトホールを形成している。す
なわち、リソグラフィ工程をラインアンドスペースのパ
ターンのみで行っているため、コンタクトホールをより
微細化する事が出来る。また、リソグラフィはラインア
ンドスペースのパターン故、そのアライメントあわせ時
には、各々一方向のアライメントのみ考慮に入れればよ
い。そのため、二度のリソグラフィ工程は必要になるも
のの、各々の工程で必要とされるアライメントあわせが
容易となり、製造歩留まりの向上に寄与できる。更にメ
モリセルアレイ領域のコンタクトホールと周辺回路領域
のコンタクトホールとを同時に開口することが可能であ
り、製造工程を簡略化でき、製造コストを削減できる。

【００２２】また、第１マスク材を除去する前にコンタ
クトホール内を導電性部材で埋め込み、且つこの導電性
部材の材料に第１マスク材と同じエッチングレートを有
する材料を用いているため、第１マスク材の除去工程
と、コンタクトプラグの形成工程とを同時に行うことが
可能である。よって半導体装置及び半導体記憶装置の製
造工程を簡略化でき、製造コストを削減できる。

【００２３】更に、上記のような素子分離領域の形成方
法であれば、素子分離領域を自己整合的に形成できるた
め更なる微細加工が可能となる。

【００２４】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。

【００２５】この発明の一実施形態に係る半導体装置及
び半導体記憶装置の製造方法について、ＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭを例に挙げて図１乃至図１８を用い
て説明する。図１乃至図１８は、ＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭの製造工程を順次示しており、それぞれ
（ａ）図はメモリセルアレイ領域における制御ゲート線
方向、（ｂ）図はメモリセルアレイ領域におけるビット
線方向、（ｃ）図は周辺回路領域における制御ゲート線
方向に沿った断面図である。

【００２６】まず図１（ａ）乃至（ｃ）に示すように、
シリコン基板１０上にゲート絶縁膜１１となるシリコン
酸化膜を形成し、このゲート絶縁膜１１上に多結晶シリ
コン膜１２（第２導電性部材）を形成する。なお、この
ゲート絶縁膜１１には酸化窒化膜を用いても構わない。

【００２７】次に図２（ａ）乃至（ｃ）に示すように、
多結晶シリコン膜１２上にシリコン窒化膜４５及びシリ
コン酸化膜４６を順次形成する。引き続き、シリコン酸
化膜４６上にレジスト４７を塗布し（シリコン窒化膜４
５、シリコン酸化膜４６、レジスト４７：第３マスク
材）、リソグラフィ技術によりレジスト４７を素子分離
領域の形成パターンにパターニングする。

【００２８】そして図３（ａ）乃至（ｃ）に示すよう
に、上記レジスト４７をマスクに用いたＲＩＥ（Reacti
ve Ion Etching）法等の異方性のエッチングにより、シ
リコン酸化膜４６をエッチングする。引き続きＲＩＥ法
により、シリコン窒化膜４５、多結晶シリコン膜１２、
ゲート絶縁膜１１、及びシリコン基板１０をエッチング
してトレンチ１３を形成する。

【００２９】次に図４（ａ）乃至（ｃ）に示すように、
全面にシリコン酸化膜１４を形成することによりトレン
チ１３を埋め込む。

【００３０】そして図５（ａ）乃至（ｃ）に示すよう
に、シリコン窒化膜４５をストッパーに用いたＣＭＰ
（Chemical Mechanical Polishing）法により、シリコ
ン酸化膜１４、４６を除去する。

【００３１】引き続き、ウェットエッチング等によりシ
リコン窒化膜４５を除去することにより、図６（ａ）乃
至（ｃ）に示すような、トレンチ１３及びトレンチ１３
を埋め込むシリコン酸化膜１４からなる素子分離領域Ｓ
ＴＩが完成する。

【００３２】次に図７（ａ）乃至（ｃ）に示すように多
結晶シリコン膜１５を形成する。そして、素子分離領域
ＳＴＩ上で互いに分離されるように、この多結晶シリコ
ン１５をビット線方向にパターニングする。

【００３３】そして図８（ａ）乃至（ｃ）に示すよう
に、全面に浮遊ゲート・制御ゲート間絶縁膜１６を形成
する。この浮遊ゲート・制御ゲート間絶縁膜１６は、例
えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸
化膜の３層構造のＯＮＯ膜である。なお、この浮遊ゲー
ト・制御ゲート間絶縁膜１６は、単にシリコン酸化膜を
用いても良いし、シリコン酸化膜とシリコン窒化膜との
２層構造のＯＮ膜、ＮＯ膜であっても良い。更に、周辺
回路領域のトランジスタの形成予定領域の図示せぬ一部
領域においては、浮遊ゲート・制御ゲート間絶縁膜１６
を除去してもかまわない。引き続き、浮遊ゲート・制御
ゲート間絶縁膜１６上に多結晶シリコン膜１７、タング
ステンシリサイド膜１８、シリコン酸化膜１９をそれぞ
れ形成する。

【００３４】次に、上記シリコン酸化膜１９、タングス
テンシリサイド膜１８、多結晶シリコン膜１７、浮遊ゲ
ート・制御ゲート間絶縁膜１６、多結晶シリコン膜１
５、及び多結晶シリコン膜１２を制御ゲート線方向にパ
ターニングする。これにより図９（ａ）乃至（ｃ）に示
すように、多結晶シリコン膜１２、１５からなる浮遊ゲ
ートＦＧ（Floating Gate）と多結晶シリコン膜１７、
タングステンシリサイド膜１８からなる制御ゲートＣＧ
（Control Gate）線１〜８とを備えるメモリセルトラン
ジスタと、同様の構造を有し、多結晶シリコン膜１２、
１５がセレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳ
１、ＳＧＳ２となる選択トランジスタ、及び周辺回路領
域のトランジスタのゲート電極が完成する。

【００３５】引き続き、イオン注入法によりソース、ド
レインとなる領域に不純物を導入することで、不純物拡
散層２０を選択的に形成する。そして、全面にシリコン
窒化膜２２を形成することで、図１０（ａ）乃至（ｃ）
に示す構造を形成する。

【００３６】上記工程によりＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのメモリセルアレイ領域及び周辺領域のＭＯＳ
トランジスタが完成する。

【００３７】次に、図１１（ａ）乃至（ｃ）に示すよう
に、全面に層間絶縁膜としてシリコン酸化膜２２を形成
する。

【００３８】次に、図１２（ａ）乃至（ｃ）に示すよう
に、上記シリコン酸化膜２２上に、例えば不純物を添加
した低抵抗の多結晶シリコン膜２４（第１マスク材）を
形成する。なお、この材料は、後の工程においてコンタ
クトホールを埋め込む材料と同一の材料を用いる。よっ
て、多結晶シリコンに限らず、アモルファスシリコンや
金属等を用いても構わない。ただし、当然ながらシリコ
ン酸化膜２２に対して高いエッチング選択比を有する必
要はある。そして全面にレジスト２５を塗布する。

【００３９】そして、素子分離領域ＳＴＩにアライメン
トを合わせて行うリソグラフィ工程とエッチングによ
り、レジスト２５及び多結晶シリコン膜２４を図１３
（ａ）乃至（ｃ）に示すようなパターンにパターニング
する。すなわち、このパターンは制御ゲートＣＧ線に直
交するビット線方向に沿ったラインアンドスペースのパ
ターンであり、且つ素子分離領域ＳＴＩ上がラインパタ
ーン（多結晶シリコン膜２４が一定の幅を有する直線状
に残存する領域）で、活性領域ＡＡ上がスペースパター
ン（多結晶シリコン膜２４が一定の幅を有する直線状に
除去された領域）になるようなパターンである。このパ
ターニングは、メモリセルアレイ領域のみならず周辺回
路領域においても行う。

【００４０】次にレジスト２５をアッシングにより灰化
して除去した後、図１４（ａ）乃至（ｃ）に示すように
再度レジスト２６（第２マスク材）を塗布する。

【００４１】そして図１５（ａ）乃至（ｃ）に示すよう
に、セレクトゲート線ＳＧＤ０、ＳＧＤ１と、ＳＧＳ
１、ＳＧＳ２とにアライメントを合わせて行うリソグラ
フィ工程により、レジスト２６をビット線方向に沿った
ラインアンドスペースのパターンにパターニングする。
このパターンは、上記多結晶シリコン膜２４のラインア
ンドスペースのパターンに直交するものであり、且つコ
ンタクトホールを形成すべきセレクトゲートＳＧＤ０と
ＳＧＤ１との間、及びセレクトゲートＳＧＳ１とＳＧＳ
２との間の領域にスペースパターンを有するものであ
る。このパターニングもメモリセルアレイ領域だけでな
く周辺回路領域についても行う。

【００４２】次に図１６（ａ）乃至（ｃ）に示すよう
に、メモリセルアレイ領域及び周辺回路領域において、
互いに直交するラインアンドスペースのパターンにパタ
ーニングされた上記多結晶シリコン膜２４とレジスト２
６とをマスク材に用いて、ＲＩＥ法によるエッチングを
行う。これにより、多結晶シリコン膜２４のスペースパ
ターンとレジスト２６のスペースパターンとが交差する
領域のシリコン酸化膜２２、シリコン窒化膜２１、ゲー
ト絶縁膜１１がエッチングされて、不純物拡散層２０に
達するコンタクトホール２７が形成される。なお、セレ
クトゲートＳＧＤ０、ＳＧＤ１との間の不純物拡散層２
０に達するコンタクトホール２７は、後に形成されるビ
ット線とコンタクトを取るためのものであり、セレクト
ゲート線ＳＧＳ１、ＳＧＳ２との間の不純物拡散層２０
に達するコンタクトホール２７は、後に形成されるソー
ス線ＳＬ（Source Line）とコンタクトを取るためのも
のである。そしてレジスト２６を除去する。

【００４３】次に図１７（ａ）乃至（ｃ）に示すよう
に、多結晶シリコン膜２４を除去する前に多結晶シリコ
ン膜２８（導電性部材、第１導電性部材）を全面に形成
して、コンタクトホール２７を埋め込む。なお、第１マ
スク材２４となる材料が金属や、アモルファスシリコン
等であれば、コンタクトホール２７を埋め込む材料にも
同一の金属やアモルファスシリコンを使用する。

【００４４】その後は、シリコン酸化膜２２上の多結晶
シリコン膜２８、２４を除去することによりコンタクト
プラグを形成して図１８（ａ）乃至（ｃ）の構造を完成
する。この際の多結晶シリコン膜２８、２４の除去は、
例えばＣＭＰ法やウェットエッチング、またはそれらの
組み合わせ等によって実施することが出来、不要な多結
晶シリコン膜が除去できれば、その方法は限定されるも
のではない。

【００４５】なお、メモリセルアレイ領域に形成される
メモリセルトランジスタ及び選択トランジスタと周辺回
路領域に形成されるＭＯＳトランジスタとは、通常その
サイズが異なることが一般的である。よって、メモリセ
ルアレイ領域の選択トランジスタにコンタクトするコン
タクトホールを形成するための上記マスクパターンで
は、周辺回路領域の全てのＭＯＳトランジスタに対応す
ることは困難であることが考えられる。そのような場合
には、上記マスクパターンでは対応できなかった周辺回
路領域のコンタクトホール及びそのコンタクトプラグを
形成し、更にシリコン酸化膜２２上に金属配線層、層間
絶縁膜等を形成してもよい。これにより、ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭを完成する。

【００４６】上記のような製造方法によれば、互いに直
交するラインアンドスペースのパターンを有する２つの
マスク材の、スペースパターンが交差する領域をエッチ
ングすることによりコンタクトホールを形成している。
そのため、コンタクトホールのサイズの微細化が可能と
なる。この点について図１９を用いて詳細に説明する。
図１９は図１５（ａ）乃至（ｃ）の製造工程に相当する
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造過程における
メモリセルアレイ領域の平面図である。

【００４７】図示するように、コンタクトホール形成の
ための第１マスク材となる多結晶シリコン膜２４は、ビ
ット線方向に沿って帯状に設けられた素子分離領域ＳＴ
Ｉ上がラインパターン、隣接する素子分離領域ＳＴＩ間
の活性領域ＡＡ上がスペースパターンとなるラインアン
ドスペースパターンにパターニングされている。ライン
アンドスペースであるが故に、リソグラフィ時の各ライ
ン、スペースの幅は十分に微細化が可能である。

【００４８】次に、第２マスク材となるレジスト２６
は、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間、及
びＳＧＳ１、ＳＧＳ２間の領域上がスペースパターンと
なるラインアンドスペースパターンにパターニングされ
ている。

【００４９】そして、上記多結晶シリコン膜２４とレジ
スト２６のスペースパターンが交差する領域をコンタク
トエリアとしている。このコンタクトエリアの２組の対
向する辺の長さは、上記ラインアンドスペースパターン
のスペース幅に相当する。すなわち、２回のリソグラフ
ィ工程を行うことにより、コンタクトホールの１辺の長
さをラインアンドスペースパターンでパターニングする
際の解像限界まで微細化することが可能になる。

【００５０】また、第１マスク材となる多結晶シリコン
膜２４のパターニングの際のアライメントは素子分離領
域ＳＴＩ上に合わせるだけで良く、第２マスク材にとな
るレジスト２６のアライメントはセレクトゲート線ＳＧ
Ｄ０、ＳＧＤ１及びＳＧＳ１、ＳＧＳ２に合わせるだけ
でよい。すなわち、ラインアンドスペースパターン故、
一方向のアライメントのみ考慮に入れれば足りる。その
ため、リソグラフィ工程を困難にさせる原因の一つであ
るアライメントあわせを簡略化出来るため、製造歩留ま
りの向上等が実現できる。

【００５１】このように、上記実施形態で説明した半導
体装置及び半導体記憶装置の製造方法によれば、コンタ
クトホールのサイズを従来に比べて更に微細化すること
が出来るため、半導体記憶装置の更なる微細化が可能と
なる。また、リソグラフィはラインアンドスペースのパ
ターン故、各々一方向の位置合わせのみ考慮に入れれば
よい。そのため、二度のリソグラフィ工程は必要になる
ものの、各々の工程で必要とされるアライメントあわせ
が容易となり、製造歩留まりの向上に寄与できる。更
に、メモリセルアレイ領域のコンタクトホールと周辺回
路領域のコンタクトホールとを同時に開口することが可
能であり、製造工程を簡略化でき、製造コストを削減で
きる。

【００５２】また、第２マスク材２４にコンタクトホー
ルを埋め込む部材と同一の材料を用いることにより、コ
ンタクトプラグの形成工程時にマスク材２４の除去を同
時に行うことが出来る。よって、製造工程の簡略化を図
れる。なお、第２マスク材２４に用いる材料は、必ずし
もコンタクトホールを埋め込む部材と同一である必要は
無い。すなわち、コンタクトホールを埋め込む部材とほ
ぼ同じエッチングレートを有し、且つシリコン酸化膜２
２に対して高いエッチング選択比を有する材料であれば
よい。

【００５３】上記方法によって形成されたコンタクトホ
ールのサイズと隣接するホールとのピッチは、直線状に
パターニングされたマスク材とレジストの間隔と線幅に
それぞれ一致する。そのため、デザインルールに従って
コンタクトホールの開口を行ったような場合でも、その
コンタクトホールは従来の技術では実現困難であった四
角形の形状を維持することが出来る。この四角形を維持
できると言うことは、すなわちコンタクトホールの底部
面積を設計通りに確保できると言うことであり、微細化
の進行した半導体装置においてもその電気的特性を向上
できる。

【００５４】なお、上記実施形態においては、ドレイン
側及びソース側のセレクトゲートＳＧＤ、ＳＧＳの不純
物拡散層にコンタクトする、ビット線コンタクト及びソ
ース線コンタクトを同時に形成する例を挙げて説明し
た。しかし、ビット線とソース線とは異なるレベルに形
成されることが通常である。すなわち、図２０に示すよ
うに、シリコン酸化膜２２上のレベルにソース線となる
金属配線層４１が形成され、このソース線上にシリコン
酸化膜４２を介してビット線となる金属配線層４４が形
成される。このような場合には、各々の工程で上記実施
形態で説明した方法によりコンタクトホールを形成すれ
ばよい。すなわち、シリコン酸化膜２２を形成した後
に、２つのラインアンドスペースパターンを有するマス
ク材によりソース線コンタクト２８を形成する。そして
ソース線となる金属配線層４１、シリコン酸化膜４２を
形成した後、再び２つのラインアンドスペースパターン
を有するマスク材によりビット線コンタクト４０を形成
し、ビット線となる金属配線層４４を形成すればよい。

【００５５】また、本発明の主旨はラインアンドスペー
スのパターンによってリソグラフィを行い、パターニン
グされた２本のラインアンドスペースのパターンを有す
るマスク材を交差させることによってコンタクトホール
のサイズを微細化する事にある。よって、メモリセルト
ランジスタや選択トランジスタ等の形成工程は当然上記
実施形態で説明した方法に限定されるものではない。ま
た、上記実施形態では選択トランジスタ及び周辺トラン
ジスタの不純物拡散層へコンタクトするコンタクトホー
ルを例に挙げて説明したが、セレクトゲート電極や周辺
トランジスタのゲート電極へコンタクトするコンタクト
ホールや、多層金属配線間を接続するコンタクトホール
等の形成の際にも適用できるのは言うまでもない。更
に、コンタクトホールのパターンによっては、ラインア
ンドスペースのパターンにパターニングした２本のマス
ク材は、必ずしも直交している必要はなく、所望の角度
を有して交差していればよい。勿論、本発明はＮＡＮＤ
型フラッシュＥＥＰＲＯＭに限らずＮＯＲ型フラッシュ
ＥＥＰＲＯＭやＤＲＡＭ等の半導体記憶装置を初め、そ
の他の半導体装置に広く適用することが可能である。し
かし本発明は、同一の形成パターンが繰り返し存在する
半導体記憶装置において、特にその効果を得られるとい
うことが出来る。

【００５６】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、製造工程の複雑化を招かずにコンタクトホールの更
なる微細加工を実現できる半導体装置及び半導体記憶装
置の製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るＥＥＰＲＯＭの第
１の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図２】この発明の一実施形態に係るＥＥＰＲＯＭの第
２の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図３】この発明の一実施形態に係るＥＥＰＲＯＭの第
３の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図４】この発明の一実施形態に係るＥＥＰＲＯＭの第
４の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図５】この発明の一実施形態に係るＥＥＰＲＯＭの第
５の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図６】この発明の一実施形態に係るＥＥＰＲＯＭの第
６の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図７】この発明の一実施形態に係るＥＥＰＲＯＭの第
７の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図８】この発明の一実施形態に係るＥＥＰＲＯＭの第
８の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図９】この発明の一実施形態に係るＥＥＰＲＯＭの第
９の製造工程を示しており、（ａ）図は制御ゲート線方
向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域
におけるビット線方向の断面図。

【図１０】この発明の一実施形態に係るＥＥＰＲＯＭの
第１０の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１１】この発明の一実施形態に係るＥＥＰＲＯＭの
第１１の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１２】この発明の一実施形態に係るＥＥＰＲＯＭの
第１２の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１３】この発明の一実施形態に係るＥＥＰＲＯＭの
第１３の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１４】この発明の一実施形態に係るＥＥＰＲＯＭの
第１４の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１５】この発明の一実施形態に係るＥＥＰＲＯＭの
第１５の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１６】この発明の一実施形態に係るＥＥＰＲＯＭの
第１６の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１７】この発明の一実施形態に係るＥＥＰＲＯＭの
第１７の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１８】この発明の一実施形態に係るＥＥＰＲＯＭの
第１８の製造工程を示しており、（ａ）図は制御ゲート
線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路
領域におけるビット線方向の断面図。

【図１９】この発明の一実施形態に係るＥＥＰＲＯＭの
平面図。

【図２０】この発明の一実施形態の変形例に係るＥＥＰ
ＲＯＭのメモリセルアレイ領域におけるビット線方向の
断面図。

【図２１】従来のセルフアラインコンタクトの第１の製
造工程を示す断面図。

【図２２】従来のセルフアラインコンタクトの第２の製
造工程を示す断面図。

【図２３】従来のセルフアラインコンタクトの第３の製
造工程を示す断面図。

【図２４】従来のセルフアラインコンタクトの第４の製
造工程を示す断面図。

【図２５】従来のセルフアラインコンタクトの第５の製
造工程を示す断面図。

【図２６】従来のマスクパターンの平面図。

【図２７】従来のマスクパターンの平面図であり、隣接
するセレクトゲート線間隔が小さくなった際に生じる問
題について示す図。

【符号の説明】

１０、１００…シリコン基板 １１、１１０…ゲート絶縁膜 １２、１５、１７、２４、２８、４０、１２０…多結晶
シリコン膜 １３…トレンチ １４、１９、２２、４２、４６…シリコン酸化膜 １６…浮遊ゲート・制御ゲート間絶縁膜 １８…タングステンシリサイド膜 ２０、１４０…不純物拡散層 ２１、４５、１３０、１５０…シリコン窒化膜 ２５、２６、４７…レジスト ２７、１８０…コンタクトホール ４１、４４…金属配線層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 市毛 正之 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA01 AB08 AD53 AD60 5F033 JJ04 JJ05 JJ07 KK01 QQ08 QQ09 QQ13 QQ19 QQ27 QQ37 QQ48 RR04 VV16 XX03 5F083 AD00 EP23 EP32 EP55 EP56 EP76 EP77 ER22 GA09 JA04 JA39 JA53 LA12 MA06 MA20 NA01 PR40 5F101 BA01 BB05 BD34 BD35

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体素子を被覆する層間絶縁膜上に第
   １マスク材を形成する工程と、 前記第１マスク材をラインアンドスペースのパターンに
   エッチングして、前記層間絶縁膜の一部領域を露出させ
   る工程と、 前記露出された層間絶縁膜と前記第１マスク材上に第２
   マスク材を形成する工程と、 前記第２マスク材を前記第１マスク材と交差するライン
   アンドスペースのパターンにエッチングして、前記層間
   絶縁膜の一部を露出させる工程と、 前記第１マスク材をエッチングしたことにより露出され
   た領域と、前記第２マスク材をエッチングしたことによ
   り露出された領域とが交差する領域の前記層間絶縁膜を
   エッチングして、コンタクトホールを形成する工程と、 前記第２マスク材を除去する工程と、 前記層間絶縁膜上、前記第１マスク材上、及び前記コン
   タクトホール内に、前記第１マスク材と略同一のエッチ
   ングレートを有する導電性部材を形成する工程と、 前記層間絶縁膜上の前記第１マスク材及び前記導電性部
   材を同時にエッチングして除去し、該導電性部材を前記
   コンタクトホール内に残存させる工程とを具備すること
   を特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１マスク材は、金属、不純物の添
   加された多結晶シリコン、アモルファスシリコンからな
   るグループのうちのいずれかであることを特徴とする請
   求項１記載の半導体装置の製造方法。
3. 【請求項３】 前記第２マスク材はレジストであること
   を特徴とする請求項１または２記載の半導体装置の製造
   方法。
4. 【請求項４】 第１、第２ゲート電極を備えた多層ゲー
   ト構造を有するメモリセルトランジスタが形成されるメ
   モリセルアレイ領域と、周辺回路領域とを有する半導体
   記憶装置の製造方法であって、 前記半導体基板上のメモリセルアレイ領域及び周辺回路
   領域に、それぞれメモリセルトランジスタ及び周辺トラ
   ンジスタを形成する工程と、 前記メモリセルトランジスタ及び周辺トランジスタを被
   覆する層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第１マスク材を形成する工程と、 前記第１マスク材をラインアンドスペースのパターンに
   エッチングして、前記層間絶縁膜の一部領域を露出させ
   る工程と、 前記露出された層間絶縁膜と前記第１マスク材上に第２
   マスク材を形成する工程と、 前記第２マスク材を前記第１マスク材と交差するライン
   アンドスペースのパターンにエッチングして、前記層間
   絶縁膜の一部を露出させる工程と、 前記第１マスク材をエッチングしたことにより露出され
   た領域と、前記第２マスク材をエッチングしたことによ
   り露出された領域とが交差する領域の前記層間絶縁膜を
   エッチングして、前記メモリセルトランジスタ及び周辺
   トランジスタに達するコンタクトホールを形成する工程
   と、 前記第２マスク材を除去する工程と、 前記層間絶縁膜上、前記第１マスク材上、及び前記コン
   タクトホール内に、前記第１マスク材と略同一のエッチ
   ングレートを有する第１導電性部材を形成する工程と、 前記層間絶縁膜上の前記第１マスク材及び前記第１導電
   性部材を同時にエッチングして除去し、該第１導電性部
   材を前記コンタクトホール内に残存させる工程とを具備
   することを特徴とする半導体記憶装置の製造方法。
5. 【請求項５】 前記メモリセルトランジスタ及び周辺ト
   ランジスタを形成する工程は、 前記半導体基板上に前記メモリセルトランジスタ及び周
   辺トランジスタのゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に前記メモリセルトランジスタの第
   １ゲート電極及び前記周辺トランジスタのゲート電極の
   一方となる第２導電性部材を形成する工程と、 前記第２導電性部材上に第３マスク材を形成する工程
   と、 前記第３マスク材をエッチングして、前記第２導電性部
   材の一部を露出させる工程と、 前記第３マスク材をエッチングすることにより露出され
   た領域の前記第２導電性部材、前記ゲート絶縁膜、及び
   前記半導体基板をエッチングしてトレンチを形成する工
   程と、 前記トレンチ内を絶縁膜により埋め込むことにより素子
   分離領域を形成する工程とを備えることを特徴とする請
   求項４記載の半導体記憶装置の製造方法。
6. 【請求項６】 前記第１マスク材をラインアンドスペー
   スのパターンにエッチングする工程と、前記第２マスク
   材をラインアンドスペースのパターンにエッチングする
   工程のいずれか一方の工程は、 エッチングすべき領域が前記半導体基板の活性領域に対
   応するように、前記素子分離領域を用いてアライメント
   をあわせたリソグラフィ技術を用いて行うことを特徴と
   する請求項５記載の半導体記憶装置の製造方法。
7. 【請求項７】 前記第１マスク材をラインアンドスペー
   スのパターンにエッチングする工程と、前記第２マスク
   材をラインアンドスペースのパターンにエッチングする
   工程のいずれか一方の工程は、 エッチングすべき領域が前記メモリセルトランジスタ及
   び周辺トランジスタの隣接するゲート電極間に対応する
   ように、該ゲート電極を用いてアライメントをあわせた
   リソグラフィ技術を用いて行うことを特徴とする請求項
   ５記載の半導体記憶装置の製造方法。