KR20020016338A - 플래시 메모리 장치 - Google Patents
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Abstract
본 발명은 양이온에 의한 플로팅 게이트의 오염을 줄일 수 있는 플래시 메모리 장치에 관한 것으로, 필드 절연막으로 분리된 활성 영역에 적층된 게이트 절연막, 플로팅 게이트층, 유전막, 콘트롤 게이트층을 구비하는 게이트 패턴과, 상기 게이트 패턴의 측벽에 형성되는 실리콘 질화막 측벽 스페이서 및 상기 게이트 패턴과 상기 측벽 스페이서 위로 실리콘 질화막으로 이루어지는 보호막이 구비되는 트랜지스터를 포함하는 것을 특징으로 한다.
Description
본 발명은 플래시 메모리 장치에 관한 것으로, 보다 상세하게는 고집적 반도체 장치에서 콘택홀 형성시 오정렬이 발생하는 경우에도 공정중의 이동성 양이온의 침투를 방지할 수 있는 플래시 메모리 장치에 관한 것이다.
플로팅 게이트를 사용하는 플레시 메모리 반도체 장치에서 셀 트렌지스터는 플로팅 게이트에 열 전자 주입(hot electron injection)이나 파울러-노드하임 노드하임 터넬링을 통해 전자를 주입하여 문턱 전압(Vth)가 높은 프로그램 상태를 만들거나, 파울러-노드하임(Fowler-Nordheim) 터넬링(tunneling)으로 전자를 빼내어 문턱 전압이 낮은 소거 상태(erase state)를 형성한다. 그리고, 셀 트렌지스터의 문턱 전압을 기준 셀의 문턱 전압과 비교하여 프로그램 상태인지 소거 상태인지 구별하여 해당 셀 데이터가 '1'인지 '0'인지를 판독하게 된다.
이런 작용이 이루어지는 플래시 메모리의 셀에 이동성 양이온들이 많이 포함될 경우 이들 양이온들은 전자와 결합함으로써 셀 트랜지스터의 작용을 방해하여 심각한 기능상의 문제를 발생시킨다. 양이온의 이동은 플로팅 게이트의 축적 전하 감소를 통해 판별할 수 있으며, 상온이 아닌 250℃ 정도의 온도에서 시간을 경과시키면서 문턱 전압이 어떻게 강하되는 지를 살펴봄으로써 알 수 있다.
따라서, 셀 트렌지스터에서 이동성 양이온이 영향을 미치는 것을 방지할 필요가 있다. 그 구체적인 예로서 미국 특허번호 4,982,250을 들 수 있다. 이 특허에서는 실리콘 질화막을 이용하여 EPROM(Erasable Programable Read Only Memory)에서 수분 및 양이온의 침투로부터 셀을 보호하는 방법을 나타내고 있다. 그리고, 도1은 실리콘 질화막으로 된 보호막을 채택한 경우의 플레시 메모리 장치의 단면을나타내고 있다.
한편, 플래시 메모리의 게이트 전극 주변에 콘택이 형성될 때 노광시의 오정렬로 콘택 플러그가 게이트 전극에 근접하게 되면 외부에서 유입되는 오염원들이 콘택 플러그를 통해 플로팅 게이트에 유입된다. 유입된 오염원들은 플로팅 게이트에 축적된 전하량을 변화시킴으로써 트렌지스터의 문턱 전압을 불안하게 한다. 특히, 집적도가 높아질수록 오정렬이 일어날 경우 콘택 플러그와 게이트 사이의 절연막이 충분한 두께로 확보되지 않아 전기적 절연의 파괴나 오염원의 확산 위험이 높아진다. 이런 경우, 수분과 양이온의 침투를 막기 위해 실리콘 질화막 같은 확산 베리어로 셀 주변에 보호막을 형성하여도 도2와 같이 보호막이 콘택홀 형성과정에서 손상되므로 콘택 플러그를 통해 양이온이 플로팅 게이트로 확산될 가능성이 높아질 수 있다.
도2를 통해 종래의 노어형 플레시 메모리(NOR type Flash Memory) 장치 형성방법을 살펴보면, 실리콘 기판(1)에 필드 산화막(2)을 형성하여 활성 영역과 필드 영역을 형성한 다음 얇은 제1 절연막을 형성하고 제1 폴리실리콘층(4), 유전막(5), 제2 폴리실리콘층(6)과 금속 실리사이드층(7), 캡핑층(8)을 차례로 적층하고, 통상의 노광과 식각 공정으로 이루어지는 패터닝 과정을 통해 상기 적층막들로 이루어지는 2중 게이트 패턴을 형성한다. 소오스 드레인(9.10) 형성을 위한 이온주입이 이루어지고 게이트 산화를 통해 게이트 패턴의 측벽 및 상부를 산화시켜 열산화막(11)을 형성한다. 그리고, 산화막 적층과 전면 이방성 식각을 통해 측벽 스페이서(12)를 형성한다. 그리고 오염원의 확산과 습기를 방지하는 실리콘 질화막을 보호막(15)으로 콘포말하게 적층하고, 제1 층간 절연막(16)과 제2 층간 절연막(17)을 적층한다. 이들 층간 절연막(16,17)과 보호막(15)을 패터닝하여 기판(1) 실리콘층을 드러내는 콘택 홀을 형성한다.
콘택 홀은 본 도면에서는 오정렬되어 2중 게이트 패턴의 보호막과 측벽 스페이서를 부분적으로 손상시킨다. 따라서 콘택홀을 채우는 콘택 플러그(18)와 게이트 패턴은 근접하게 되어 전기적 누전과 함께 콘택 플러그(18)를 통해 오염원이 게이트 패턴의 플로팅 게이트로 확산될 위험이 커진다.
본 발명은 이러한 종래의 문제를 개선하기 위한 것으로, 플래시 메모리 장치에서 고집적화가 이루어지고, 콘택 오정렬로 게이트 패턴과 콘택 플러그가 근접될 때 이동성 양이온 같은 오염물이 콘택 플러그를 통해 보호막을 뚫고 플로팅 게이트로 확산되는 문제를 방지할 수 있는 플래시 메모리 장치를 제공하는 것을 목적으로 한다.
도1은 종래에 실리콘 질화막으로 된 보호막을 채택한 경우의 플레시 메모리 장치의 단면도,
도2는 종래의 문제점을 나타내는 플레시 메모리 장치 단면도,
도3 내지 도6은 본 발명의 플래시 메모리 장치를 형성하는 각 공정 단계를 나타내는 공정 단면도이다.
※도면의 주요 부분에 대한 부호의 설명
1: 기판 2: 필드 산화막
4: 제1 폴리실리콘층 5: 유전막
6: 제2 폴리실리콘층 7: 실리사이드층
8: 캡핑층 9,10: 소오스 드레인
11: 열산화막 12,22: 측벽 스페이서
15: 보호막 16: 제1 층간절연막
17: 제2 층간절연막 18: 콘택 플러그
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 필드 절연막으로 분리된 활성 영역에 게이트 절연막, 플로팅 게이트, 유전막, 콘트롤 게이트를 구비하는 게이트 패턴이 구비되고, 상기 게이트 패턴의 측벽에는 실리콘 질화막 측벽 스페이서가 구비되는 트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.
게이트 패턴의 상층부 콘트롤 게이트 상부에는 실리콘 산화막이나 실리콘 질화막 같은 절연막이 한층 더 구비되는 것이 바람직하며, 게이트 패턴이 형성된 상태에서 활성 영역에 이온주입이 이루어져 게이트 패턴의 양 측방에는 소오스 드레인 영역이 정의됨은 통상의 MOS 트랜지스터와 유사하다.
게이트 패턴의 상부와 측벽은 열산화를 통해 산화막이 형성되는 것이 바람직하다. 또한, 측벽 스페이서가 형성된 게이트 패턴 위로는 전면에 걸쳐 실리콘 질화막으로 이루어진 보호막이 더 구비되는 것이 바람직하다.
측벽 스페이서가 형성된 게이트 패턴 위로 형성되는 층간 절연막은 하지막과의 접착성이 좋은 층간 절연막과 평탄화 능력이 뛰어난 2개의 산화막층으로 이루어지는 것이 일반적이며, 이들 층간 절연막이 형성된 다음에 소오스 드레인 영역과 연결되는 콘택이 형성된다. 콘택 플러그와 게이트 패턴과의 거리가 큰 반도체 장치에서는 오정렬의 위험이 그만큼 적게되므로 본 발명은 게이트 측벽과 콘택 홀 사이의 거리가 0.35㎛ 이하인 고집적 반도체 장치에서 의미가 있다. 그리고, 콘택 홀이 형성된 뒤 콘택 저항을 낮추기 위해 이온주입을 진행하는 경우에 오염의 가능성은 커지므로 큰 효과가 있다.
이하 도면을 참조하면서 실시예를 통하여 본 발명을 보다 상세히 설명하기로 한다.
도3 내지 도6은 본 발명의 플래시 메모리 장치를 형성하는 각 공정 단계를 나타내는 공정 단면도이다.
도3을 참조하면, 기판(1)에 필드 산화막(2)을 형성하고, 필드 산화막(2) 사이의 활성 영역에는 게이트 절연막, 제1 폴리실리콘층(4)으로 이루어진 플로팅 게이트층, ONO 유전막(5), 제2 폴리실리콘층(6) 및 텅스텐 실리사이드층(7)으로 이루어진 콘트롤 게이트층, 실리콘 질화막 캡핑층(8)을 적층하고, 패터닝하여 2중 게이트 패턴을 형성한다.
도4를 참조하면, 게이트 패턴을 마스크로 이온주입을 실시하여 소오스 드레인(9,10) 영역을 형성한다. 그리고 게이트 패턴의 측벽을 열산화하여 열산화막(11)을 형성한다.
도5를 참조하면, 게이트 패턴이 형성된 기판(1) 전면에 실리콘 질화막을 적층하고 전면에 걸쳐 이방성 식각함으로써 게이트 패턴 측벽 스페이서(22)를 형성한다. 또한, 기판 전면에 걸쳐 실리콘 질화막을 콘포말하게 적층하여 습기와 오염물에 대한 보호막(15)을 더 형성한다. 경우에 따라서는 보호막 위나 아래에 얇은 한층의 산화막을 더 형성할 수도 있다.
도6을 참조하면, 측벽 스페이서(22)가 형성된 게이트 패턴 위로 전면에 걸쳐 비교적 얇은 PE-TEOS(Plasma Enhanced Tetra Ethylen Ortho Silicate) 제1 층간 절연막(16)과 평탄화막으로 사용되는 BPSG(Boro Phosphor Silicate Glass) 제2 층간 절연막(17)을 적층한다. 그리고, 소오스 드레인(9,10) 영역의 실리콘 기판(1)을 드러내는 콘택 홀을 형성한다. 콘택 홀은 오정렬된 상태로 측벽 스페이서(22) 영역과 겹치지만 콘택 홀 식각에서는 산화막에 선택성을 가지는 에천트를 사용하므로 실리콘 질화막에 대한 식각은 잘 이루어지지 않아 얇은 보호막(15)이 제거되는 경우에도 그 내부에 있는 실리콘 질화막 측벽 스페이서(22)는 대부분 보존된다. 따라서 게이트 패턴 캡핑층(8)을 이루는 실리콘 질화막과 실리콘 질화막 측벽 스페이서(22)는 양호한 게이트 패턴 보호층을 형성하여 콘택 플러그(18)를 통해 외부 오염물이 확산되는 경우에도 오염물 베리어로 작용하여 플로팅 게이트에 이동성 양이온등이 축적되는 것을 효과적으로 방지하게 된다.
그리고, 도전물질로 콘택홀이 채워지고, 평탄화 식각을 통해 콘택 플러그가 남겨진다. 이러한 본 발명이 구성은 콘택 홀이 형성된 뒤 콘택의 저항을 낮추기 위해 이온주입을 실시하는 경우, 그리고, 게이트 패턴과 콘택 플러그 간격이 0.35㎛ 이하로 좁은 고집적 반도체 장치에서 특히 의미를 가지는 것이다.
본 발명에 따르면, 기존에 오염이나 습기에 대한 보호막으로 사용하는 실리콘 질화막에 더하여 게이트 패턴의 측벽에 실리콘 질화막 측벽 스페이서를 형성한다. 따라서, 공정중 콘택 오정렬 등에 의해 게이트 패턴 근처에서 보호막이 파손되는 경우에도 측벽 스페이서가 오염원에 대한 베리어의 역할을 하여 게이트 패턴의 플로팅 게이트에 오염원이 확산되고, 전자를 포획하여 트랜지스터 기능의 불안정을 가져오는 문제를 방지할 수 있다.
Claims (3)
- 필드 절연막으로 분리된 활성 영역에 적층된 게이트 절연막, 플로팅 게이트층, 유전막, 콘트롤 게이트층을 구비하는 게이트 패턴과,상기 게이트 패턴의 측벽에 형성되는 실리콘 질화막 측벽 스페이서 및상기 게이트 패턴과 상기 측벽 스페이서 위로 실리콘 질화막으로 이루어지는 보호막이 구비되는 트랜지스터를 포함하는 플래시 메모리 장치.
- 제 1 항에 있어서,상기 게이트 패턴에는 상기 콘트롤 게이트층 위로 실리콘 질화막 캡핑층이 더 구비되는 것을 특징으로 하는 트랜지스터를 포함하는 플래시 메모리 장치.
- 제 1 항에 있어서,상기 게이트 패턴의 측벽과 상기 게이트 패턴 옆으로 형성되는 콘택 플러그 사이의 거리가 0.35um 이하인 것을 특징으로 하는 플래시 메모리 장치.
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| US7381652B2 (en) | 2006-05-26 | 2008-06-03 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
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