KR20080030290A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20080030290A
KR20080030290A KR1020060096187A KR20060096187A KR20080030290A KR 20080030290 A KR20080030290 A KR 20080030290A KR 1020060096187 A KR1020060096187 A KR 1020060096187A KR 20060096187 A KR20060096187 A KR 20060096187A KR 20080030290 A KR20080030290 A KR 20080030290A
Authority
KR
South Korea
Prior art keywords
film
layer
liner
lower anti
trench
Prior art date
Application number
KR1020060096187A
Other languages
English (en)
Inventor
오광석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096187A priority Critical patent/KR20080030290A/ko
Publication of KR20080030290A publication Critical patent/KR20080030290A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Abstract

본 발명은 반도체 기판 상부에 제1 절연막 및 트렌치가 형성된 제2 절연막을 형성하는 단계와, 상기 트렌치 내에 라이너막을 형성하는 단계와, 상기 라이너막 상부에 하부 반사 방지막을 형성하는 단계와, 상기 하부 반사 방지막, 라이너막 및 제1 절연막의 일부를 제거하는 단계로 이루어진다.
하부 반사 방지막, 라이너막, 식각 타겟, 식각 편차

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1은 낸드 플래시 메모리 소자에서 일반적인 금속 배선 콘택홀 형성방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제2 절연막 106 : 라이너막
108 : 하부 반사 방지막 110 : 포토레지스트 패턴
112 : 금속 배선 트렌치 114 : 금속 배선 콘택홀
A : 단차
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 하부 반사 방지막(Bottom Anti Reflective Coating; BARC)을 형성하기 전에 라이너막인 폴리실리콘막을 형성하여 트렌치 하부와 측면에 형성된 하부 반사 방지막(BARC)의 식각 선택비를 인위적으로 만들어 식각 타겟(target)을 동일하게 하기 위한 반도체 소자의 제조방법에 관한 것이다.
도 1은 낸드 플래시 메모리 소자에서 일반적인 금속 배선 콘택홀 형성방법을 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 소정의 구조가 형성된 반도체 기판(10) 상부에 층간 절연막(11), 스탑 질화막(12), 산화막(13)을 순차적으로 형성한 후 산화막(13) 및 스탑 질화막(12)을 순차적으로 식각하여 트렌치(14)를 형성한다.
그런 다음, 트렌치(14)를 포함한 반도체 기판(10) 상부에 하부 반사 방지막(BARC; 15) 및 포토레지스트 패턴을 형성한 후 포토레지스트 패턴을 마스크로 하부 반사 방지막(BARC; 15) 및 층간 절연막(11)을 순차적으로 식각하여 하부 구조인 게이트 또는 액티브 영역을 노출시키는 금속 배선 콘택홀(16)을 형성한다.
그러나, 상기와 같이 트렌치(14) 내에 하부 반사 방지막(BARC; 15) 형성 공정시 하부 반사 방지막(BARC; 15)이 슬로프(slope)하게 형성되어 트렌치(14) 하부 영역(a)에 비해 트렌치(14) 측면(b)에 하부 반사 방지막(BARC; 15)이 더 두껍게 형성된다. 이로 인하여 금속 배선 콘택홀(16)을 형성하기 위한 식각 공정시 식각 타겟이 달라진다.
즉, 금속 배선 콘택홀(16)을 형성하기 위해 트렌치(14) 측면(b)에 형성된 하 부 반사 방지막(BARC; 15)과 층간 절연막(11) 식각 공정시 식각 선택비로 인해 식각되는 층간 절연막(11)의 두께가 약 1600Å이(c) 되는데 비해, 트렌치(14) 하부 영역(a)에 형성된 하부 반사 방지막(BARC; 15)과 층간 절연막(11) 식각 공정시 식각 선택비로 인해 식각되는 층간 절연막(11)의 두께가 약 4500Å이(d) 된다.
따라서, 트렌치(14)의 측면(b)과 하부 영역(a)에 하부 반사 방지막(BARC; 15)이 증착되는 두께에 따라 금속 배선 콘택홀(16) 형성시 식각 타겟의 차이를 보여 원하는 두께만큼 식각이 이루어지질 않고, 식각 편차(variation)가 증가하게 되어 일부 영역에서는 반도체 기판(10)을 과도 식각하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 하부 반사 방지막(BARC)을 형성하기 전에 라이너막인 폴리실리콘막을 형성하여 트렌치 하부와 측면에 형성된 하부 반사 방지막(BARC)의 식각 선택비를 인위적으로 만들어 식각 타겟을 동일하게 하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1 절연막 및 트렌치가 형성된 제2 절연막을 형성하는 단계와, 상기 트렌치 내에 라이너막을 형성하는 단계와, 상기 라이너막 상부에 하부 반사 방지막을 형성하는 단계와, 상기 하부 반사 방지막, 라이너막 및 제1 절연막의 일부를 제거하는 단 계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 소자분리막, 게이트, 소스 콘택 플러그, 드레인 콘택 플러그 등 소정의 구조가 형성된 반도체 기판(100) 상부에 제1 절연막(102) 및 제2 절연막(104)을 순차적으로 형성한다. 이때, 제1 절연막(102) 및 제2 절연막(104)은 산화막으로 형성한다. 사진 및 식각 공정으로 제2 절연막(104)을 식각하여 금속 배선을 형성하기 위한 트렌치를 형성한다.
그런 다음, 트렌치 내에 라이너막(106) 및 하부 반사 방지막(BARC; 108)을 형성한다. 이때, 라이너막(106)은 폴리실리콘막, SiON 또는 질화막으로 형성하고, 하부 반사 방지막(BARC; 108)은 1000Å 내지 3000Å의 두께로 형성한다. 여기서, 하부 반사 방지막(BARC; 108) 형성 공정시 트렌치 측면과 하부 영역의 단차(A)가 100Å 내지 10000Å의 두께 정도 발생한다. 하부 반사 방지막(BARC; 108)을 형성하기 전에 라이너막(106)을 형성하여 식각 선택비를 인위적으로 만들어줌으로써 후속 식각 공정시 식각 타겟을 동일하게 한다. 금속 배선 콘택홀을 형성하기 위해 트렌치를 포함한 반도체 기판(100) 상부에 포토레지스트 패턴(110)을 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(110)을 마스크로 하부 반사 방지 막(BARC; 108)을 식각한다.
도 2c를 참조하면, 포토레지스트 패턴(110)과 식각된 하부 반사 방지막(BARC; 108)을 마스크로 라이너막(106)을 식각한다. 이때, 라이너막(106)은 HBr, Cl2, O2 또는 He 가스를 이용하여 0mT 내지 1000mT의 압력, 10T 내지 1000T의 소스 파워, 10T 내지 1000T의 바이어스 파워로 식각하고, 라이너막(106) 식각 공정시 라이너막(106) 대 제1 절연막(102)의 식각 선택비를 20 : 1 내지 1000 : 1로 하여 식각한다. 라이너막(106) 식각 공정시 라이너막(106) 대 제1 절연막(102)의 식각 선택비를 20 : 1 내지 1000 : 1로 하여 식각함으로써 식각 타겟을 최적화할 수 있다.
도 2d를 참조하면, 포토레지스트 패턴(110)과 식각된 하부 반사 방지막(BARC; 108) 및 라이너막(106)을 마스크로 제1 절연막(102)을 식각한다. 라이너막(106) 식각 공정시 식각 타겟을 최적화시킴으로써 제1 절연막(102) 식각 공정을 최적화할 수 있다.
도 2e를 참조하면, 잔류하는 포토레지스트 패턴(110), 하부 반사 방지막(BARC; 108) 및 라이너막(106)을 제거하여 금속 배선을 형성하기 위한 금속 배선 트렌치(112)와 금속 배선과 반도체 기판(100) 또는 하부 영역을 연결하는 금속 배선 콘택홀(114)을 형성한다.
상기와 같이, 하부 반사 방지막(BARC; 108)을 형성하기 전에 라이너막(106)을 형성하여 식각 선택비를 인위적으로 만들어줌으로써 후속 식각 공정시 식각 타겟을 동일하게 할 수 있다.
또한, 라이너막(106) 식각 공정시 라이너막(106) 대 제1 절연막(102)의 식각 선택비를 20 : 1 내지 1000 : 1로 하여 식각함으로써 식각 타겟을 최적화할 뿐만 아니라, 하부 반사 방지막(BARC; 108)을 필요로 하는 상기와 같은 식각 공정에서의 식각 편차(variation)를 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 하부 반사 방지막을 형성하기 전에 라이너막을 형성하여 식각 선택비를 인위적으로 만들어줌으로써 후속 식각 공정시 식각 타겟을 동일하게 할 수 있다.
둘째, 라이너막 식각 공정시 라이너막 대 제1 절연막의 식각 선택비를 20 : 1 내지 1000 : 1로 하여 식각함으로써 식각 타겟을 최적화할 수 있다.
셋째, 하부 반사 방지막을 필요로 하는 식각 공정에서의 식각 편차를 최소화할 수 있다.

Claims (8)

  1. 반도체 기판 상부에 제1 절연막 및 트렌치가 형성된 제2 절연막을 형성하는 단계;
    상기 트렌치 내에 라이너막을 형성하는 단계;
    상기 라이너막 상부에 하부 반사 방지막을 형성하는 단계; 및
    상기 하부 반사 방지막, 라이너막 및 제1 절연막의 일부를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 라이너막은 폴리실리콘막, SiON 또는 질화막으로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 하부 반사 방지막은 1000Å 내지 3000Å의 두께로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 하부 반사 방지막 형성 공정시 상기 트렌치 측면과 하부 영역의 단차가 100Å 내지 10000Å의 두께 정도 발생하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 라이너막은 HBr, Cl2, O2 또는 He 가스를 이용하여 식각하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 라이너막은 0mT 내지 1000mT의 압력, 10T 내지 1000T의 소스 파워, 10T 내지 1000T의 바이어스 파워로 식각하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 라이너막 식각 공정시 상기 라이너막 대 상기 제1 절연막의 식각 선택비를 20 : 1 내지 1000 : 1로 하여 식각하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1 절연막 식각 공정 후,
    상기 하부 반사 방지막 및 라이너막을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
KR1020060096187A 2006-09-29 2006-09-29 반도체 소자의 제조방법 KR20080030290A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060096187A KR20080030290A (ko) 2006-09-29 2006-09-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096187A KR20080030290A (ko) 2006-09-29 2006-09-29 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20080030290A true KR20080030290A (ko) 2008-04-04

Family

ID=39532459

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096187A KR20080030290A (ko) 2006-09-29 2006-09-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20080030290A (ko)

Similar Documents

Publication Publication Date Title
US7413960B2 (en) Method of forming floating gate electrode in flash memory device
KR100789629B1 (ko) 반도체 소자의 제조 방법
US7160816B2 (en) Method for fabricating semiconductor device
US20070004105A1 (en) Method for fabricating semiconductor device
KR20080030290A (ko) 반도체 소자의 제조방법
KR100838392B1 (ko) 반도체소자의 자기정렬콘택 식각 방법
KR100835506B1 (ko) 반도체소자의 제조방법
JP2005183916A (ja) フラッシュ素子の製造方法
KR100643484B1 (ko) 반도체소자의 제조방법
KR100607348B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20080000785A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100607355B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
KR100256798B1 (ko) 반도체 소자의 자기정렬콘택 형성방법
KR20080038845A (ko) 반도체 소자의 제조방법
KR100792372B1 (ko) 반도체 소자 제조 방법
KR100318262B1 (ko) 반도체 소자의 얼라인먼트 키 형성방법
KR20060108319A (ko) 플래쉬 메모리 소자의 제조방법
KR100900773B1 (ko) 반도체 소자의 콘택홀 제조방법
KR100642920B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20070002798A (ko) 반도체소자의 제조 방법
KR20080030309A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20080060549A (ko) 반도체 소자의 트렌치 형성 방법
KR20070036203A (ko) 반도체소자의 리세스게이트 제조 방법
KR20060113297A (ko) 에스티에이알 공정을 이용한 반도체장치의 제조방법
KR20050061736A (ko) 반도체소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application