KR20200024327A - 탑 게이트 박막 트랜지스터의 제조 방법 - Google Patents

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KR20200024327A
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Abstract

탑 게이트 박막 트랜지스터의 제조 방법은, 제 1 포토 레지스트 패턴(2051)을 형성하고, 제 1 포토 레지스트 패턴(2051)은 제 1 차단부(20511) 및 제 2 차단부(20512)를 포함하고, 상기 제 1 포토 레지스트 패턴(2051)을 마스크로서 사용하여 게이트 금속층(204)을 에칭함으로써 게이트 패턴(2041)과 도전 채널의 채널 영역(2023)의 크기를 일치시키고, 도전 채널에 대한 게이트의 제어력을 향상하여 디바이스의 성능을 제고시킨다.

Description

탑 게이트 박막 트랜지스터의 제조 방법
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 탑 게이트 박막 트랜지스터의 제조 방법에 관한 것이다.
박막 트랜지스터는 구조가 다름에 따라 바텀 게이트 박막 트랜지스터와 탑 게이트 박막 트랜지스터로 나눌 수 있다. 이중, 탑 게이트 박막 트랜지스터는 소스-드레인 전극과 게이트 사이에 형성된 부유 커패시턴스를 현저히 감소시켜 박막 트랜지스터의 온 상태 전류를 증가시킴으로써 디바이스의 동작 속도를 향상시켜 디바이스의 크기를 감소하는데 유리하다. 따라서 최근 몇 년간 업계 연구에서 화제가 되고 있다.
탑 게이트 박막 트랜지스터를 제조하는 기존 방법에서, 게이트 패턴을 형성하는 단계는 구체적으로, 게이트 금속층을 형성하고 게이트 금속층을 에칭하는 것이다. 그러나, 게이트 금속층을 에칭하는 과정에서, 금속 과잉 에칭이 용이하여 게이트 패턴의 폭이 도전 채널의 채널 영역의 폭보다 작으므로, 게이트가 도전 채널을 완전히 제어할 수 없다. 이로 인해, 소스-드레인 전극 사이의 전류가 감소되고, 박막 트랜지스터 디바이스의 성능이 저하된다.
따라서 종래 기술에 존재하는 문제점을 해결하기 위해, 탑 게이트 박막 트랜지스터를 제조하는 방법을 제공 할 필요가 있다.
본 발명의 목적은 도전 채널에 대한 게이트의 제어력을 향상하여 디바이스의 성능을 제고시키기 위해, 탑 게이트 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명은 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계를 포함하는 탑 게이트 박막 트랜지스터의 제조 방법을 제공한다.
상기 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계는 구체적으로 다음과 같다.
기판 상에 소스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층을 형성하는 단계;
상기 활성층 상에 게이트 절연층, 게이트 금속층 및 포토 레지스트층을 순서대로 형성하는 단계;
상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계, 여기서 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 상기 제 1 차단부의 양측에 배치된 제 2 차단부를 포함하고, 상기 기판 상의 상기 제 1 차단부의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합되고, 상기 제 1 차단부의 두께는 제 2 차단부의 두께보다 크고;
상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 금속층을 에칭하여 게이트 패턴을 형성하는 단계;
상기 제 1 포토 레지스트 패턴의 제 2 차단부를 애싱하여 상기 제 1 포토 레지스트 패턴의 제 2 차단부를 제거하여 제 2 포토 레지스트 패턴을 형성하는 단계;
상기 제 2 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 절연층을 에칭하여 상기 소스 영역 및 드레인 영역을 노출시키는 단계;
상기 활성층을 도체화하여 상기 소스 영역상에 소스 전극 접촉 영역을 형성하고 상기 드레인 영역상에 드레인 전극 접촉 영역을 형성하는 단계，여기서 상기 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역은 도전 채널을 형성하고;
상기 기판 상의 상기 게이트 패턴의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합되고; 상기 제 1 포토 레지스트 패턴의 제 2 차단부는 산소를 사용하여 애싱될 수 있다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계는,
하프 톤 마스크를 사용하여 상기 포토 레지스트층을 노광시키고, 현상액을 사용하여 노광 된 포토 레지스트층을 현상하여 상기 제 1 포토 레지스트 패턴을 형성하는 단계를 포함한다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 활성층의 재료는 인듐 갈륨 아연 산화물 또는 비정질 실리콘이다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 제조 방법은 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함한다.
상기 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계는 구체적으로 다음과 같다.
상기 제 2 포토 레지스트 패턴을 박리하는 단계;
상기 게이트 패턴, 소스 전극 접촉 영역 및 드레인 전극 접촉 영역 상에 층간 절연층 및 상기 층간 절연층을 관통하는 제 1 비아 홀 및 제 2 비아 홀을 형성하고, 상기 제 1 비아 홀 및 제 2 비아 홀은 각각 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키는 단계;
상기 층간 절연층 상에 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 드레인 전극은 각각 상기 제 1 비아 홀 및 제 2 비아 홀을 통해 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역과 접촉하는 단계.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 제 2 포토 레지스트 패턴을 박리하는 단계는 구체적으로, 상기 제 2 포토 레지스트 패턴을 박리액에 침지시키는 것이다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 게이트 절연층의 재료는 각각 실리콘 산화물 및 실리콘 질화물 중 하나 이상을 포함한다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 활성층은 플라즈마 가스를 사용하여 도체화될 수 있다.
본 발명은 또한 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계를 포함하는 탑 게이트 박막 트랜지스터의 제조 방법을 제공한다.
상기 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계는 구체적으로 다음과 같다.
기판 상에 소스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층을 형성하는 단계;
상기 활성층 상에 게이트 절연층, 게이트 금속층 및 포토 레지스트층을 순서대로 형성하는 단계;
상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계, 여기서 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 상기 제 1 차단부의 양측에 배치된 제 2 차단부를 포함하고, 상기 기판 상의 상기 제 1 차단부의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합되고, 상기 제 1 차단부의 두께는 제 2 차단부의 두께보다 크고;
상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 금속층을 에칭하여 게이트 패턴을 형성하는 단계;
상기 제 1 포토 레지스트 패턴의 제 2 차단부를 애싱하여 상기 제 1 포토 레지스트 패턴의 제 2 차단부를 제거하여 제 2 포토 레지스트 패턴을 형성하는 단계;
상기 제 2 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 절연층을 에칭하여 상기 소스 영역 및 드레인 영역을 노출시키는 단계;
상기 활성층을 도체화하여 상기 소스 영역 상에 소스 전극 접촉 영역을 형성하고 상기 드레인 영역 상에 드레인 전극 접촉 영역을 형성하는 단계，여기서 상기 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역은 도전 채널을 형성한다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 기판 상의 상기 게이트 패턴의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합된다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계는,
하프 톤 마스크를 사용하여 상기 포토 레지스트층을 노광시키고, 현상액을 사용하여 노광 된 포토 레지스트층을 현상하여 상기 제 1 포토 레지스트 패턴을 형성하는 단계를 포함한다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 제 1 포토 레지스트 패턴의 제 2 차단부는 산소를 사용하여 애싱될 수 있다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 활성층의 재료는 인듐 갈륨 아연 산화물 또는 비정질 실리콘이다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 제조 방법은 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함한다.
상기 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계는 구체적으로 다음과 같다.
상기 제 2 포토 레지스트 패턴을 박리하는 단계;
상기 게이트 패턴, 소스 전극 접촉 영역 및 드레인 전극 접촉 영역 상에 층간 절연층 및 상기 층간 절연층을 관통하는 제 1 비아 홀 및 제 2 비아 홀을 형성하고, 상기 제 1 비아 홀 및 제 2 비아 홀은 각각 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키는 단계;
상기 층간 절연층 상에 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 드레인 전극은 각각 상기 제 1 비아 홀 및 제 2 비아 홀을 통해 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역과 접촉하는 단계.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 제 2 포토 레지스트 패턴을 박리하는 단계는 구체적으로, 상기 제 2 포토 레지스트 패턴을 박리액에 침지시키는 것이다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 게이트 절연층의 재료는 각각 실리콘 산화물 및 실리콘 질화물 중 하나 이상을 포함한다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법에서, 상기 활성층은 플라즈마 가스를 사용하여 도체화될 수 있다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법은, 제 1 포토 레지스트 패턴을 형성하고, 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 제 2 차단부를 포함하고, 상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 게이트 금속층을 에칭함으로써, 게이트 패턴과 도전 채널의 채널 영역의 크기를 일치시키고, 도전 채널에 대한 게이트의 제어력을 향상하여 디바이스의 성능을 제고시킨다.
본 발명의 상기 내용을 보다 명확하고 이해하기 쉽게하기 위해, 이하의 바람직한 실시예를 제공하며, 첨부 도면과 함께 이하에서 상세하게 설명한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 특정 실시예를 상세히 설명하며, 이는 본 발명의 기술적 해결책 및 다른 유익한 효과를 명백하게 할 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 탑 게이트 박막 트랜지스터의 제조 방법의 흐름도이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 탑 게이트 박막 트랜지스터의 제조 방법에서 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계의 개략도이다.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 탑 게이트 박막 트랜지스터의 제조 방법에서 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계의 개략도이다.
본 발명에 의해 채택 된 기술적 수단 및 그 효과를 더 설명하기 위해, 이하에서는 본 발명의 바람직한 실시예 및 첨부 도면을 참조하여 상세하게 설명한다. 명백하게, 설명 된 실시예는 본 발명의 실시예의 일부일 뿐이며 모든 실시예는 아니다. 본 발명의 실시예에 기초하여, 진보성 노력없이 당업자에 의해 획득 된 다른 모든 실시예는 본 발명의 보호 범위 내에 속할 것이다.
본 발명의 바람직한 실시예는 탑 게이트 박막 트랜지스터의 제조 방법 및 탑 게이트 박막 트랜지스터를 제공하는데, 상기 제조 방법은 제 1 포토 레지스트 패턴을 형성하고 제 1 포토 레지스트 패턴을 마스크로서 사용하여 게이트 금속층을 에칭하고, 제 2 포토 레지스트 패턴을 형성하고 제 2 포토 레지스트 패턴을 마스크로서 사용하여 게이트 절연층을 에칭함으로써, 기판 상의 게이트 패턴, 게이트 절연층 및 도전 채널의 채널 영역의 투영이 중합되고, 도전 채널에 대한 게이트의 제어력을 향상시킨다.
도 1을 참조하면, 도 1은 본 발명의 바람직한 실시예에 따른 탑 게이트 박막 트랜지스터의 제조 방법의 흐름도이다. 도 1에 도시 된 바와 같이, 본 발명의 바람직한 실시예는 탑 게이트 박막 트랜지스터의 제조 방법을 제공하는데, 상기 방법은 도전 채널에 대한 게이트의 제어력을 향상시키는 것을 목표로 하고, 구체적으로는 정밀한 제어에 의해, 형성된 게이트 패턴과 도전 채널의 채널 영역의 크기를 일치시킴으로써 실현된다.
탑 게이트 박막 트랜지스터의 제조 방법은 구체적인 실시예들을 참조하여 아래에서 상세히 설명한다. 상기 방법은 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계를 포함하고, 또한 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계는 구체적으로 다음의 단계를 포함한다.
단계 S101, 기판 상에 소스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층을 형성하는 단계;
단계 S102, 상기 활성층 상에 게이트 절연층, 게이트 금속층 및 포토 레지스트층을 순서대로 형성하는 단계;
단계 S103, 상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계, 여기서 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 상기 제 1 차단부의 양측에 배치된 제 2 차단부를 포함하고, 상기 제 1 차단부의 투영은 상기 채널 영역과 중합되고, 상기 제 1 차단부의 두께는 상기 제 2 차단부의 두께보다 크고;
단계 S104, 상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 금속층을 에칭하여 게이트 패턴을 형성하는 단계;
단계 S105, 상기 제 1 포토 레지스트 패턴의 제 2 차단부를 애싱하여 상기 제 1 포토 레지스트 패턴의 제 2 차단부를 제거하여 제 2 포토 레지스트 패턴을 형성하는 단계;
단계 S106, 상기 제 2 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 절연층을 에칭하여 상기 소스 영역 및 드레인 영역을 노출시키는 단계;
단계 S107, 상기 활성층을 도체화하여 상기 소스 영역 상에 소스 전극 접촉 영역을 형성하고 상기 드레인 영역 상에 드레인 전극 접촉 영역을 형성하는 단계，여기서 상기 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역은 도전 채널을 형성한다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법은, 게이트 패턴이 형성 될 때 금속이 과잉 에칭되어 게어트와 도전 채널의 채널 영역의 크기가 불일치하는 것을 억제하기 위해, 제 1 포토 레지스트 패턴을 형성하고 상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 게이트 금속층을 에칭하여 도전 채널의 채널 영역에 일치하는 크기의 게이트를 형성함으로써, 도전 채널에 대한 게이트의 제어력을 제고시키고 디바이스의 성능을 향상시킨다.
도 2a 내지 도 2f를 참조하여 탑 게이트 박막 트랜지스터의 제조 방법에 대해 아래에서 상세하게 설명한다. 도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 탑 게이트 박막 트랜지스터의 제조 방법에서 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계의 개략도이다.
단계 S101에서, 도 2a에 도시 된 바와 같이, 활성층(202)이 기판 (201) 상에 형성된다. 상기 활성층(202)은 소스 영역(2021), 드레인 영역(2022) 및 채널 영역(2023)을 포함한다. 여기서 상기 활성층 (202)의 재료는 인듐 갈륨 아연 산화물 또는 비정질 실리콘이다. 보다 구체적으로, 바람직한 실시예에서, 활성층(202)이 기판(201) 상에 증착되고, 바람직한 실시예의 탑 게이트 박막 트랜지스터의 소스 영역(2021), 드레인 영역(2022) 및 채널 영역(2023)은 패터닝 공정에 의해 정의된다. 상기 패터닝 공정은 적어도 포토 레지스트 코팅 또는 적하, 노광, 현상 및 포토 리소그래피 에칭과 같은 단계를 포함하며, 이들 단계는 본 기술 분야에서 일반적으로 사용되며, 여기에서는 상세하게 설명하지 않는다.
단계 S102에서, 도 2b에 도시 된 바와 같이, 상기 활성층(202) 상에 게이트 절연층(203), 게이트 금속층(204) 및 포토 레지스트층(205)이 순차적으로 형성된다. 상기 게이트 절연층(203)의 재료는 실리콘 산화물 및 실리콘 질화물 중 하나 이상을 포함하는 것이 바람직하다. 단계 S102는 단지 활성층(202) 상에 게이트 절연층(203), 게이트 금속층(204) 및 포토 레지스트층(205)을 증착한 것이며, 게이트 절연층(203), 게이트 금속층(204) 및 포토 레지스트층(205)의 형성은 당업자에게 공지 된 증착 방법에 의해 수행될 수 있으며, 여기서는 상세하게 설명하지 않는다.
단계 S103에서, 도 2b 및 도 2c에 도시 된 바와 같이, 포토 레지스트층(205)을 패터닝하여 제 1 포토 레지스트 패턴(2051)을 형성하는 단계에서, 제 1 포토 레지스트 패턴(2051)은 제 1 차단부(20511) 및 제 1 차단부(20511)의 양측에 배치된 제 2 차단부(20512)를 포함하고, 기판(201) 상의 제 1 차단부(20511)의 투영은 기판(201) 상의채널 영역(2023)의 투영과 중합되고, 제 1 차단부(20511)의 두께는 제 2 차단부(20512)의 두께보다 크다.
보다 구체적으로, 단계 S103에서, 포토 레지스트층(205)을 패터닝하여 제 1 포토 레지스트 패턴(2051)을 형성하는 단계는, 하프 톤 마스크를 사용하여 상기 포토 레지스트층(205)을 노광시키고, 현상액을 사용하여 노광 된 포토 레지스트층(205)을 현상하여 제 1 포토 레지스트 패턴(2051)을 형성하는 단계를 포함한다.
단계 S104에서, 도 2c 및 도 2d에 도시 된 바와 같이, 제 1 포토 레지스트 패턴(2051)을 마스크로서 사용하여 게이트 금속층(204)을 에칭하여 게이트 패턴(2041)을 형성한다. 단계 S104에서, 게이트 금속층(204)은 당업자에게 공지 된 에칭 방법에 의해 에칭될 수 있으며, 여기서는 상세하게 설명하지 않는다. 본 발명은 형성된 게이트 패턴(2041)이 채널 영역(2023)과 일치하는 것, 즉 기판(201)상의 게이트 패턴(2041)의 투영이 기판(201)상의 채널 영역(2023)의 투영과 일치 함을 강조한다.
단계 S105에서, 도 2e에 도시 된 바와 같이, 제 1 포토 레지스트 패턴(2051)의 제 2 차단부(20512)를 애싱하여 제 1 포토 레지스트 패턴(2051)의 제 2 차단부(20512)를 제거하여 제 2 포토 레지스트 패턴(2052)을 형성한다. 구체적으로, 단계 103에서, 제 1 포토 레지스트 패턴(2051)의 제 2 차단부(20512)를 형성하는 것을 통해, 형성된 게이트 패턴(2041)이 금속 과잉 에칭의 영향을 받아 크기가 채널 영역(2023)과 불일치하는 현상이 나타나지 않도록 한다. 그러나 단계 S105에서, 게이트 절연층(203)의 크기를 게이트 패턴(2041)의 크기와 일치시키기 위해, 제 1 포토 레지스트 패턴(2051)의 제 2 차단부(20512)를 제거할 필요가 있다.
바람직하게는, 제 1 포토 레지스트 패턴(2051)의 제 2 차단부(20512)는 산소를 사용하여 애싱될 수 있다.
단계 S106에서, 도 2e 및 도 2f에 도시 된 바와 같이, 제 2 포토 레지스트 패턴(2052)을 마스크로서 사용하여 게이트 절연층(203)을 에칭하여 소스 영역(2021) 및 드레인 영역(2022)을 노출시킨다.
단계 S107에서, 도 2f에 도시 된 바와 같이, 활성층을 도체화하여 소스 영역(2021)상에 소스 전극 접촉 영역을 형성하고 드레인 영역(2022)상에 드레인 전극 접촉 영역을 형성하며, 여기서 상기 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역(2023)은 도전 채널을 형성한다. 바람직하게는, 상기 활성층은 플라즈마 가스를 사용하여 도체화될 수 있다.
또한, 도 3a 내지 도 3c를 참조하면, 도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 탑 게이트 박막 트랜지스터의 제조 방법에서 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계의 개략도이다. 본 바람직한 실시예에서 제공하는 탑 게이트 박막 트랜지스터의 제조 방법은 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하며, 상기 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계는 구체적으로 다음과 같다.
먼저, 도 2f 및 도 3a에 도시 된 바와 같이, 제 2 포토 레지스트 패턴(2052)을 박리하는 단계;
이어서, 도 3b에 도시 된 바와 같이, 게이트 패턴(2041), 소스 전극 접촉 영역 및 드레인 전극 접촉 영역 상에 층간 절연층(206) 및 층간 절연층(206)을 관통하는 제 1 비아 홀(2061) 및 제 2 비아 홀(2062)을 형성하고, 제 1 비아 홀(2061) 및 제 2 비아 홀(2062)은 각각 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키는 단계;
마지막으로, 도 3b 및 도 3c에 도시 된 바와 같이, 층간 절연층(206) 상에 소스 전극(2071) 및 드레인 전극(2072)을 형성하고, 소스 전극(2071)및 드레인 전극(2072)은 각각 제 1 비아 홀(2061) 및 제 2 비아 홀(2062)을 통해 소스 전극 접촉 영역 및 드레인 전극 접촉 영역과 접촉하는 단계.
바람직하게는, 제 2 포토 레지스트 패턴은 박리액에 제 2 포토 레지스트 패턴을 침지함으로써 박리될 수 있다.
본 바람직한 실시예에 따른 탑 게이트 박막 트랜지스터의 제조 방법은, 제 1 포토 레지스트 패턴을 형성하고, 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 제 2 차단부를 포함하고, 상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 게이트 금속층을 에칭함으로써 게이트 패턴과 도전 채널의 채널 영역의 크기를 일치시키고 도전 채널에 대한 게이트의 제어력을 향상하여 디바이스의 성능을 제고시킨다.
본 발명은 또한 탑 게이트 박막 트랜지스터를 제공하며, 이는 상술한 탑 게이트 박막 트랜지스터의 제조 방법을 사용하여 제조된다. 상기 탑 게이트 박막 트랜지스터는, 게이트 패턴은 도전 채널의 채널 영역의 크기와 일치하는 것을 특징으로 한다. 상세하게는, 상기 탑 게이트 박막 트랜지스터의 제조 방법의 바람직한 실시예에 의해 제조된 탑 게이트 박막 트랜지스터를 참조할 수 있으며, 상세한 설명은 여기에서 설명하지 않는다.
본 발명의 탑 게이트 박막 트랜지스터의 제조 방법은, 제 1 포토 레지스트 패턴을 형성하고, 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 제 2 차단부를 포함하고, 상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 게이트 금속층을 에칭함으로써 게이트 패턴과 도전 채널의 채널 영역의 크기를 일치시키고 도전 채널에 대한 게이트의 제어력을 향상하여 디바이스의 성능을 제고시킨다.
결론적으로, 본 발명을 바람직한 실시예에 의해 상기와 같이 설명했지만, 상기 바람직한 실시예는 본 발명을 제한하려는 것이 아니며, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형 및 장식을 할 수 있다. 따라서, 본 발명의 보호 범위는 청구범위에 의해 정의 된 범위를 기준으로 한다.

Claims (17)

  1. 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계를 포함하는 탑 게이트 박막 트랜지스터의 제조 방법으로서,
    상기 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계는 구체적으로,
    기판 상에 소스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층을 형성하는 단계;
    상기 활성층 상에 게이트 절연층, 게이트 금속층 및 포토 레지스트층을 순서대로 형성하는 단계;
    상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계, 여기서 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 상기 제 1 차단부의 양측에 배치된 제 2 차단부를 포함하고, 상기 기판 상의 상기 제 1 차단부의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합되고, 상기 제 1 차단부의 두께는 제 2 차단부의 두께보다 크고;
    상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 금속층을 에칭하여 게이트 패턴을 형성하는 단계;
    상기 제 1 포토 레지스트 패턴의 제 2 차단부를 애싱하여 상기 제 1 포토 레지스트 패턴의 제 2 차단부를 제거하여 제 2 포토 레지스트 패턴을 형성하는 단계;
    상기 제 2 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 절연층을 에칭하여 상기 소스 영역 및 드레인 영역을 노출시키는 단계;
    상기 활성층을 도체화하여 상기 소스 영역 상에 소스 전극 접촉 영역을 형성하고 상기 드레인 영역 상에 드레인 전극 접촉 영역을 형성하는 단계，여기서 상기 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역은 도전 채널을 형성하고;
    상기 기판 상의 상기 게이트 패턴의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합되고; 상기 제 1 포토 레지스트 패턴의 제 2 차단부는 산소를 사용하여 애싱되는 탑 게이트 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계는, 하프 톤 마스크를 사용하여 상기 포토 레지스트층을 노광시키고, 현상액을 사용하여 노광 된 포토 레지스트층을 현상하여 상기 제 1 포토 레지스트 패턴을 형성하는 단계를 포함하는 탑 게이트 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 활성층의 재료는 인듐 갈륨 아연 산화물 또는 비정질 실리콘인 탑 게이트 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 제조 방법은 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고,
    상기 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계는 구체적으로,
    상기 제 2 포토 레지스트 패턴을 박리하는 단계;
    상기 게이트 패턴, 소스 전극 접촉 영역 및 드레인 전극 접촉 영역 상에 층간 절연층 및 상기 층간 절연층을 관통하는 제 1 비아 홀 및 제 2 비아 홀을 형성하고, 상기 제 1 비아 홀 및 제 2 비아 홀은 각각 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키는 단계;
    상기 층간 절연층 상에 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 드레인 전극은 각각 상기 제 1 비아 홀 및 제 2 비아 홀을 통해 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역과 접촉하는 단계;인 탑 게이트 박막 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 제 2 포토 레지스트 패턴을 박리하는 단계는 구체적으로, 상기 제 2 포토 레지스트 패턴을 박리액에 침지시키는 것인 탑 게이트 박막 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 절연층의 재료는 각각 실리콘 산화물 및 실리콘 질화물 중 하나 이상을 포함하는 탑 게이트 박막 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 활성층은 플라즈마 가스를 사용하여 도체화되는 탑 게이트 박막 트랜지스터의 제조 방법.
  8. 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계를 포함하는 탑 게이트 박막 트랜지스터의 제조 방법으로서,
    상기 기판 상에 도전 채널, 게이트 절연층 및 게이트 패턴을 형성하는 단계는 구체적으로,
    기판 상에 소스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층을 형성하는 단계;
    상기 활성층 상에 게이트 절연층, 게이트 금속층 및 포토 레지스트층을 순서대로 형성하는 단계;
    상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계, 여기서 상기 제 1 포토 레지스트 패턴은 제 1 차단부 및 상기 제 1 차단부의 양측에 배치된 제 2 차단부를 포함하고, 상기 기판 상의 상기 제 1 차단부의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합되고, 상기 제 1 차단부의 두께는 제 2 차단부의 두께보다 크고;
    상기 제 1 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 금속층을 에칭하여 게이트 패턴을 형성하는 단계;
    상기 제 1 포토 레지스트 패턴의 제 2 차단부를 애싱하여 상기 제 1 포토 레지스트 패턴의 제 2 차단부를 제거하여 제 2 포토 레지스트 패턴을 형성하는 단계;
    상기 제 2 포토 레지스트 패턴을 마스크로서 사용하여 상기 게이트 절연층을 에칭하여 상기 소스 영역 및 드레인 영역을 노출시키는 단계;
    상기 활성층을 도체화하여 상기 소스 영역 상에 소스 전극 접촉 영역을 형성하고 상기 드레인 영역 상에 드레인 전극 접촉 영역을 형성하는 단계，여기서 상기 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역은 도전 채널을 형성하는 탑 게이트 박막 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 기판 상의 상기 게이트 패턴의 투영은 상기 기판 상의 상기 채널 영역의 투영과 중합되는 탑 게이트 박막 트랜지스터의 제조 방법.
  10. 제8항에 있어서,
    상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계는, 하프 톤 마스크를 사용하여 상기 포토 레지스트층을 노광시키고, 현상액을 사용하여 노광 된 포토 레지스트층을 현상하여 상기 제 1 포토 레지스트 패턴을 형성하는 단계를 포함하는 탑 게이트 박막 트랜지스터의 제조 방법.
  11. 제9항에 있어서,
    상기 포토 레지스트층을 패터닝하여 제 1 포토 레지스트 패턴을 형성하는 단계는, 하프 톤 마스크를 사용하여 상기 포토 레지스트층을 노광시키고, 현상액을 사용하여 노광 된 포토 레지스트층을 현상하여 상기 제 1 포토 레지스트 패턴을 형성하는 단계를 포함하는 탑 게이트 박막 트랜지스터의 제조 방법.
  12. 제8항에 있어서,
    상기 제 1 포토 레지스트 패턴의 제 2 차단부는 산소를 사용하여 애싱되는 탑 게이트 박막 트랜지스터의 제조 방법.
  13. 제8항에 있어서,
    상기 활성층의 재료는 인듐 갈륨 아연 산화물 또는 비정질 실리콘인 탑 게이트 박막 트랜지스터의 제조 방법.
  14. 제8항에 있어서,
    상기 제조 방법은 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고,
    상기 층간 절연층, 소스 전극 및 드레인 전극을 형성하는 단계는 구체적으로,
    상기 제 2 포토 레지스트 패턴을 박리하는 단계;
    상기 게이트 패턴, 소스 전극 접촉 영역 및 드레인 전극 접촉 영역 상에 층간 절연층 및 상기 층간 절연층을 관통하는 제 1 비아 홀 및 제 2 비아 홀을 형성하고, 상기 제 1 비아 홀 및 제 2 비아 홀은 각각 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키는 단계;
    상기 층간 절연층 상에 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 드레인 전극은 각각 상기 제 1 비아 홀 및 제 2 비아 홀을 통해 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역과 접촉하는 단계;인 탑 게이트 박막 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제 2 포토 레지스트 패턴을 박리하는 단계는 구체적으로, 상기 제 2 포토 레지스트 패턴을 박리액에 침지시키는 것인 탑 게이트 박막 트랜지스터의 제조 방법.
  16. 제8항에 있어서,
    상기 게이트 절연층의 재료는 각각 실리콘 산화물 및 실리콘 질화물 중 하나 이상을 포함하는 탑 게이트 박막 트랜지스터의 제조 방법.
  17. 제8항에 있어서,
    상기 활성층은 플라즈마 가스를 사용하여 도체화되는 탑 게이트 박막 트랜지스터의 제조 방법.
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