KR20240012878A - 미세 패터닝된 유기박막 트랜지스터 및 이의 제조방법 - Google Patents

미세 패터닝된 유기박막 트랜지스터 및 이의 제조방법 Download PDF

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KR20240012878A
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이병훈
이용수
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황현준
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포항공과대학교 산학협력단
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Abstract

본 발명은 미세 패터닝된 유기박막 트랜지스터(Thin Film Transistor) 및 이의 제조방법에 관한 것이다. 본 발명의 유기박막 트랜지스터 제조방법은 소스전극 및 드레인전극을 형성하는 단계에서 기판 상의 전극물질층, 유기 반도체 채널층 및 유기 절연막을 감싸도록 전극물질을 추가로 증착하고 포토레지스트 패턴을 형성한 후, 상기 전극물질층 만을 식각하여 유기 반도체 채널층의 손상없이 미세 패터닝된 유기박막 트랜지스터를 제조할 수 있다.

Description

미세 패터닝된 유기박막 트랜지스터 및 이의 제조방법{Micro-patterning organic thin film transistor and manufacturing method thereof}
본 발명은 미세 패터닝된 탑 컨택트 구조의 유기박막 트랜지스터 및 이의 제조방법에 관한 것이다. 본 발명의 제조방법은 유기박막 트랜지스터의 유기 반도체 채널층에 손상을 주지 않으면서 포토리소그래피 공정으로 미세 패터닝된 탑 컨택트 구조의 유기박막 트랜지스터를 제조할 수 있다.
트랜지스터는 전류의 흐름을 조절하는 밸브 역할을 하는 반도체로 이루어진 전자회로 구성 요소로, 접합형 전계 효과 트랜지스터(Junction Field Effect Transistor, JFET), 금속 산화 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET), 박막 트랜지스터(Thin Film Transistor, TFT)를 포함하는 전계효과 트랜지스터(Field Effect Transistor, FET) 및 양극 접합 트랜지스터(Bipolar Junction Transistor, BJT)로 분류된다.
이 중 하나인 박막 트랜지스터(TFT)는 기판 상에 진공증착 등의 방법으로 형성된 반도체, 절연체 및 금속의 박막을 차례로 증착하여 제작되는데, 기판에 대한 소스전극 및 드레인전극, 게이트 및 절연막의 상대적인 배치에 따라 탑 게이트(Top gate) 구조, 탑 컨택트(Top contact) 구조, 버텀 컨택트(Bottom contact) 구조로 나누어진다. 이들 중 탑 컨택트 구조는 상부에 소스전극 및 드레인전극이 배치되어 유기 반도체 채널층을 통해 전류가 흘러가는 형태이다. 구체적으로는 기판 상에 게이트 전극을 먼저 형성한 후 그 위를 게이트 절연층이 덮고, 게이트 절연층 상에 유기 반도체 물질층을 패터닝하여 유기 반도체 채널층을 형성한 후 그 위에 소스전극 및 드레인전극을 형성한 구조이다. 버텀 컨택트 구조는 탑 컨택트 구조와는 다르게 유기 반도체 채널층의 하부에 소스전극 및 드레인전극이 배치되어 있다.
비정질 실리콘(Amorphous silicon) 박막 트랜지스터는 비정질 실리콘을 반도체 층으로 이용한 박막 트랜지스터로, 양일한 균일도를 가지고, 도핑 상태에서는 높은 전기적 특성을 보이면서도 도핑되지 않은 상태에서는 우수한 절연성질을 가지는 특성이 있어 널리 사용되어졌다. 다만 종래의 비정질 실리콘 박막 트랜지스터를 기판에 증착하기 위해서는 통상적으로 약 300 ℃ 정도의 고온에서 공정을 수행해야 하기 때문에, 최근 요구되는 플렉시블 디스플레이(Flexible Display)를 구현하기 위한 폴리머 기판(polymer substrate) 등에는 적용하기 어렵다는 문제점이 있다.
유기박막 트랜지스터는 실리콘 박막 트랜지스터와 구조적으로는 거의 같은 형태지만 실리콘이 아닌 반도체 특성을 나타내는 공액성 유기 고분자를 유기 반도체 층으로 사용하는 트랜지스터로, 1980년 관련 연구가 시작되었고 근래에도 전 세계에서 많은 연구가 진행 중에 있다. 유기박막 트랜지스터는 플라즈마를 이용한 화학증착(CVD)이 아닌 상압의 프린팅 공정에 의해 반도체층을 형성할 수 있고, 100 ℃ 이하의 저온에서 제작할 수 있으며, 필요에 따라서는 전체 공정이 플라스틱 칩을 이용한 연속공정(Roll to Roll)에 의해 달성될 수 있어 저가의 트랜지스터를 구현할 수도 있다. 또한, 섬유나 필름 형태로 성형이 용이하여 플렉시블 디스플레이의 핵심소자, 스마트카드(Smart card), 인벤터리 태그(Inventory tag)용 플라스틱 칩 등 다양한 분야에서의 활용이 예상되고 있다.
탑 컨택트 구조를 갖는 유기박막 트랜지스터는 버텀 컨택트보다 소자의 특성이 우수하나, 유기 반도체 물질층을 형성하는 과정 및 유기 반도체 채널층 상에 소스전극 및 드레인전극을 형성하는 과정에서 유기 용매를 이용하는 포토리소그래피 공정은 상기 유기 반도체 물질층을 손상시킬 수 있으므로 이용할 수 없다. 따라서 노광장비가 필요하지 않고 공정이 간단한 새도우 마스크(metal shadow mask)를 이용한 방법으로만 전극을 형성했으나, 새도우 마스크 자체의 제작한계 및 마스크와 기판의 정렬한계 등으로 정밀도의 한계 및 공정 자유도의 제약을 받아왔다.
이에, 탑 컨택트 구조의 트랜지스터의 제조에 있어서 유기 반도체 채널층의 손상을 주지 않으면서 유기 반도체 채널층, 소스전극 및 드레인전극이 미세 패터닝된 유기박막 트랜지스터를 제작하는 방법이 요구되고 있다.
대한민국 공개특허 제10-2006-0087415호(2008.03.14.) 대한민국 등록특허 제10-2228288호(2021.03.10.) 대한민국 등록특허 제10-0652339호(2006.11.23.)
본 발명의 제 1 과제는 유기 반도체 채널층이 손상하지 않으면서 유기 반도체 채널층, 소스전극 및 드레인전극의 미세 패터닝이 가능한 유기박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 제 2 과제는 상기 제 1 과제의 제조방법에 의해 제조되는 미세 패터닝된 유기박막 트랜지스터를 제공하는 것이다.
상기 과제를 해결하기 위해 본 발명은, 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 절연층 상에 복합 기능막을 형성하는 단계; 상기 복합 기능막 상에 유기 반도체 채널층을 형성하는 단계; 및 상기 유기 반도체 채널층 상에 상기 채널층을 감싸는 전극물질층을 형성하는 단계; 및 상기 전극물질층을 패터닝하여 소스전극 및 드레인전극을 형성하는 단계;를 포함하는 유기박막 트랜지스터의 제조방법을 제공한다.
상기 소스전극 및 드레인전극을 패터닝하기 이전에 유기 반도체 채널층을 감싸도록 전국물질을 증착하여, 유기 반도체 채널층의 손상없이 미세 패터닝된 소스전극 및 드레인전극을 형성할 수 있다.
본 발명의 유기박막 트랜지스터의 제조방법에 의해 제조된 트랜지스터는 유기 반도체 채널층, 소스전극 및 드레인전극의 미세 패터닝이 가능하다. 또한, 종래 새도우 마스크 방법을 이용하여 제조된 유기박막 트랜지스터에 비해 채널길이가 매우 짧아 전계효과 이동도(field-effect mobility)가 우수하고 문턱전압이 낮으며, 고집적화가 가능하다.
도 1은 본 발명의 유기박막 트랜지스터의 제조방법을 나타낸 순서도이다.
도 2는 본 발명의 게이트 전극이 형성된 반도체 기판 및 절연층을 포함하는 기판을 나타낸 도이다.
도 3은 본 발명의 복합 기능막이 형성된 기판을 나타낸 도이다.
도 4는 본 발명의 유기 반도체 채널층이 형성된 기판을 나타낸 도이다.
도 5는 본 발명의 소스전극 및 드레인전극이 형성된 기판을 나타낸 도이다.
도 6은 본 발명의 제조방법으로 제작된 유기박막 트랜지스터 및 새도우 마스크를 이용하여 제작된 트랜지스터의 비교도이다.
도 7은 본 발명의 유기박막 트랜지스터와 새도우 마스크를 이용하여 제작된 트랜지스터의 전기적 특성을 비교한 그래프이다.
도 8은 본 발명의 제조방법으로 제작된 트랜지스터 25개의 전기적 특성을 비교한 그래프이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시형태 및 도면을 참조하여 상세히 설명한다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되지 않고 다른 형태로 구체화 될 수 있다.
본 발명의 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 명세서 전체에서, "~(하는) 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본 발명에서 사용되는 용어 "게이트 전극"은 소스전극 및 드레인전극 사이의 전류 흐름을 제어하는 전극을 의미한다.
본 발명에서 사용되는 용어 "게이트 절연막"은 게이트 전극과 활성층을 분리하는 막을 의미한다.
본 발명에서 사용되는 용어 "소스전극 및 드레인전극"은 전자를 공급 및 흡수하는 전극을 의미한다.
본 발명에서 사용되는 용어 "포토리소그래피"는 빛에 따라 성질이 변하는 고분자인 포토레지스트(Photo Resist, PR)를 이용하여 기판 상에 미세회로를 구현하는데 사용되는 기술을 의미한다. 포토리소그래피를 이용한 패터닝 공정은 포토레지스트를 균일하게 코팅하고, 코팅된 포토레지스트를 열처리, 노광(Expose) 및 현상(Develop) 처리하여 특정 패턴을 갖는 포토레지스트를 형성한 후, 불필요한 포토레지스트를 용매를 이용하여 제거하는 리프트 오프(lift-off)하는 순서로 진행된다.
본 발명에서 사용되는 용어 "채널"은 소스전극에서 드레인전극까지의 물리적인 거리 내에서 형성되는 축적층(accumulation layer)을 의미한다.
본 발명은
반도체 기판 상에 절연층을 형성하는 단계;
상기 절연층 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판 상에 복합 기능막을 형성하는 단계;
상기 복합 기능막 상에 유기 반도체 채널층을 형성하는 단계;
상기 유기 반도체 채널층 상에 상기 유기 반도체 채널층을 감싸는 전극물질층을 형성하는 단계; 및
상기 전극물질층을 패터닝하여 소스전극 및 드레인전극을 형성하는 단계;를 포함하고, 유기 반도체 채널층, 소스전극 및 드레인전극이 미세 패터닝된 유기박막 트랜지스터의 제조방법을 제공한다.
도 1은 본 발명의 유기박막 트랜지스터의 제조방법을 나타낸 순서도이다.
도 2는 내지 도 5는 본 발명의 유기박막 트랜지스터의 제조방법에 따라 제조된 각 단계별 유기박막 트랜지스터를 나타낸 도면으로, 도 2(a) 내지 도 5(a)는 각 단계에서 유기박막 트랜지스터의 단면도이고, 도 2(b) 내지 도 5(b)는 각 단계에서 유기박막 트랜지스터의 평면도이다.
도 1을 참조하면, 도 2의 매립된 게이트 전극이 형성된 반도체 기판 및 절연층을 포함하는 기판은, 반도체 기판을 준비하는 단계(S10), 상기 반도체 기판 상에 절연층을 형성하는 단계(S11); 상기 절연층 상에 제1 포토레지스트 패턴을 형성하는 단계(S12); 상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 절연층을 식각하는 단계(S13); 상기 식각된 절연층을 게이트 금속으로 매립하여 게이트 전극을 형성하는 단계(S14); 및 상기 게이트 전극이 형성된 절연층 상의 제1 포토레지스트 패턴을 제거하는 단계(S15)를 포함하는 게이트 전극을 형성하는 단계(S20)에 의해 제조될 수 있다.
상기 반도체 기판 상에 절연층을 형성하는 단계(S11)는 반도체 기판 상에 화학 기상 증착법(Chemical Vapor Deposition, CVD), 물리적 기상 증착법(Physics Vapor Deposition, PVD) 또는 원자층 증착법(Atomic Layer Deposition, ALD) 등의 방법으로 절연층을 증착하여 형성하는 단계이다. 상기 반도체 기판은 400 ㎛ 내지 600 ㎛ 두께의 투명기판, 실리콘기판, 유리기판, 플라스틱 기판 및 플렉서블(flexible) 기판일 수 있고, 구체적으로 글라스(glass), 실리콘(Si), 폴리에테르술폰(PES), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리이미드(PI), 및 폴리에틸렌나프탈레이트(PEN) 일 수 있으며, 바람직하게는 실리콘(Si) 기판일 수 있다. 또한, 상기 절연층은 10 ㎚ 내지 10 ㎛ 두께의 SiO2, SiN, SixNy(x, y는 양의 실수), SiON, Al2O3, FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 TEOS(TetraEthOxySilane) 일 수 있고, 바람직하게는 SiO2일 수 있다. 상기 반도체 기판(101) 및 절연층(102)은 용매를 이용하여 세척할 수 있다. 상기 용매는 아세톤(Acetone), 이소프로필알콜(Isopropyl Alcohol, IPA) 및 탈이온수(Deionized water, DI water)일 수 있고, 상기 용매를 이용한 세척은 초음파와 함께 세척할 수 있으며, 상기 세척은 4 분 내지 6 분동안 세척할 수 있다. 바람직하게는 아세톤, IPA 및 DI water 순으로 각각 5 분씩 초음파 세척하여 기판 표면의 유기물 및 먼지 등을 제거할 수 있으나 이로 한정되는 것은 아니다.
상기 절연층 상에 제1 포토레지스트 패턴을 형성하는 단계(S12)는 상기 절연층(102) 상에 포토레지스트 조성물을 도포하고 그 위에 게이트 전극 패턴이 그려진 포토마스크(photomask)를 올려놓은 후, 노광 및 현상하는 포토리소그래피 공정을 이용하여 게이트 전극 패턴의 제1 포토레지스트를 형성하는 단계이다. 상기 도포되는 포토레지스트 조성물은 폴리(메틸 메타크릴레이트)(Poly(methyl methacrylate), PMMA), 폴리(메틸 글루타르이미드)(Poly(methyl glutarimide), PMGI), 페놀 포름알데히드 수지(Phenol formaldehyde resin), 다이아조나프토퀴논(diazonaphthoquinone, DNQ) 및 AZ 계열의 조성물을 포함하는 포지티브 포토레지스트(Positive Photoresist) 또는 노볼락 수지(Novolac), 헥사메톡시메틸멜라민(Hexa methoxy methyl melamine, HMMM) 및 SU-8계열의 조성물을 포함하는 네거티브 포토레지스트(Negative Photoresist)일 수 있고, 바람직하게는 DNQ 또는 노볼락 수지일 수 있다. 상기 포토마스크(photomask)는 자외선을 흡수하는 크롬 또는 철산화막으로 된 불투명 영역 및 빛을 통과하는 석영 또는 실리카로 된 투명 영역으로 구성되고, 상기 투명 영역에 크롬(Cr)으로 원하는 회로 패턴이 그려져 있는 마스크일 수 있다. 상기 노광은 전자빔(E-beam), 극자외선(EUV), I-선(I-line), 크립톤불소(KrF) 레이저, 아르곤불소(ArF) 레이저, 심자외선(DUV), 진공자외선(VUV), X-선 및 이온빔으로 구성된 군에서 선택되는 어느 하나 이상의 광원을 이용할 수 있고, 상기 광원을 이용하여 접촉 노광(Contact Printing), 근접 노광(Proximity Printing) 또는 투영 노광(Projection Printing) 할 수 있으며, 바람직하게는 I-선(356 ㎚) 광원을 이용하여 접촉 노광 할 수 있다. 상기 현상은 무기 알칼리류(수산화 나트륨, 탄산나트륨, 규산 나트륨, 암모니아수), 유기아민류(에틸아민, 디에틸아민, 트리에틸아민, 트리에탄올아민 등), 4급 암모늄염류(테트라메틸암모늄 하이드록시드, 테트라부틸암모늄 하이드록시드 등)의 수용액, 수용성 유기 용매(메탄올, 에탄올 등) 또는 계면활성제를 적당량 첨가한 수용액인 현상액을 이용할 수 있다. 구체적으로 포지티브 포토레지스트를 도포하고 노광한 경우, 빛에 노출된 부분의 포토레지스트가 분해되어 노광 후 빛에 노출된 부분이 현상액에 의해 씻겨나가 상기 패턴을 갖는 포토레지스트를 형성할 수 있다. 네거티브 포토레지스트를 노광한 경우, 빛에 노출된 부분의 포토레지스트가 화학적으로 결합하여 노광 후 빛에 노출되지 않은 부분이 현상액에 의해 씻겨나가 상기 패턴을 갖는 포토레지스트를 형성할 수 있다.
상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 절연층을 식각하는 단계(S13)는 게이트 전극 패턴이 형성된 제1 포토레지스트 패턴을 식각마스크로 이용하여 상기 절연층에 매립된 게이트(buried gate)를 형성할 수 있도록 식각하는 단계이다. 상기 식각하는 단계에서 상기 반도체 기판(101)은 식각되지 않고 상기 절연층(102)만 식각될 수 있다. 상기 절연층의 식각은 구체적으로 건식식각일 수 있고, 바람직하게는 플라즈마 건식식각일 수 있다. 상기 플라즈마 건식식각은 플라즈마화 된 불화가스를 이용하여 식각할 수 있고, 구체적으로 캐리어 가스인 불화성 기체 및 플라즈마화 된 불화가스를 이용하여 건식식각할 수 있다. 상기 플라즈마화는 RF 파워가 40 W 내지 60 W이고 압력 600 mTorr 내지 700 mTorr인 플라즈마 챔버에서 불화가스를 플라즈마화 한 후, 상기 챔버에 캐리어 가스인 불활성 가스를 주입하여 50 초 내지 70 초 동안 플라즈마 건식식각 할 수 있다. 상기 플라즈마 건식식각을 통해 상기 절연층(102) 표면의 60 ㎚ 내지 80 ㎚ 아래까지 플라즈마 건식식각 할 수 있다. 상기 불화가스는 C4F8, C4F6, CF4, CHF3, CFH3 및 CH2F2로 구성된 군에서 선택되는 적어도 하나 이상의 가스일 수 있고, 상기 불활성 가스는 He, Ar 또는 N2 가스일 수 있으며, 바람직하게는 Ar 및 CF4의 조합으로 절연층을 플라즈마 건식식각 할 수 있으나 이로 한정되는 것은 아니다. 예시적으로 RF 파워가 50 W이고, 압력 650 mTorr인 플라즈마 챔버에서 CF4를 플라즈마화 한 후, 상기 챔버에 상기 CF4와의 비율이 1:1이 되도록 Ar을 주입하여 60 초 동안 상기 절연층(102) 표면의 70 ㎚ 아래까지 식각할 수 있으나 이로 한정되는 것은 아니다.
또한, 상기 게이트 전극(200)을 형성하는 단계 이전에 상기 표면의 아래까지 식각된 절연층에 접착금속을 증착하여 매립할 수 있다. 상기 접착금속은 크롬(Cr) 티탄(Ti), 질화티탄(TiN), 티탄-텅스텐(TiW) 또는 니켈(Ni)일 수 있고, 바람직하게는 크롬 또는 티탄일 수 있으며, 상기 게이트 금속과 동일한 방법으로 증착하여 매립할 수 있고, 5 ㎚ 내지 15 ㎚의 두께로 증착하여 매립할 수 있다.
상기 식각된 절연층(102)에 게이트 금속을 매립하여 게이트 전극(200)을 형성하는 단계(S14)는 상기 표면의 아래까지 식각된 절연층 상에 게이트 금속을 증착하여 매립하는 단계이다. 상기 게이트 전극(200)은 상기 식각된 절연층에 게이트 금속을 물리적 기상 증착법(PVD)으로 증착할 수 있고, 구체적으로 전자빔 증착기(E-beam evaporator)를 이용하여 진공증착될 수 있으며, 바람직하게는 압력이 10-4 Torr 내지 10-7 Torr인 전자빔 증착기를 이용하여 게이트 금속을 상기 표면의 아래까지 식각된 절연층에 진공증착하여 매립할 수 있다. 상기 식각된 절연층에 증착하여 매립하는 게이트 금속은 금(Au), 백금(Pt), 은(Ag), 니켈(Ni), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 크롬(Cr), 텅스텐(W), 네오듐(Nd), 알루미늄(Al), 실리콘(Si), 도핑된 실리콘 및 이들의 합금일 수 있고, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층일 수 있으며, 구체적으로 50 ㎚ 내지 70 ㎚ 두께의 상기 금속 또는 합금의 단일층 또는 다중층일 수 있고, 바람직하게는 55 ㎚ 내지 65 ㎚ 두께의 금일 수 있다. 상기 게이트 전극(200)의 폭은 이후 형성될 소스전극(600-a) 및 드레인전극(600-b)의 간격과 일치하는 것이 가장 이상적이나 실제 제작시 오류가 발생할 수 있으므로, 상기 소스전극 및 드레인전극의 간격보다 약간 크게 형성하는 것이 바람직하다. 예시적으로 게이트 전극(200)의 형성은 표면의 아래까지 식각된 절연층(102)에 10-6 Torr의 전자빔 증착기를 이용하여 게이트 금속인 금을 60 ㎚의 두께로 증착하여 매립된 게이트 전극을 형성할 수 있으나, 이로 한정되는 것은 아니다.
상기 제1 포토레지스트 패턴을 제거하는 단계(S15)는 게이트 전극(200)이 형성된 절연층(102) 상의 불필요한 포토레지스트를 용매를 이용하여 제거하는 단계이다. 상기 포토레지스트를 제거하는 용매 및 방법은 상기 반도체 기판(101) 및 절연층(102)을 세척하는 용매 및 방법과 동일할 수 있다.
상기 제1 포토레지스트 패턴이 제거된 기판(100)의 표면을 정리하기 위해 후속 공정으로 광역 평탄화(plantation) 할 수 있다. 상기 평탄화는 화학적 연마(Chemical-mechanical polishing, CMP) 할 수 있고, 상기 절연층 표면으로부터 약 50 Å 내지 100 Å 아래의 지점을 연마의 타겟으로 하여 수행할 수 있다. 상기 CMP의 공정은 연마 패드 및 웨이퍼의 회전속도, 웨이퍼에 가해지는 압력, 패드의 패턴 방향성 등 기계적인(mechanical) 요인 뿐만 아니라, 슬러리 연마 입자 및 웨이퍼 표면 간의 상호작용, 슬러리 유기 첨가제의 역할 등 화학적(chemical)인 영향에 따라 평탄화 정도가 다를 수 있다.
도 1을 참조하면, 도 3의 복합 기능막이 형성된 기판은, 매립된 게이트 전극이 형성된 절연층 상에 게이트 유전막을 형성하는 단계(S21); 및 상기 게이트 유전막 상에 유기 절연막을 형성하는 단계(S22);를 포함하는 복합 기능막을 형성하는 단계(S30)에 의해 제조될 수 있다.
상기 매립된 게이트 전극(200)이 형성된 절연층(102) 상에 게이트 유전막(301)을 형성하는 단계(S21)는 진공증착, 원자층 증착 또는 플라즈마 기상화학증착(plasma enhanced chemical vapor deposition, PECVD) 등의 방법으로 게이트 유전물질을 증착하여 형성하는 단계이다. 상기 게이트 유전막(301)은 게이트 유전물질을 5 ㎚ 내지 15 ㎚의 두께로 증착하여 형성할 수 있고, 구체적으로 압력이 500 mTorr 내지 700 mTorr인 플라즈마 챔버에서 상기 게이트 유전물질을 플라즈마화 한 후 온도가 90 ℃ 내지 120 ℃인 상기 매립된 게이트 전극(200)이 형성된 절연층(102) 상에 원자층 증착하여 형성할 수 있다. 상기 게이트 유전물질은 Al2O3, TiOx, TaOx, HfOx, 및 LaOx, SiAlON, InGaZnO, ZnSnO, GaO, InSnZnO, InGaSnO 및 HfInZnO로 구성된 군에서 선택되는 하나 이상의 게이트 유전물질일 수 있고, 바람직하게는 Al2O3일 수 있다. 예시적으로, 게이트 절연막(301)의 형성은 RF 파워가 90 W이고 압력이 600 mTorr인 플라즈마 챔버에서 Al2O3을 플라즈마화 한 후, 온도가 100 ℃인 상기 매립된 게이트 전극(200)이 형성된 절연층(102)에 10 ㎚의 두께로 증착할 수 있으나 이로 한정되는 것은 아니다. 상기 증착된 게이트 유전막(301)은 기판 표면에 코팅되어 산소나 수분이 침투하지 못하게 하고 과식각을 방지하여 트랜지스터 기판의 불량률을 낮추고 신뢰성을 향상시킬 수 있다.
상기 절연층(102)에 증착된 게이트 유전막(301)의 안정성 및 결정성을 개선하기 위해 증착 이후 후속 공정으로 어닐링(post-annealing)을 할 수 있고, 상기 어닐링은 기압이 10-5 Torr 내지 10-7 Torr인 N2 분위기 하에서 1 시간 내지 2 시간동안 상기 기판을 200 ℃ 내지 350 ℃의 온도에서 가열하여 어닐링 할 수 있으며, 바람직하게는 250 ℃ 내지 350 ℃의 온도에서 가열해서 어닐링할 수 있다. 상기 어닐링 온도가 200 ℃ 보다 낮을 경우 증착된 게이트 유전막이 결정화(crystallization) 되지 않을 수 있고, 350 ℃ 보다 높은 경우 기판을 변형시켜 트랜지스터의 특성을 저하시킬 수 있으므로 200 ℃ 내지 350 ℃에서 어닐링 하는 것이 바람직하다.
상기 게이트 유전막(301) 상에 유기 절연막(302)을 형성하는 단계(S22)는 진공증착 또는 졸-겔(sol-gel)법으로 절연물질을 증착하여 형성하는 단계이다. 상기 유기 절연막은 절연물질을 5 ㎚ 내지 25 ㎚의 두께로 증착하여 형성할 수 있고, 구체적으로 졸-겔법으로 상기 게이트 유전막(301)이 형성된 기판(100)을 회전시키면서 절연물질을 증착하여 형성할 수 있다. 상기 절연물질은 SiO2, SiNx, Ta2O5, BST(BaxSr1-xTiO3), PZT(PbZrxTi1-xO3), PMMA(poly methylmethacrylate), PS(polystyrene), PI(polyimide), 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 및 이들의 하나 이상을 포함하는 화합물로 구성된 군에서 선택되는 하나 이상의 절연물질일 수 있고, 구체적으로는 SiO2 및 SiNx을 포함하는 무기물; 및 PVP(Poly 4-Vinlyphenol), PVA(Polyvinly Alcohol), PI 및 PMMA을 포함하는 유기물;로 구성된 군에서 선택되는 하나 이상의 절연물질일 수 있으며, 바람직하게는 PMMA일 수 있다. 예시적으로 유기 절연막(302)의 형성은 게이트 유전막(301)이 증착된 기판(100)을 회전시키면서 졸-겔법을 이용하여 PMMA를 20 ㎚의 두께로 증착할 수 있으나 이로 한정되는 것은 아니다.
졸-겔법으로 상기 유기 절연막(302)을 형성하는 경우, 상기 절연물질의 분산매로 사용된 용매를 제거하기 위해 후속 공정으로 열처리(post-deposition annealing)할 수 있다. 상기 열처리는 대기 분위기 하에 상기 유기 절연막(302)이 형성된 기판(100)을 가열하여 열처리 할 수 있고, 유기 반도체 특성상 열에 민감하기 때문에 상기 잔여 용매에 따라 열처리 온도는 상이할 수 있으며, 구체적으로 40 ℃ 내지 120 ℃로 5 분간 내지 20 분간 가열하여 열처리 할 수 있다. 상기 열처리를 통해 잔여 용매를 제거할 수 있고, 유기 절연막(302)의 결정립(grain)의 크기를 최대화 할 수 있으며, 유기 절연막(302)의 안정성 및 결정성을 개선할 수 있다. 상기 절연물질의 분산매는 증착되는 절연물질에 의해 선택될 수 있고, 구체적으로 물, 메탄올, 에탄올, 톨루엔, 에틸렌글리콜, 실리콘 오일, 글리세롤, 퍼플루오로데칼린, 퍼플루오르메틸데칼린, 퍼플루오르노난, 퍼플루오르이소산, 퍼플루오르시클로헥산, 퍼플루오르1,2-디메틸시클로헥산, 퍼플루오르2-메틸2-펜텐, 퍼플루오르케로센 및 폴리다이메틸실로세인으로 구성된 군에서 선택되는 하나 이상의 용매일 수 있고, 바람직하게는 톨루엔일 수 있으나, 이로 한정되는 것은 아니다. 진공증착으로 상기 유기 절연막(302)을 형성하는 경우, 용매를 사용하지 않아 상기 후속 공정이 필요하지 않을 수 있다.
도 1을 참조하면, 도 4의 유기 반도체 채널층이 형성된 기판은, 복합 기능막 상에 유기 반도체 물질층을 형성하는 단계(S31); 상기 유기 반도체 물질층 상에 전극물질층을 형성하는 단계(S32); 상기 전극물질층 상에 제2 포토레지스트 패턴을 형성하는 단계(S33); 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 전극물질층을 선택적으로 식각하여 패터닝하는 단계(S34); 상기 패터닝된 전극물질층 상의 제2 포토레지스트 패턴을 제거하는 단계(S35); 및 상기 패터닝된 전극물질층을 식각마스크로 하여 상기 유기 반도체 물질층 및 유기 절연막을 식각하여 패터닝하는 단계(S36);를 포함하는 유기 반도체 물질층을 형성하는 단계(S40)에 의해 제조될 수 있다.
상기 게이트 유전막(301) 및 유기 절연막(302)을 증착하여 형성된 복합 기능막(300) 상에 유기 반도체 물질층(400)을 형성하는 단계(S31)는 진공증착, 졸-겔 증착 또는 열증착(Thermal evaporation) 등의 방법으로 유기 반도체 물질을 증착하여 형성하는 단계이다. 상기 유기 반도체 물질층(400)은 유기 반도체 물질을 3 ㎚ 내지 50 ㎚의 두께로 증착하여 형성할 수 있고, 구체적으로 10-5 Torr 내지 10-7 Torr 인 열증착 챔버에서 유기 반도체 물질을 기체화 한 후 복합 기능막(300) 상에 증착하여 형성할 수 있다. 상기 유기 반도체 물질은 펜타센(pentacene), 테트라센 (tetracene), DNTT(Dinaphtho[2,3-b:2',3'-f]thieno[3,2-b]thiophene), 올리고티오펜(oligo thiophene), 폴리티오펜(polythiophene), 금속 프탈로시아닌(metal phthalocyanine), 폴리페닐렌(polyphenylene), 폴리비닐렌페닐렌(polyvinylenephenylene), 폴리플루오렌 (polyfluorene) 및 풀러렌(C60)으로 구성된 군에서 선택되는 하나 이상의 유기 반도체 물질일 수 있으며, 바람직하게는 펜타센 또는 DNTT 일 수 있다. 예시적으로 유기 반도체 물질층(400)의 형성은 압력이 10-6 Torr인 열증착 챔버에서 DNTT를 기체화한 후 복합 기능막(300)이 형성된 기판(100)에 40 ㎚의 두께로 열증착 할 수 있으나, 이로 한정되는 것은 아니다.
진공증착법 또는 열증착법으로 상기 유기 반도체 물질층(400)을 형성하는 경우, 용매를 사용하지 않아 상기 후속 공정이 필요하지 않을 수 있다. 졸-겔법으로 상기 유기 반도체 물질층(400)을 형성하는 경우, 상기 유기 반도체 물질의 분산매로 사용된 용매를 제거하기 위해 후속 공정으로 열처리를 할 수 있다. 상기 열처리는 대기 분위기 하에서 상기 유기 반도체 물질층(400)이 형성된 기판(100)을 가열하여 열처리 할 수 있고, 유기 반도체 특성상 열에 민감하기 때문에 상기 유기 반도체 물질에 의해 열처리 온도는 상이할 수 있으며, 구체적으로 100 ℃ 내지 150 ℃로 5 분간 내지 20 분간 가열하여 열처리 할 수 있다. 상기 열처리를 통해 잔여 용매를 제거할 수 있고, 유기 반도체 물질층(400)의 결정립(grain)의 크기를 최대화 할 수 있으며, 반도체 물질층(400)의 안정성 및 결정성을 개선할 수 있고, 유기 절연막(302) 및 유기 반도체 물질층(400) 간의 접착력이 향상될 수 있다. 상기 유기 반도체 물질의 분산매는 증착되는 유기 반도체 물질에 의해 선택될 수 있고, 구체적으로 물, 메탄올, 에탄올, 톨루엔, 에틸렌글리콜, 실리콘 오일, 글리세롤, 퍼플루오로데칼린, 퍼플루오르메틸데칼린, 퍼플루오르노난, 퍼플루오르이소산, 퍼플루오르시클로헥산, 퍼플루오르1,2-디메틸시클로헥산, 퍼플루오르2-메틸2-펜텐, 퍼플루오르케로센 및 폴리다이메틸실로세인으로 구성된 군에서 선택되는 하나 이상의 용매일 수 있고, 바람직하게는 톨루엔일 수 있으나, 이로 한정되는 것은 아니다.
상기 유기 반도체 물질층(400) 상에 전극물질층(500)을 형성하는 단계(S32)는 진공증착 또는 열증착 등의 방법으로 전극물질을 증착하여 형성하는 단계이다. 상기 전극물질층은 전극물질을 20 ㎚ 내지 40 ㎚의 두께로 증착하여 형성할 수 있고, 구체적으로 10-5 Torr 내지 10-7 Torr 인 열증착 챔버에서 전극물질을 기체화 한 후 유기 반도체 물질층(400) 상에 증착하여 형성할 수 있다. 상기 전극물질은 습식식각이 가능한 금속일 수 있고, 구체적으로 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 팔라듐(Pa), 로듐(Rh), 텅스텐(W) 및 이들의 합금으로 구성된 군에서 선택되는 하나 이상의 금속일 수 있으며, 바람직하게는 금일 수 있다. 예시적으로 전극물질층(500)의 형성은 압력이 10-6 Torr인 열증착 챔버에서 금을 기체화한 후 상기 유기 반도체 물질층(400)이 형성된 기판(100) 상에 30 ㎚의 두께로 열증착 할 수 있으나, 이로 한정되는 것은 아니다.
상기 전극물질층(500) 상에 제2 포토레지스트 패턴을 형성하는 단계(S33)는 상기 전극물질층 상에 포토레지스트 조성물을 도포하고 그 위에 유기 반도체 채널층 패턴이 그려진 포토마스크를 올려놓은 후, 노광 및 현상하는 포토리소그래피 공정을 이용하여 유기 반도체 채널 패턴의 제2 포토레지스트를 형성하는 단계이다. 상기 포토리소그래피 공정에서 사용되는 포토레지스트 조성물 및 포토마스크의 종류, 노광 방법 및 현상 방법은 제1 포토레지스트 패턴을 형성하는 단계(S12)와 동일하므로, 위의 내용을 원용한다.
상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 전극물질층(500)을 선택적으로 식각하여 패터닝하는 단계(S34)는 유기 반도체 채널층 패턴이 형성된 제2 포토레지스트 패턴을 식각마스크로 이용하여 상기 전극물질층(500)을 유기 반도체 채널층 패턴으로 식각하여 패터닝하는 단계이다. 상기 식각하는 단계에서 상기 반도체 기판(101) 및 절연층(102)을 포함하는 기판(100), 게이트 유전막(301) 및 유기 절연막(302)을 포함하는 복합 기능막(300) 및 유기 반도체 물질층(400)은 식각되지 않고 상기 전극물질층(500)만 선택적으로 식각되어 패터닝 될 수 있다. 상기 전극물질층(500)의 식각은 구체적으로 부식액을 이용하는 습식식각일 수 있고, 상기 부식액에 복합 기능막(300), 유기 반도체 물질층(400) 및 전극물질층(500)을 포함하는 기판(100)을 1초 내지 15초 동안 담가 습식식각할 수 있다. 상기 부식액은 상기 전극물질층(500)을 식각할 수 있는 금속 부식액을 제한없이 사용할 수 있다. 예시적으로, 유기 반도체 물질층(400) 위에 전극물질인 금이 30 ㎚의 두께로 증착된 기판을 HCl/HNO3, KI/I2, NaCN 및 KCN 용액으로 구성된 군에서 선택되는 하나 이상의 금 부식액에 5 초 내지 10 초 동안 넣어 상기 금을 습식식각하여 제2 포토레지스트 패턴으로 패터닝 할 수 있으나, 이로 한정되는 것은 아니다.
상기 제2 포토레지스트 패턴을 제거하는 단계(S35)는 패터닝된 전극물질층(500) 상의 불필요한 포토레지스트를 용매를 이용하여 제거하는 단계이다. 상기 포토레지스트를 제거하는 용매는 유기 반도체 물질층(400) 및 전극물질층(500)에 손상을 주지 않는 용매를 제한없이 이용할 수 있으며, 구체적으로 NMP(N-Methyl pyrrolidone), DMP(1,5-Dimethyl phthalate), DMAc(Dimethylacetamide), DMSO(Dimethyl sulfoxide) 및 GBL(γ-butyrolactone)로 구성된 군에서 선택되는 하나 이상의 용매를 이용할 수 있고, 바람직하게는 DMSO를 이용할 수 있으나 이로 한정되는 것은 아니다.
상기 제2 포토레지스트 패턴으로 패터닝된 전극물질층(500)을 식각마스크로 하여 상기 유기 반도체 물질층(400) 및 유기 절연막(302)을 선택적으로 식각하여 패터닝하는 단계(S36)는 상기 유기 반도체 채널층 패턴으로 패터닝된 전극물질층(500)을 식각마스크로 하여 유기 반도체 물질층 및 유기 절연막을 유기 반도체 채널층 패턴으로 식각하여 패터닝하는 단계이다. 상기 식각하여 패터닝하는 단계에서 복합 기능막의 게이트 유전막(301)은 식각되지 않고 유기 반도체 물질층(400) 및 유기 절연막(302)만 식각될 수 있다. 상기 유기 반도체 물질층(400) 및 유기 절연막(302)의 식각은 구체적으로 건식식각일 수 있고, 바람직하게는 O2 플라즈마 건식식각 일 수 있다. 상기 O2 플라즈마 건식식각은 RF 파워가 40 W 내지 60 W이고 압력이 300 mTorr 내지 400 mTorr인 플라즈마 챔버에서 플라즈마화 된 O2를 이용하여 20 초 내지 50 초 동안 플라즈마 건식식각할 수 있다. 예시적으로 RF 파워가 50 W 이고 압력이 350 mTorr인 플라즈마 챔버에서 플라즈마화된 O2로 30 초 동안 식각하여 기판(100)의 유기 반도체 물질층(400) 및 유기 절연막(302)을 유기 반도체 채널층 패턴으로 패터닝할 수 있으나 이로 한정되는 것은 아니다.
도 1을 참조하면, 도 5의 소스전극 및 드레인전극이 형성된 기판은, 패터닝된 전극물질층(500), 유기 반도체 채널층(400) 및 유기 절연막(302)을 감싸도록 전극물질을 추가로 증착하는 단계(S41); 상기 전극물질이 추가로 증착된 전극물질층 상에 제3 포토레지스트 패턴을 형성하는 단계(S42); 및 상기 제3 포토레지스트 패턴을 식각마스크로 하여 상기 전극물질층을 선택적으로 식각하여 패터닝하는 단계(S43); 및 상기 패터닝된 전극물질층 상의 제3 포토레지스트 패턴을 제거하는 단계(S44)를 포함하는 소스전극 및 드레인전극을 형성하는 단계(S50)에 의해 제조될 수 있다.
상기 전극물질을 추가로 증착하는 단계(S41)는 진공증착 또는 열증착 등의 방법으로 유기 반도체 채널층 패턴으로 패터닝된 전극물질층(500), 유기 반도체 채널층(400) 및 유기 절연막(302)을 감싸도록 전극물질을 증착하는 단계이다. 상기 추가 증착을 통해 유기 용매에 손상될 수 있는 유기 반도체 채널층(400) 및 유기 절연막(302)을 보호할 수 있다. 상기 전극물질은 60 ㎚ 내지 80 ㎚의 두께로 증착할 수 있고, 구체적으로 10-5 Torr 내지 10-7 Torr 인 열증착 챔버에서 전극물질을 기체화 한 후 증착할 수 있다. 상기 추가로 증착되는 전극물질은 습식식각이 가능한 금속일 수 있고, 구체적으로 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 팔라듐(Pa), 로듐(Rh), 텅스텐(W) 및 이들의 합금으로 구성된 군에서 선택되는 하나 이상의 금속일 수 있으며, 바람직하게는 금일 수 있고, 보다 바람직하게는 상기 유기 반도체 물질층(400) 상에 전극물질층(500)을 형성하는 단계(S32)에서 증착된 전극물질과 동일한 금속일 수 있다. 예시적으로 추가로 증착되는 전극물질은 압력이 10-6 Torr인 열증착 챔버에서 상기 유기 반도체 물질층(400)에 증착된 전극물질층(500)과 동일한 금속인 금을 기체화한 후 70 ㎚의 두께로 상기 패터닝된 전극물질층(500), 유기 반도체 채널층(400) 및 유기 절연막(302)을 감싸도록 열증착할 수 있으나, 이로 한정되는 것은 아니다.
상기 전극물질이 추가로 증착된 전극물질층(500)에 제3 포토레지스트 패턴을 형성하는 단계(S42)는 상기 전극물질층 상에 포토레지스트 조성물을 도포하고 그 위에 소스전극 및 드레인전극 패턴이 그려진 포토마스크를 올려놓은 후, 노광 및 현상하는 포토리소그래피 공정을 이용하여 소스전극 및 드레인전극 패턴의 제3 포토레지스트를 형성하는 단계이다. 상기 포토리소그래피 공정에서 사용되는 포토레지스트 조성물 및 포토마스크의 종류, 노광 방법 및 현상 방법은 제1 포토레지스트 패턴을 형성하는 단계(S12) 및 제2 포토레지스트 패턴을 형성하는 단계(S33)와 동일하므로, 위의 내용을 원용한다.
상기 제3 포토레지스트 패턴을 식각마스크로 하여 상기 전극물질이 추가로 증착된 전극물질층(500)을 선택적으로 식각하여 패터닝하는 단계(S43)는 소스전극 및 드레인전극 패턴이 형성된 제3 포토레지스트 패턴을 식각마스크로 이용하여 상기 전극물질이 추가로 증착된 전극물질층(500)을 소스전극 및 드레인전극 패턴으로 식각하여 패터닝하는 단계이다. 상기 식각하는 단계에서 상기 반도체 기판(101) 및 게이트 전극이 매립된 절연층(102)을 포함하는 기판(100), 게이트 유전막(301) 및 유기 반도체 채널막 패턴의 유기 절연막(302)을 포함하는 복합 기능막(300) 및 유기 반도체 채널층(400)은 식각되지 않고 상기 전극물질층(500)만 선택적으로 식각되어 패터닝 될 수 있다. 상기 전극물질층(500)의 식각은 구체적으로 부식액을 이용하는 습식식각일 수 있고, 상기 부식액에 복합 기능막(300), 유기 반도체 물질층(400) 및 전극물질층(500)을 포함하는 기판(100)을 10 초 내지 15 초 동안 담가 습식식각할 수 있다. 상기 부식액은 상기 전극물질층(500)을 식각할 수 있는 금속 부식액을 제한없이 사용할 수 있다. 예시적으로, 유기 반도체 물질층(400) 위에 전극물질인 금이 70 ㎚의 두께로 증착된 기판을 HCl/HNO3, KI/I2, NaCN 및 KCN 용액으로 구성된 군에서 선택되는 하나 이상의 금 부식액에 15 초 내지 25 초 동안 넣고 금을 습식식각할 수 있으나, 이로 한정되는 것은 아니다.
상기 제3 포토레지스트 패턴을 제거하는 단계(S44)는 패터닝된 전극물질층(500) 상의 불필요한 포토레지스트를 용매를 이용하여 제거하는 단계이다. 상기 제2 포토레지스트 패턴을 제거하는 방법과 동일하게 기판(100), 복합 기능막(300) 유기 반도체 채널층(400) 및 전극물질층(500)에 손상을 주지 않는 용매를 제한없이 이용할 수 있으며, 구체적으로 NMP(N-Methyl pyrrolidone), DMP(1,5-Dimethyl phthalate), DMAc(Dimethylacetamide), DMSO(Dimethyl sulfoxide) 및 GBL(γ-butyrolactone)로 구성된 군에서 선택되는 하나 이상의 용매를 이용할 수 있고, 바람직하게는 DMSO를 이용할 수 있으나 이로 한정되는 것은 아니다.
또한, 본 발명은 반도체 기판; 상기 반도체 기판 상에 형성된 절연층; 상기 절연층에 형성된 게이트 전극; 상기 게이트 전극이 형성된 절연층 상에 형성된 복합 기능막; 상기 복합 기능막 상에 형성된 유기 반도체 채널층; 상기 유기 반도체 채널층 상에 형성된 소스전극 및 드레인전극;을 포함하는, 미세 패터닝된 유기박막 트랜지스터를 제공한다. 상기 복합 기능막은 게이트 유전막 및 유기 절연막을 포함한다.
본 발명의 일 양태에서, 본 발명의 미세 패터닝된 유기박막 트랜지스터는 미세 패턴화된 제2, 제3 포토레지스트를 이용하여 미세 패터닝된 유기 반도체 채널층, 소스전극 및 드레인전극을 형성하였다.
본 발명의 일 양태에서, 본 발명의 미세 패터닝된 유기박막 트랜지스터는 채널길이가 매우 작은 유기박막 트랜지스터일 수 있고, 상기 채널길이는 1 ㎛ 내지 15 ㎛ 일 수 있으며, 구체적으로 1 ㎛ 내지 13 ㎛ 일 수 있고, 바람직하게는 3 ㎛ 내지 13 ㎛ 일 수 있다. 또한, 본 발명의 미세 패터닝된 유기박막 트랜지스터는 채널길이 대 채널폭의 비율은 1 : 1 내지 1 : 4 일 수 있고, 구체적으로 1 : 1 내지 1 : 3 일 수 있으며, 바람직하게는 1 : 1 내지 1 : 2 일 수 있다. 상기 채널길이는 소스전극에서 드레인전극까지의 물리적인 거리로, 채널길이가 15 ㎛ 이하일 경우 높은 전자 이동도를 가질 수 있으나, 1 ㎛ 이하일 경우 전류가 누설되는 단채널 효과(short channel effect)가 발생할 수 있으므로, 트랜지스터의 채널길이를 1 ㎛ 내지 15 ㎛로 설정할 수 있다. 또한, 상기 채널폭은 소스전극 및 드레인전극의 너비로, 상기 채널폭이 넓을수록 저항이 낮아져 높은 전자 이동도를 가질 수 있다.
상기 미세 패터닝된 유기박막 트랜지스터에서 반도체 기판의 종류, 절연층의 종류, 게이트 유전막의 게이트 유전물질, 유기 절연막의 절연물질, 게이트 금속, 유기 반도체 채널층의 유기물, 소스전극 및 드레인전극의 금속 등은 상기 제조방법에 개시된 바와 동일하므로, 상기 내용을 원용한다.
도 6을 참조하면, 본 발명의 제조방법에 의해 미세 패턴화된 제1 내지 제3 포토레지스트를 식각마스크로 하여 유기 반도체 채널층, 소스전극 및 드레인전극이 미세 패터닝된 본원발명의 유기박막 트랜지스터와 종래의 새도우 마스크를 이용하여 패터닝하여 제작된 유기박막 트랜지스터를 비교한 결과, 본 발명의 제조방법으로 제작된 트랜지스터의 채널길이가 매우 작음을 확인하였다.
이하, 본 발명을 실시예 및 비교예를 통해 상세히 설명한다.
단, 하기 실시예 및 비교예는 본 발명을 예시하는 것일 뿐, 본 발명의 내용이 하기 실시예 및 실험예에 한정되는 것은 아니다.
<실시예 1> 미세 패터닝된 유기박막 트랜지스터 제조
<1-1> 기판 상에 게이트 전극을 형성
500 ㎛의 Si/SiO2 웨이퍼 기판을 아세톤(Acetone), 이소프로필알콜(Isopropyl Alcohol, IPA) 및 탈이온수(Deionized water, DI water) 순으로 각각 5분씩 초음파 세척하였다. 상기 세척된 기판에 포토레지스트인 DNQ를 도포하고 게이트 패턴이 형성된 포토마스크(photomask)를 올려놓은 후, I-선 광원으로 접촉노광 및 현상액으로 현상하여 게이트 패턴의 포토레지스트를 형성하였다.
상기 형성된 게이트 패턴의 포토레지스트를 식각마스크로 사용하여 압력이 660 mTorr 및 RF 전원이 50 W인 플라즈마 챔버에서 플라즈마화된 비율이 1:1인 CF4 및 Ar 가스로 60 초 동안 70 ㎚의 상기 기판을 플라즈마 식각하였다.
상기 플라즈마 식각된 기판 표면에 10-6 Torr의 전자빔 증착기(E-beam evaporator)를 이용하여 10 ㎚의 Ti를 증착하고, 상기 접착층에 60 ㎚의 Pt를 진공증착한 후, 상기와 기판을 세척하는 방법과 동일한 방법으로 기판을 세척하여 포토레지스트를 제거하였다.
세척된 기판의 표면으로부터 약 50 Å 아래 지점을 타겟으로 하여 화학적 연마하여 광역 평탄화하였다.
<1-2> 기판 상에 복합 기능막 형성
온도가 100 ℃인 상기 실시예 <1-1>의 게이트 전극이 형성된 기판에 RF 파워가 10 W 및 압력이 600 mTorr 인 플라즈마 챔버에서 플라즈마화 된 10 ㎚의 Al2O3를 증착하였다. 증착 후 압력이 10-6 Torr인 N2 분위기 하에서 1시간 동안 300 ℃로 가열하여 어닐링하였다.
상기 Al2O3 증착 후 어닐링된 기판을 회전하면서 20 ㎚의 PMMA를 증착하고, 70 ℃에서 10분간 열처리(post-deposition annealing)하여 게이트 유전막(Al2O3) 및 유기 절연막(PMMA)을 포함하는 복합 기능막을 형성하였다.
<1-3> 기판 상에 유기 반도체 채널층 형성
압력이 10-6 Torr인 열증착 챔버에서 기체화된 DNTT를 상기 실시예 <1-2>의 열처리된 게이트 절연막에 40 ㎚의 두께로 증착하여 유기 반도체 물질층을 형성하고, 130 ℃에서 20분간 열처리하였다.
열처리된 DNTT 상를 포함하는 기판 상에 압력이 10-6 Torr인 열증착 챔버에서 기체화된 금(Au)을 30 ㎚의 두께로 증착하여 전극물질층을 형성한 후, 상기 실시예 <1-1>과 동일한 방법으로 제작된 채널층 패턴의 포토레지스트를 형성하였다.
상기 형성된 채널층 패턴의 포토레지스트를 식각마스크로 사용하여 6초 동안 KI/I2 용액으로 30 ㎚의 상기 금(Au)을 식각하고 DMSO에 넣어 상기 포토레지스트를 제거하였다.
상기 포토레지스트가 제거된 채널층 패턴으로 식각된 금(Au)을 식각마스크로 사용하여 압력이 350 mTorr 및 RF 전원 50 W인 플라즈마 챔버에서 플라즈마화 된 O2 가스로 30 초 동안 상기 기판의 DNTT 및 PMMA를 플라즈마 식각하였다. 이때 Al2O3는 식각되지 않음을 확인하였다.
<1-4> 기판 상에 소스전극 및 드레인전극 형성
식각된 DNTT 및 PMMA를 감싸도록 상기 실시예 <1-3>의 기판에 압력이 10-6 Torr인 열증착 챔버에서 기체화된 금(Au)을 70 ㎚의 두께로 추가 증착하고, 상기 실시예 <1-1>과 동일한 방법으로 제작된 소스전극 및 드레인전극 패턴의 포토레지스트를 형성하였다.
상기 형성된 소스전극 및 드레인전극 패턴의 포토레지스트를 식각마스크로 사용하여 20초 동안 KI/I2 용액에 넣어 100 ㎚의 상기 금(Au)을 식각하고 DMSO에 넣어 상기 포토레지스트를 제거하여 포토리소그래피를 이용하여 유기 반도체층 및 소스전극 및 드레인전극이 미세 패터닝된 유기박막 트랜지스터를 제작하였다.
<비교예 1> 새도우 마스크(Shadow mask)를 이용하여 제조한 유기박막 트랜지스터와의 성능 비교
새도우 마스크를 이용하여 패터닝한 채널폭(W)이 200 ㎛이고, 채널길이(L)가 100 ㎛인 유기박막 트랜지스터와 상기 <실시예 1>의 제조방법으로 제조한 W가 12 ㎛이고 L이 6 ㎛인 유기박막 트랜지스터의 전기적 특성을 비교하였다.
그 결과, W/L의 비율이 동일하여 온 전류(on current)에서 게이트 전압(gate voltage)은 큰 차이가 나타나지 않으나(도 7의 (a) 참조), 본 발명의 트랜지스터의 전류 저하가 나타나지 않고, 종래의 트랜지스터보다 면적이 더 작아 전류효과 이동도(field-effect mobility)가 우수함을 확인하였다(도 7의 (b) 참조).
<비교예 2> 미세 패터닝된 유기박막 트랜지스터 성능 확인
<2-1> 유기박막 트랜지스터의 on/off 전류 측정
상기 <실시예 1>의 제조방법으로 제조한 25개의 유기박막 트랜지스터의 전류를 각각 측정한 결과, on/off 전류비가 높고 상기 on/off 전류의 분포범위가 좁아 25개의 유기박막 트랜지스터의 특성이 유사함을 확인하였다(도 8의 (a) 참조).
<2-2> 유기박막 트랜지스터의 전계효과 이동도 측정
상기 <실시예 1>의 제조방법으로 제조한 25개의 유기박막 트랜지스터의 전계효과 이동도를 각각 측정한 결과, 제조된 트랜지스터의 이동도(μFE)가 높고 상기 이동도의 분포범위가 좁아 25개의 유기박막 트랜지스터의 특성이 유사함을 확인하였다(도 8의 (b) 참조).
<2-3> 유기박막 트랜지스터의 문턱전압(thereshold, V th ) 측정
상기 <실시예 1>의 제조방법으로 제조한 25개의 유기박막 트랜지스터의 문턱전압을 각각 측정한 결과, 제조된 트랜지스터의 문턱전압(Vth)이 낮고 분포범위가 좁아 25개의 유기박막 트랜지스터의 특성이 유사함을 확인하였다(도 8의 (c) 참조).
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 기판 101: 반도체기판
102: 절연층 200: 게이트 전극
300: 복합 기능막 301: 게이트 유전막
302: 유기 절연막 400: 유기 반도체 채널층
500: 전극물질층 600-a: 소스전극
600-b: 드레인전극

Claims (18)

  1. 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판 상에 복합 기능막을 형성하는 단계;
    상기 복합 기능막 상에 유기 반도체 채널층을 형성하는 단계;
    상기 유기 반도체 채널층 상에 상기 유기 반도체 채널층을 감싸는 전극물질층을 형성하는 단계; 및
    상기 전극물질층을 패터닝하여 소스전극 및 드레인전극을 형성하는 단계;를 포함하는 유기박막 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 절연층 상에 게이트 전극을 형성하는 단계는
    상기 절연체 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 절연층을 식각하는 단계;
    상기 식각된 절연층에 게이트 금속을 매립하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극이 형성된 절연층 상의 제1 포토레지스트 패턴을 제거하는 단계;를 포함하는, 유기박막 트랜지스터 제조방법.
  3. 제2항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에,
    상기 식각된 절연층의 표면 상에 크롬(Cr), 티탄(Ti), 질화티탄(TiN), 티탄-텅스텐(TiW) 및 니켈(Ni)로 구성된 군에서 선택되는 하나 이상의 접착금속을 증착하는 단계;를 추가로 포함하는, 유기박막 트랜지스터 제조방법.
  4. 제1항에 있어서,
    상기 게이트 전극이 형성된 절연층 상에 복합 기능막을 형성하는 단계는
    상기 게이트 전극이 형성된 절연층 상에 게이트 유전막을 형성하는 단계; 및
    상기 게이트 유전막 상에 유기 절연막을 형성하는 단계;를 포함하는, 유기박막 트랜지스터 제조방법.
  5. 제4항에 있어서,
    상기 복합 기능막을 형성하는 단계 이후에 상기 복합 기능막을 40 ℃ 내지 120 ℃의 온도로 가열하여 열처리하는 단계;를 추가로 포함하는, 유기박막 트랜지스터 제조방법.
  6. 제1항에 있어서,
    상기 복합 기능막 상에 유기 반도체 채널층을 형성하는 단계는
    상기 복합 기능막 상에 유기 반도체 물질층을 형성하는 단계;
    상기 유기 반도체 물질층 상에 전극물질층을 형성하는 단계;
    상기 전극물질층 상에 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 전극물질층을 선택적으로 식각하여 패터닝하는 단계;
    상기 패터닝된 전극물질층 상의 제2 포토레지스트 패턴을 제거하는 단계; 및
    상기 패터닝된 전극물질층을 식각마스크로 하여 상기 유기 반도체 물질층 및 유기 절연막을 식각하여 패터닝하는 단계;를 포함하는, 유기박막 트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 전극물질층을 증착하는 단계 이전에,
    상기 유기 반도체 물질층을 100 ℃ 내지 150 ℃의 온도로 가열하여 열처리하는 단계;를 추가로 포함하는, 유기박막 트랜지스터 제조방법.
  8. 제6항에 있어서,
    상기 유기 반도체 물질층 및 유기 절연막을 패터닝하는 단계에서 상기 게이트 유전막은 식각하지 않는, 유기박막 트랜지스터 제조방법.
  9. 제1항에 있어서,
    상기 유기 반도체 채널층 상에 소스전극 및 드레인전극을 형성하는 단계는
    상기 패터닝된 전극물질층, 유기 반도체 채널층 및 유기 절연막을 감싸도록 전극물질을 추가로 증착하는 단계;
    상기 전극물질이 추가로 증착된 전극물질층 상에 제3 포토레지스트 패턴을 형성하는 단계;
    상기 전극물질층 상에 형성된 제3 포토레지스트 패턴을 식각마스크로 하여 상기 전극물질층을 선택적으로 식각하여 패터닝하는 단계; 및
    상기 패터닝된 전극물질층 상의 제3 포토레지스트 패턴을 제거하는 단계;를 포함하는, 유기박막 트랜지스터 제조방법.
  10. 반도체 기판;
    상기 반도체 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 게이트 전극;
    상기 게이트 전극이 형성된 절연층 상에 형성된 복합 기능막;
    상기 복합 기능막 상에 형성된 유기 반도체 채널층;
    상기 유기 반도체 채널층 상에 형성된 소스전극 및 드레인전극;을 포함하고,
    상기 유기 반도체 채널층, 소스전극 및 드레인전극은 미세 패터닝된, 유기박막 트랜지스터.
  11. 제10항에 있어서,
    상기 유기박막 트랜지스터의 채널길이는 1 ㎛ 내지 15 ㎛인, 유기박막 트랜지스터.
  12. 제10항에 있어서,
    상기 유기박막 트랜지스터의 채널길이 대 채널폭의 비율은 1 : 1 내지 1 : 4인, 유기박막 트랜지스터.
  13. 제10항에 있어서,
    상기 복합 기능막은 게이트 유전막 및 유기 절연막을 포함하는, 유기박막 트랜지스터.
  14. 제10항에 있어서,
    상기 게이트 유전막은 Al2O3, TiOx, TaOx, HfOx, LaOx, SiAlON, InGaZnO, ZnSnO, GaO, InSnZnO, InGaSnO 및 HfInZnO로 구성된 군에서 선택되는 하나 이상의 게이트 유전물질인, 유기박막 트랜지스터.
  15. 제10항에 있어서,
    상기 유기 절연막은 SiO2, SiNx, Ta2O5, BST(BaxSr1-xTiO3), PZT(PbZrxTi1-xO3), PMMA(poly methylmethacrylate), PS(polystyrene), PI(polyimide), 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 및 이들의 조합으로 구성된 군에서 선택되는 하나 이상의 절연물질 막인, 유기박막 트랜지스터.
  16. 제10항에 있어서,
    상기 게이트 전극은 금(Au), 백금(Pt), 은(Ag), 니켈(Ni), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 크롬(Cr), 텅스텐(W), 네오듐(Nd), 알루미늄(Al), 실리콘(Si), 도핑된 실리콘 및 이들의 합금으로 구성된 군에서 선택되는 하나 이상의 금속인, 유기박막 트랜지스터.
  17. 제10항에 있어서,
    상기 유기 반도체 채널층은 DNTT(Dinaphtho[2,3-b:2',3'-f]thieno[3,2-b]thiophene), 펜타센(pentacene), 테트라센 (tetracene), 올리고티오펜(oligothiophene), 폴리티오펜(polythiophene), 금속 프탈로시아닌(metal phthalocyanine), 폴리페닐렌(polyphenylene), 폴리비닐렌페닐렌(polyvinylenephenylene), 폴리플루오렌 (polyfluorene) 및 풀러렌(C60)으로 구성된 군에서 선택되는 하나 이상의 유기물인, 유기박막 트랜지스터.
  18. 제10항에 있어서,
    상기 소스전극 및 드레인전극은 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 팔라듐(Pa), 로듐(Rh), 텅스텐(W) 및 이들의 합금으로 구성된 군에서 선택되는 하나 이상의 금속인, 유기박막 트랜지스터.



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