JP2006041219A

JP2006041219A - 半導体装置及びその製造方法

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Publication number: JP2006041219A
Application number: JP2004219647A
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Inventors: Nobuhide Yoneya; 伸英米屋; Norio Kimura; 典生木村
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Current assignee: Sony Corp
Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2006-02-09
Anticipated expiration: 2024-07-28
Also published as: JP4569207B2

Abstract

【課題】優れた特性を有するボトムゲート／ボトムコンタクト型の電界効果型トランジスタを提供する。
【解決手段】電界効果型トランジスタは、支持体１１上に形成されたゲート電極１２、支持体１１及びゲート電極１２上に形成されたゲート絶縁層１３、ソース／ドレイン電極１５、並びに、ソース／ドレイン電極１５間に位置するゲート絶縁層１３の部分の上及びソース／ドレイン電極１５の上に形成された半導体層１６から成り、ソース／ドレイン電極１５は、ゲート絶縁層内１３に埋め込まれている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

現在、多くの電子機器に用いられている薄膜トランジスタ（Thin Film Transistor，ＴＦＴ）を含む電界効果型トランジスタ（ＦＥＴ）は、例えば、支持体上に形成されたゲート電極、ゲート電極上を含む支持体上に形成されたゲート絶縁層、並びに、ゲート絶縁層上に形成されたチャネル形成領域及びソース／ドレイン領域から構成されている。ここで、チャネル形成領域は、シリコン半導体層から構成されている。そして、これらの構造を有する電界効果型トランジスタの作製には、非常に高価な半導体製造装置が使用されており、製造コストの低減が強く要望されている。

そこで、近年、安価に製造することが可能な有機半導体材料を用いたＦＥＴの研究、開発に注目が集まっている。

ところで、ディスプレイ装置をはじめとして、多くの電子機器に組み込まれることが要求されるが故に、ＦＥＴには高速動作が要求される。例えば、映像信号を随時必要なデータに変換し、更に、オン／オフのスイッチング動作を高速で行うことができるＦＥＴが必要とされる。

例えば、特開２００４−６３９７５に開示された従来のボトムゲート／ボトムコンタクト型のＦＥＴ（ＴＦＴ）の模式的な一部断面図を図９に示す。このボトムゲート／ボトムコンタクト型のＴＦＴは、支持体１１上に形成されたゲート電極１２、支持体１１及びゲート電極１２上に形成されたゲート絶縁層１３、ソース／ドレイン電極１５、並びに、ソース／ドレイン電極１５とソース／ドレイン電極１５との間に位置するゲート絶縁層１３の部分及びソース／ドレイン電極１５の上に形成された半導体層１６から成る。ソース／ドレイン電極１５とソース／ドレイン電極１５との間に位置するゲート絶縁層１３の部分の上に形成された半導体層１６の部分がチャネル形成領域１７に相当する。半導体層１６は、有機半導体材料から成る。

特開２００４−６３９７５

ところで、このような構造を有する従来のボトムゲート／ボトムコンタクト型のＦＥＴにあっては、ソース／ドレイン電極１５に段差部（図９に矢印「Ａ」で示す）が存在する。それ故、この段差部のところで半導体層１６の結晶性が不連続となり、チャネル形成領域１７における移動度の低下、オン／オフ比の低下といった、ＴＦＴの特性を劣化させる原因となっている。

従って、本発明の目的は、優れた特性を有するボトムゲート／ボトムコンタクト型の電界効果型トランジスタ、及び、その製造方法を提供することにある。

上記の目的を達成するための本発明の電界効果型トランジスタは、
（Ａ）支持体上に形成されたゲート電極、
（Ｂ）支持体及びゲート電極上に形成されたゲート絶縁層、
（Ｃ）ソース／ドレイン電極、並びに、
（Ｄ）ソース／ドレイン電極とソース／ドレイン電極との間に位置するゲート絶縁層の部分の上及びソース／ドレイン電極の上に形成された半導体層、
から成る電界効果型トランジスタであって、
ソース／ドレイン電極は、ゲート絶縁層内に埋め込まれていることを特徴とする。

本発明の電界効果型トランジスタにおいては、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とは略一致していることが好ましい。

本発明の電界効果型トランジスタ、あるいは、後述する本発明の電界効果型トランジスタの製造方法において、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とは略一致しており、あるいは又、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とを略一致させるが、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とを一致させる工程（例えば、化学的機械的研磨工程）におけるプロセス上のバラツキによって、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とが、若干、一致していない状態となる場合もあるために、「略一致している」、「略一致させる」といった表現としている。

上記の目的を達成するための本発明の電界効果型トランジスタの製造方法は、
（ａ）支持体上にゲート電極を形成した後、
（ｂ）支持体及びゲート電極上にゲート絶縁層を形成し、且つ、ゲート絶縁層内に埋め込まれたソース／ドレイン電極を形成し、次いで、
（ｃ）ソース／ドレイン電極とソース／ドレイン電極との間に位置するゲート絶縁層の部分の上及びソース／ドレイン電極の上に半導体層を形成する、
ことを特徴とする。

本発明の電界効果型トランジスタの製造方法において、前記工程（ｂ）は、
支持体及びゲート電極上にゲート絶縁層を形成した後、
ゲート絶縁層に凹部を設け、次いで、
凹部内にソース／ドレイン電極を形成し、以て、ゲート絶縁層内に埋め込まれたソース／ドレイン電極を得る、
工程から成る形態とすることができる。尚、このような形態を、便宜上、本発明の第１の態様に係る電界効果型トランジスタの製造方法と呼ぶ。

本発明の第１の態様に係る電界効果型トランジスタの製造方法にあっては、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とを略一致させることが好ましい。

また、本発明の第１の態様に係る電界効果型トランジスタの製造方法にあっては、前記工程（ｂ）は、
支持体及びゲート電極上にゲート絶縁層を形成した後、
ゲート絶縁層上に、凹部を形成すべき部分に開口が形成されたレジスト材料層を形成し、次いで、
レジスト材料層をエッチング用マスクとしてゲート絶縁層をエッチングすることで、ソース／ドレイン電極を形成すべきゲート絶縁層の部分に凹部を設け、その後、
導電材料層を全面に形成した後、レジスト材料層及びその上の導電材料層を除去することで、ゲート絶縁層に設けられた凹部内にソース／ドレイン電極を形成する構成とすることが好ましい。即ち、所謂リフトオフ法に基づき、ソース／ドレイン電極を形成することが好ましい。そして、この場合、レジスト材料層及びその上の導電材料層を除去した後、化学的機械的研磨法に基づき、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とを略一致させることが望ましい。

あるいは又、本発明の電界効果型トランジスタの製造方法において、
ゲート絶縁層は、下から、第１のゲート絶縁層及び第２のゲート絶縁層から成り、
前記工程（ｂ）は、
支持体及びゲート電極上に第１のゲート絶縁層を形成した後、
第１のゲート絶縁層上に導電材料層を形成し、導電材料層上にパターニングされたレジスト材料層を形成した後、レジスト材料層をエッチング用マスクとして導電材料層をエッチングすることで、ソース／ドレイン電極を形成し、次いで、レジスト材料層を除去した後、
露出している第１のゲート絶縁層の部分の上に第２のゲート絶縁層を形成する、
工程から成る形態とすることができる。尚、このような形態を、便宜上、本発明の第２の態様に係る電界効果型トランジスタの製造方法と呼ぶ。

本発明の第２の態様に係る電界効果型トランジスタの製造方法にあっては、露出している第１のゲート絶縁層の部分の上に、頂面の水準が、ソース／ドレイン電極の頂面の水準と略一致した第２のゲート絶縁層を形成する構成とすることが好ましい。そして、この場合、化学的機械的研磨法に基づき、ソース／ドレイン電極の頂面の水準と第２のゲート絶縁層の頂面の水準とを略一致させることが望ましい。

あるいは又、本発明の電界効果型トランジスタの製造方法において、
ゲート絶縁層は、下から、第１のゲート絶縁層及び第２のゲート絶縁層から成り、
前記工程（ｂ）は、
支持体及びゲート電極上に第１のゲート絶縁層を形成した後、
第１のゲート絶縁層上に導電材料層を形成し、導電材料層上にパターニングされたレジスト材料層を形成した後、レジスト材料層をエッチング用マスクとして導電材料層をエッチングすることで、ソース／ドレイン電極を形成した後、
露出している第１のゲート絶縁層の部分の上、及び、レジスト材料層の上に、第２のゲート絶縁層を形成し、次いで、レジスト材料層及びその上の第２のゲート絶縁層の部分を除去する、
工程から成ることが好ましい。即ち、所謂リフトオフ法に基づき、第２のゲート絶縁層を形成することが好ましい。そして、この場合、露出している第１のゲート絶縁層の部分の上に、頂面の水準が、ソース／ドレイン電極の頂面の水準と略一致した第２のゲート絶縁層を形成することが好ましい。更には、化学的機械的研磨法に基づき、ソース／ドレイン電極の頂面の水準と第２のゲート絶縁層の頂面の水準とを略一致させることが望ましい。

本発明の電界効果型トランジスタあるいはその製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）において、半導体層は、有機半導体材料から成ることが好ましい。

具体的には、半導体層を構成する半導体材料として、２，３，６，７−ジベンゾアントラセン（ペンタセンとも呼ばれる）、Ｃ₉Ｓ₉（ベンゾ［１，２−ｃ；３，４−ｃ’；５，６−ｃ”］トリス［１，２］ジチオール−１，４，７−トリチオン）、Ｃ₂₄Ｈ₁₄Ｓ₆（アルファ−セキシチオフェン）、銅フタロシアニンで代表されるフタロシアニン、フラーレン（Ｃ₆₀）、テトラチオテトラセン（Ｃ₁₈Ｈ₈Ｓ₄）、テトラセレノテトラセン（Ｃ₁₈Ｈ₈Ｓｅ₄）、テトラテルルテトラセン（Ｃ₁₈Ｈ₈Ｔｅ₄）、ポリ（３−ヘキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］を挙げることができる。尚、ポリ（３，４−エチレンジオキシチオフェン）の構造式（１）、ポリスチレンスルホン酸の構造式（２）を図６に示す。

あるいは又、チャネル形成領域を形成するための半導体層として、例えば、以下に例示する複素環式共役系導電性高分子及び含ヘテロ原子共役系導電性高分子を用いることができる。尚、構造式中、「Ｒ」，「Ｒ’」はアルキル基（Ｃ_nＨ_2n+1）を意味する。

［複素環式共役系導電性高分子］
ポリピロール［図６の構造式（３）参照］
ポリフラン［図６の構造式（４）参照］
ポリチオフェン［図６の構造式（５）参照］
ポリセレノフェン［図６の構造式（６）参照］
ポリテルロフェン［図６の構造式（７）参照］
ポリ（３−アルキルチオフェン）［図６の構造式（８）参照］
ポリ（３−チオフェン−β−エタンスルホン酸）［図６の構造式（９）参照］
ポリ（Ｎ−アルキルピロール）［図７の構造式（１０）参照］
ポリ（３−アルキルピロール）［図７の構造式（１１）参照］
ポリ（３，４−ジアルキルピロール）［図７の構造式（１２）参照］
ポリ（２，２’−チエニルピロール）［図７の構造式（１３）参照］

［含ヘテロ原子共役系導電性高分子］
ポリアニリン［図７の構造式（１４）参照］
ポリ（ジベンゾチオフェンスルフィド）［図７の構造式（１５）参照］

あるいは又、チャネル形成領域を形成するための半導体層を構成する有機半導体分子は、共役結合を有する有機半導体分子であって、分子の両端にチオール基（ＳＨ）、アミノ基（−ＮＨ₂）、イソシアノ基（−ＮＣ）、チオアセトキシル基（−ＳＣＯＣＨ₃）又はカルボキシル基（−ＣＯＯＨ）を有することが望ましく、より具体的には、有機半導体分子として、以下の材料を例示することができる。

４，４’−ビフェニルジチオール［図８の構造式（１６）参照］
４，４’−ジイソシアノビフェニル［図８の構造式（１７）参照］
４，４’−ジイソシアノ−ｐ−テルフェニル［図８の構造式（１８）参照］
２，５−ビス（５’−チオアセトキシル−２’−チオフェニル）チオフェン［図８の構造式（１９）参照］

半導体層の形成方法として、半導体層を構成する材料にも依るが、真空蒸着法やスパッタリング法に例示される物理的気相成長法（ＰＶＤ法）；各種の化学的気相成長法（ＣＶＤ法）；スピンコート法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法といった各種印刷法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法、浸漬法といった各種コーティング法；及びスプレー法の内のいずれかを挙げることができる。

また、ゲート電極やソース／ドレイン電極を構成する材料として、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ネオジム（Ｎｄ）、ルビジウム（Ｒｂ）、ロジウム（Ｒｈ）、アルミニウム（Ａｌ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、インジウム（Ｉｎ）、錫（Ｓｎ）等の金属、あるいは、これらの金属元素を含む合金、これらの金属から成る導電性粒子、これらの金属を含む合金の導電性粒子、ポリシリコン、アモルファスシリコン、錫酸化物、酸化インジウム、インジウム・錫酸化物（ＩＴＯ）を挙げることができるし、これらの元素を含む層の積層構造とすることもできる。更には、ゲート電極やソース／ドレイン電極を構成する材料として、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］といった有機材料を挙げることもできる。

ゲート電極やソース／ドレイン電極の形成方法として、ゲート電極やソース／ドレイン電極を構成する材料にも依るが、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；ＭＯＣＶＤ法を含む各種のＣＶＤ法；スピンコート法；各種導電性ペーストや各種導電性高分子溶液を用いた上述の各種印刷法；上述した各種コーティング法；リフトオフ法；シャドウマスク法；電解メッキ法や無電解メッキ法あるいはこれらの組合せといったメッキ法；及び、スプレー法の内のいずれか、あるいは、更には必要に応じてパターニング技術との組合せを挙げることができる。パターニング技術として、ゲート電極やソース／ドレイン電極を構成する材料にも依るが、ＲＩＥ技術といったドライエッチング技術、ウエットエッチング技術、アッシング技術を挙げることができる。尚、ＰＶＤ法として、（ａ）電子ビーム加熱法、抵抗加熱法、フラッシュ蒸着等の各種真空蒸着法、（ｂ）プラズマ蒸着法、（ｃ）２極スパッタリング法、直流スパッタリング法、直流マグネトロンスパッタリング法、高周波スパッタリング法、マグネトロンスパッタリング法、イオンビームスパッタリング法、バイアススパッタリング法等の各種スパッタリング法、（ｄ）ＤＣ(direct current)法、ＲＦ法、多陰極法、活性化反応法、電界蒸着法、高周波イオンプレーティング法、反応性イオンプレーティング法等の各種イオンプレーティング法を挙げることができる。

ゲート絶縁層を構成する材料として、酸化ケイ素系材料、窒化ケイ素（ＳｉＮ_Y）、Ａｌ₂Ｏ₃、ＨｆＯ₂、金属酸化物高誘電絶縁膜にて例示される無機系絶縁材料だけでなく、ポリメチルメタクリレート（ＰＭＭＡ）やポリビニルフェノール（ＰＶＰ）、ポリビニルアルコール（ＰＶＡ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリオキシメチレン（ＰＯＭ）、ポリ塩化ビニル、ポリフッ化ビニリデン、ポリスルホン、ポリカーボネート（ＰＣ）、ポリイミドにて例示される有機系絶縁材料を挙げることができるし、これらの組み合わせを用いることもできる。尚、酸化ケイ素系材料として、二酸化シリコン（ＳｉＯ_X）、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、酸化窒化シリコン（ＳｉＯＮ）、ＳＯＧ（スピンオングラス）、低誘電率ＳｉＯ₂系材料（例えば、ポリアリールエーテル、シクロパーフルオロカーボンポリマー及びベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、有機ＳＯＧ）を例示することができる。ゲート絶縁層の形成方法として、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；各種のＣＶＤ法；スピンコート法；上述の各種印刷法；上述した各種コーティング法；浸漬法；キャスティング法；及びスプレー法の内のいずれかを挙げることができる。

支持体として、各種のガラス基板や、表面に絶縁層が形成された各種ガラス基板、石英基板、表面に絶縁層が形成された石英基板、表面に絶縁層が形成されたシリコン基板を挙げることができる。更には、支持体として、ポリエーテルスルホン（ＰＥＳ）やポリイミド、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリメチルメタクリレート（ポリメタクリル酸メチル，ＰＭＭＡ）やポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）に例示される高分子材料から構成されたプラスチック・フィルムやプラスチック・シート、プラスチック基板を挙げることができ、このような可撓性を有する高分子材料から構成された支持体を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。支持体として、その他、導電性基板（金等の金属、高配向性グラファイトから成る基板）を挙げることができる。また、本発明において、半導体装置の構成、構造によっては、半導体装置が支持部材上に設けられているが、この支持部材も上述した材料から構成することができる。電子装置や半導体装置を樹脂にて封止してもよい。

本発明の電界効果型トランジスタを、ディスプレイ装置や各種の電子機器に適用、使用する場合、支持体に多数の電界効果型トランジスタを集積したモノリシック集積回路としてもよいし、各電界効果型トランジスタを切断して個別化し、ディスクリート部品として使用してもよい。また、電界効果型トランジスタを樹脂にて封止してもよい。

本発明にあっては、ソース／ドレイン電極がゲート絶縁層内に埋め込まれているので、半導体層の結晶性が不連続となることが無く、チャネル形成領域における移動度の向上、オン／オフ比の向上を図ることができる。

以下、図面を参照して、実施例に基づき本発明を説明する。

実施例１は、本発明の電界効果型トランジスタ、及び、その製造方法に関し、更に詳しくは、本発明の第１の態様に係る電界効果型トランジスタの製造方法に関する。

模式的な一部断面図を図２の（Ｃ）に示すように、実施例１の電界効果型トランジスタは、ボトムゲート／ボトムコンタクト型のＴＦＴであり、
（Ａ）支持体１１上に形成されたゲート電極１２、
（Ｂ）支持体１１及びゲート電極１２上に形成されたゲート絶縁層１３、
（Ｃ）ソース／ドレイン電極１５、並びに、
（Ｄ）ソース／ドレイン電極１５とソース／ドレイン電極１５との間に位置するゲート絶縁層１３の部分の上及びソース／ドレイン電極１５の上に形成された半導体層１６、
から成る。ソース／ドレイン電極１５とソース／ドレイン電極１５との間に位置する半導体層１６の部分が、チャネル形成領域１７に相当する。

そして、ソース／ドレイン電極１５は、ゲート絶縁層１３内に埋め込まれている。より具体的には、ソース／ドレイン電極１５の頂面１５ａの水準とゲート絶縁層１３の頂面１３ａの水準とは略一致している。

実施例１において、支持体１１は、表面にＳｉＯ₂層（図示せず）が形成されたガラス基板から成る。また、ゲート電極１２及びソース／ドレイン電極１５は金（Ａｕ）から成り、ゲート絶縁層１３はＳｉＯ₂から成り、半導体層１６は有機半導体材料、より具体的には、ペンタセンから成る。

以下、支持体１１等の模式的な一部断面図である図１の（Ａ）〜（Ｄ）、図２の（Ａ）〜（Ｃ）を参照して、実施例１の電界効果型トランジスタの製造方法を説明する。

［工程−１００］
先ず、支持体１１上にゲート電極１２を形成する。具体的には、支持体１１上に、ゲート電極１２を形成すべき部分が除去されたレジスト層（図示せず）を、リソグラフィ技術に基づき形成する。その後、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ゲート電極１２としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜し、その後、レジスト層を除去する。こうして、所謂リフトオフ法に基づき、ゲート電極１２を得ることができる。

次に、支持体１１及びゲート電極１２上にゲート絶縁層１３を形成し、且つ、ゲート絶縁層１３内に埋め込まれたソース／ドレイン電極１５を形成する。具体的には、以下の工程を実行する。

［工程−１１０］
即ち、先ず、ゲート電極１２を含む支持体１１上にゲート絶縁層１３を形成する。具体的には、ＳｉＯ₂から成るゲート絶縁層１３を、スパッタリング法に基づきゲート電極１２及び支持体１１上に形成する。ゲート絶縁層１３の成膜を行う際、ゲート電極１２の一部をハードマスクで覆うことによって、ゲート電極１２の取出部（図示せず）をフォトリソグラフィ・プロセス無しで形成することができる。こうして、図１の（Ａ）に示す構造を得ることができる。

［工程−１２０］
次に、フォトリソグラフィ技術に基づき、ゲート絶縁層１３上に、凹部を形成すべき部分に開口１９が形成されたレジスト材料層１８を形成する（図１の（Ｂ）参照）。

［工程−１３０］
その後、レジスト材料層１８をエッチング用マスクとしてゲート絶縁層１３をＲＩＥ法に基づきエッチングすることで、ソース／ドレイン電極１５を形成すべきゲート絶縁層１３の部分に凹部１３Ｂを設ける（図１の（Ｃ）参照）。尚、ゲート絶縁層１３のエッチングは、ゲート絶縁層１３を構成する材料にも依るが、その他、ウエットエッチング法、酸素ガスを用いたアッシング法に基づき行うこともできる。

［工程−１４０］
次に、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、導電材料層１４としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜し（図１の（Ｄ）参照）、その後、レジスト材料層１８並びにその上の密着層及び導電材料層１４を除去することで、ゲート絶縁層１３に設けられた凹部１３Ｂ内にソース／ドレイン電極１５を形成し、以て、ゲート絶縁層１３内に埋め込まれたソース／ドレイン電極１５を得る（図２の（Ａ）参照）。

［工程−１５０］
次いで、化学的機械的研磨法（ＣＭＰ法）に基づき、ソース／ドレイン電極１５の頂面１５ａの水準と、ゲート絶縁層１３の頂面１３ａの水準とを略一致させることが好ましい（図２の（Ｂ）参照）。尚、図２の（Ａ）においては、ソース／ドレイン電極１５がゲート絶縁層１３から突出した状態を示しているが、ソース／ドレイン電極１５の頂面１５ａがゲート絶縁層１３の頂面１３ａよりも凹んだ状態となることもある。

［工程−１６０］
その後、ソース／ドレイン電極１５とソース／ドレイン電極１５との間に位置するゲート絶縁層１３の部分の上及びソース／ドレイン電極１５の上に半導体層１６を形成する。具体的には、ペンタセンから成る半導体層１６を真空蒸着法にて形成する。半導体層１６の形成時、ゲート絶縁層１３の一部をハードマスクで覆うことによって、半導体層１６をフォトリソグラフィ・プロセス無しで形成することができる。こうして、図２の（Ｃ）に示す電界効果型トランジスタを得ることができる。

実施例２は、実施例１の変形であり、本発明の第２の態様に係る電界効果型トランジスタの製造方法に関する。実施例２にて得られた電界効果型トランジスタは、
（１）ゲート絶縁層が、下から、第１のゲート絶縁層２３Ａ、第２のゲート絶縁層２３Ｂの積層構造から成る。
（２）ソース／ドレイン電極１５の周囲は、第２のゲート絶縁層２３Ｂで埋められている。
といった点が、実施例１にて説明した電界効果型トランジスタと異なり、その他の点は、実施例１にて説明した電界効果型トランジスタと同じであるので、電界効果型トランジスタの詳細な説明は省略する。

以下、支持体１１等の模式的な一部断面図である図３の（Ａ）〜（Ｃ）、図４の（Ａ）〜（Ｂ）を参照して、実施例２の電界効果型トランジスタの製造方法を説明する。

［工程−２００］
先ず、実施例１の［工程−１００］と同様の工程を実行して、支持体１１上にゲート電極１２を形成する。

［工程−２１０］
即ち、先ず、実施例１の［工程−１１０］と同様の工程を実行して、ゲート電極１２を含む支持体１１上に第１のゲート絶縁層２３Ａを形成する。具体的には、ＳｉＯ₂から成る第１のゲート絶縁層２３Ａを、スパッタリング法に基づきゲート電極１２及び支持体１１上に形成する。こうして、図３の（Ａ）に示す構造を得ることができる。

［工程−２２０］
次に、第１のゲート絶縁層２３Ａ上に導電材料層２４を形成する。具体的には、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、導電材料層２４としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜し、次いで、フォトリソグラフィ技術に基づき、導電材料層２４上にパターニングされたレジスト材料層２８を形成する（図３の（Ｂ）参照）。

［工程−２３０］
その後、レジスト材料層２８をエッチング用マスクとして導電材料層２４及び密着層をエッチングすることで、ソース／ドレイン電極１５を形成した後、アッシング処理を行うことで、レジスト材料層２８を除去する（図３の（Ｃ）参照）。

［工程−２４０］
次に、露出している第１のゲート絶縁層２３Ａの部分の上に、頂面２３ｂの水準が、ソース／ドレイン電極１５の頂面１５ａの水準と略一致した第２のゲート絶縁層２３Ｂを形成する。具体的には、露出している第１のゲート絶縁層２３Ａの部分の上に第２のゲート絶縁層２３Ｂを形成する。より具体的には、ＳｉＯ₂から成る第２のゲート絶縁層２３Ｂを、スパッタリング法に基づき全面に形成する。その後、ＣＭＰ法に基づき、ソース／ドレイン電極１５の頂面１５ａの水準と、第２のゲート絶縁層２３Ｂの頂面２３ｂの水準とを略一致させることが好ましい。こうして、図４の（Ａ）に示す構造を得ることができる。

［工程−２５０］
その後、実施例１の［工程−１６０］と同様の工程を実行して、ソース／ドレイン電極１５とソース／ドレイン電極１５との間に位置するゲート絶縁層１３の部分の上及びソース／ドレイン電極１５の上に半導体層１６を形成する。こうして、図４の（Ｂ）に示す電界効果型トランジスタを得ることができる。

実施例３も、実施例１の変形であり、本発明の第３の態様に係る電界効果型トランジスタの製造方法に関する。実施例３にて得られた電界効果型トランジスタは、実施例２の電界効果型トランジスタと同様に、
（１）ゲート絶縁層が、下から、第１のゲート絶縁層２３Ａ、第２のゲート絶縁層２３Ｂの積層構造から成る。
（２）ソース／ドレイン電極１５の周囲は、第２のゲート絶縁層２３Ｂで埋められている。
といった点が、実施例１にて説明した電界効果型トランジスタと異なり、その他の点は、実施例１にて説明した電界効果型トランジスタと同じであるので、電界効果型トランジスタの詳細な説明は省略する。

以下、支持体１１等の模式的な一部断面図である、図３の（Ａ）〜（Ｂ）、図５の（Ａ）〜（Ｃ）、図４の（Ａ）〜（Ｂ）を参照して、実施例３の電界効果型トランジスタの製造方法を説明する。

［工程−３００］
先ず、実施例１の［工程−１００］と同様の工程を実行して、支持体１１上にゲート電極１２を形成する。

［工程−３１０］
即ち、先ず、実施例１の［工程−１１０］と同様の工程を実行して、ゲート電極１２を含む支持体１１上に第１のゲート絶縁層２３Ａを形成する。具体的には、ＳｉＯ₂から成る第１のゲート絶縁層２３Ａを、スパッタリング法に基づきゲート電極１２及び支持体１１上に形成する。こうして、図３の（Ａ）に示す構造を得ることができる。

［工程−３２０］
次に、第１のゲート絶縁層２３Ａ上に導電材料層２４を形成する。具体的には、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、導電材料層２４としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜し、次いで、フォトリソグラフィ技術に基づき、導電材料層２４上にパターニングされたレジスト材料層２８を形成する（図３の（Ｂ）参照）。

［工程−３３０］
その後、レジスト材料層２８をエッチング用マスクとして導電材料層２４及び密着層をエッチングすることで、ソース／ドレイン電極１５を形成する。こうして、図５の（Ａ）に示す構造を得ることができる。実施例３にあっては、実施例２と異なり、この時点ではレジスト材料層２８を除去しない。

［工程−３４０］
次に、露出している第１のゲート絶縁層２３Ａの部分の上、及び、レジスト材料層２８の上に、第２のゲート絶縁層２３Ｂを形成し、次いで、レジスト材料層２８及びその上の第２のゲート絶縁層２３Ｂの部分を除去する。具体的には、ＳｉＯ₂から成る第２のゲート絶縁層２３Ｂを、スパッタリング法に基づき全面に形成する（図５の（Ｂ）参照）。その後、レジスト材料層２８及びその上の第２のゲート絶縁層２３Ｂの部分を除去する（図５の（Ｃ）参照）。

［工程−３５０］
次いで、ＣＭＰ法に基づき、ソース／ドレイン電極１５の頂面１５ａの水準と、第２のゲート絶縁層２３Ｂの頂面２３ｂの水準とを略一致させることが好ましい。こうして、図４の（Ａ）に示すように、露出している第１のゲート絶縁層２３Ａの部分の上に、頂面２３ｂの水準が、ソース／ドレイン電極１５の頂面１５ａの水準と略一致している第２のゲート絶縁層２３Ｂを形成することができる。

［工程−３６０］
その後、実施例１の［工程−１６０］と同様の工程を実行して、ソース／ドレイン電極１５とソース／ドレイン電極１５との間に位置するゲート絶縁層１３の部分の上及びソース／ドレイン電極１５の上に半導体層１６を形成する。こうして、図４の（Ｂ）に示す電界効果型トランジスタを得ることができる。

以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。半導体装置の構造や構成、製造条件、使用した材料は例示であり、適宜変更することができる。本発明によって得られた電界効果型トランジスタ（ＴＦＴ）を、ディスプレイ装置や各種の電子機器に適用、使用する場合、支持体や支持部材に多数のＴＦＴを集積したモノリシック集積回路としてもよいし、各ＴＦＴを切断して個別化し、ディスクリート部品として使用してもよい。

図１の（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、実施例１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。図２の（Ａ）、（Ｂ）及び（Ｃ）は、図１の（Ｄ）に引き続き、実施例１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。図３の（Ａ）、（Ｂ）及び（Ｃ）は、実施例２の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。図４の（Ａ）及び（Ｂ）は、図３の（Ｃ）に引き続き、実施例２の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。図５の（Ａ）、（Ｂ）及び（Ｃ）は、実施例３の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。図６は、本発明における使用に適した有機半導体材料の構造式を例示したものである。図７は、本発明における使用に適した有機半導体材料の構造式を例示したものである。図８は、本発明における使用に適した有機半導体材料の構造式を例示したものである。図９は、従来のボトムゲート／ボトムコンタクト型の電界効果型トランジスタの模式的な一部断面図である。

符号の説明

１１・・・支持体、１２・・・ゲート電極、１３・・・ゲート絶縁層、１３ａ，２３ｂ・・・ゲート絶縁層の頂面、１３Ｂ・・・凹部、１４，２４・・・導電材料層、１５・・・ソース／ドレイン電極、１５ａ・・・ソース／ドレイン電極の頂面、１６・・・半導体層、１７・・・チャネル形成領域、１８，２８・・・レジスト材料層、１９・・・レジスト材料層の開口、２３Ａ・・・第１のゲート絶縁層、２３Ｂ・・・第２のゲート絶縁層

Claims

（Ａ）支持体上に形成されたゲート電極、
（Ｂ）支持体及びゲート電極上に形成されたゲート絶縁層、
（Ｃ）ソース／ドレイン電極、並びに、
（Ｄ）ソース／ドレイン電極とソース／ドレイン電極との間に位置するゲート絶縁層の部分の上及びソース／ドレイン電極の上に形成された半導体層、
から成る電界効果型トランジスタであって、
ソース／ドレイン電極は、ゲート絶縁層内に埋め込まれていることを特徴とする電界効果型トランジスタ。
ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とは略一致していることを特徴とする請求項１に記載の電界効果型トランジスタ。
半導体層は、有機半導体材料から成ることを特徴とする請求項１に記載の電界効果型トランジスタ。
（ａ）支持体上にゲート電極を形成した後、
（ｂ）支持体及びゲート電極上にゲート絶縁層を形成し、且つ、ゲート絶縁層内に埋め込まれたソース／ドレイン電極を形成し、次いで、
（ｃ）ソース／ドレイン電極とソース／ドレイン電極との間に位置するゲート絶縁層の部分の上及びソース／ドレイン電極の上に半導体層を形成する、
ことを特徴とする電界効果型トランジスタの製造方法。
前記工程（ｂ）は、
支持体及びゲート電極上にゲート絶縁層を形成した後、
ゲート絶縁層に凹部を設け、次いで、
凹部内にソース／ドレイン電極を形成し、以て、ゲート絶縁層内に埋め込まれたソース／ドレイン電極を得る、
工程から成ることを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。
ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とを略一致させることを特徴とする請求項５に記載の電界効果型トランジスタの製造方法。
前記工程（ｂ）は、
支持体及びゲート電極上にゲート絶縁層を形成した後、
ゲート絶縁層上に、凹部を形成すべき部分に開口が形成されたレジスト材料層を形成し、次いで、
レジスト材料層をエッチング用マスクとしてゲート絶縁層をエッチングすることで、ソース／ドレイン電極を形成すべきゲート絶縁層の部分に凹部を設け、その後、
導電材料層を全面に形成した後、レジスト材料層及びその上の導電材料層を除去することで、ゲート絶縁層に設けられた凹部内にソース／ドレイン電極を形成することを特徴とする請求項５に記載の電界効果型トランジスタの製造方法。
レジスト材料層及びその上の導電材料層を除去した後、化学的機械的研磨法に基づき、ソース／ドレイン電極の頂面の水準とゲート絶縁層の頂面の水準とを略一致させることを特徴とする請求項７に記載の電界効果型トランジスタの製造方法。
ゲート絶縁層は、下から、第１のゲート絶縁層及び第２のゲート絶縁層から成り、
前記工程（ｂ）は、
支持体及びゲート電極上に第１のゲート絶縁層を形成した後、
第１のゲート絶縁層上に導電材料層を形成し、導電材料層上にパターニングされたレジスト材料層を形成した後、レジスト材料層をエッチング用マスクとして導電材料層をエッチングすることで、ソース／ドレイン電極を形成し、次いで、レジスト材料層を除去した後、
露出している第１のゲート絶縁層の部分の上に第２のゲート絶縁層を形成する、
工程から成ることを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。
露出している第１のゲート絶縁層の部分の上に、頂面の水準が、ソース／ドレイン電極の頂面の水準と略一致した第２のゲート絶縁層を形成することを特徴とする請求項９に記載の電界効果型トランジスタの製造方法。
化学的機械的研磨法に基づき、ソース／ドレイン電極の頂面の水準と第２のゲート絶縁層の頂面の水準とを略一致させることを特徴とする請求項１０に記載の電界効果型トランジスタの製造方法。
ゲート絶縁層は、下から、第１のゲート絶縁層及び第２のゲート絶縁層から成り、
前記工程（ｂ）は、
支持体及びゲート電極上に第１のゲート絶縁層を形成した後、
第１のゲート絶縁層上に導電材料層を形成し、導電材料層上にパターニングされたレジスト材料層を形成した後、レジスト材料層をエッチング用マスクとして導電材料層をエッチングすることで、ソース／ドレイン電極を形成した後、
露出している第１のゲート絶縁層の部分の上、及び、レジスト材料層の上に、第２のゲート絶縁層を形成し、次いで、レジスト材料層及びその上の第２のゲート絶縁層の部分を除去する、
工程から成ることを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。
露出している第１のゲート絶縁層の部分の上に、頂面の水準が、ソース／ドレイン電極の頂面の水準と略一致した第２のゲート絶縁層を形成することを特徴とする請求項１２に記載の電界効果型トランジスタの製造方法。
化学的機械的研磨法に基づき、ソース／ドレイン電極の頂面の水準と第２のゲート絶縁層の頂面の水準とを略一致させることを特徴とする請求項１３に記載の電界効果型トランジスタの製造方法。
半導体層は、有機半導体材料から成ることを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。