KR20080056581A - 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명에 따른 박막 트랜지스터의 제조방법은, 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 결정화하여 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 상에 절연막을 형성하는 단계, 상기 절연막 상에 형성되어 상기 폴리실리콘층의 일부영역을 마스킹하는 것으로 순차적층된 게이트 마스크와 포토레지스트층을 포함하는 마스크 구조체를 형성하는 단계, 상기 마스크 구조체에 의해 가려지지 않는 폴리실리콘층의 일단부 및 타단부에 이온빔 임플란테이션 방법에 의해 제1 농도의 불순물을 주입하여 상기 폴리실리콘층에 소오스와 드레인 영역 및 이들 사이에 개재되는 채널영역을 형성하는 단계, 상기 포토레지스트층에 이온빔을 조사하여 상기 포토레지스트층을 수축시킴으로써 상기 게이트 마스크의 일단부 및 타단부를 돌출시키는 단계, 상기 수축된 포토레지스트층을 식각마스크로 이용하여 상기 수축된 포토레지스트층과 같은 너비(width)로 상기 게이트 마스크 및 절연막을 식각하여 게이트 전극 및 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막과 소오스영역 사이로 노출된 상기 채널영역의 일단부 및 상기 게이트 절연막과 드레인영역 사이로 노출된 상기 채널영역의 타단부 각각에 상기 제1 농도 보다 적은 제2 농도의 불순물을 주입하여 LDD 영역을 형성하는 단계를 포함한다.
Description
도 1은 본 발명의 실시예에 따라 제조된 박막 트랜지스터의 단면도이다.
도 2a 내지 도 2j는 본 발명에 따른 박막 트랜지스터의 제조방법을 보여주는 공정도이다.
도 3a 내지 도 3f 각각은 본 발명에 따른 제조공정에서 이온빔의 전류량 변화에 따른 포토레지스트층의 수축길이 변화를 보여주는 SEM 사진이다.
도 4는 이온빔의 전류량 변화에 따른 포토레지스트층의 수축길이 변화를 그래프로 도시한 것이다.
< 도면의 주요부분에 대한 부호의 설명 >
10...기판 12...비정질 실리콘층
14...폴리실리콘층 14S...소오스 영역
14D...드레인 영역 14C...채널영역
16...절연막 16a...게이트 절연막
20...마스크 구조체 22...게이트 마스크
22a...게이트 전극 24, 24a...포토레지스트층
31a, 31b...LDD 영역
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 비교적 간단하고 쉬운 공정으로 소오스/드레인 영역과 채널영역 사이에 LDD(lightly doped drain) 영역이 형성된 구조의 박막 트랜지스터를 제조할 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
OLED나 LCD 등과 같은 평판 디스플레이에는 스위칭 소자로서 박막 트랜지스터가 사용된다. 상기 박막 트랜지스터(TFT: Thin Film Transistor)는 일반적으로, 반도체층, 게이트 전극, 소오스 및 드레인 전극을 구비하며, 상기 반도체층은 소오스/드레인 영역 및 상기 소오스와 드레인 영역 사이에 개재된 채널영역을 구비한다. 한편, 상기 반도체층은 다결정 실리콘(poly silicon) 또는 비정질 실리콘(amorphous silicon)으로 형성될 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 전자이동도 보다 높아 소자의 고속동작에 더 유리하기 때문에, 현재는 상기 박막 트랜지스터의 반도체층 형성물질로 다결정 실리콘이 주로 이용되고 있다.
그런데, 상기 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비하여 오프(off) 전류가 크다는 단점을 가진다. 이러한 다결정 실리콘 박막 트랜지스터의 단점을 보완하기 위해, 다결정 실리콘 박막 트랜지스터의 소오스/드레인 영역과 채널영역 사이에 LDD(Lightly doped drain) 영역을 형성하는 구조가 제안된 바 있다. 상기 LDD 영역은 상기 채널영역과 상기 소오스/드레인 영역 사이의 급격한 전계의 증가를 방지할 수 있다. 그 결과, 박막 트랜지스터의 오프 전류가 낮아질 수 있을 뿐만 아니라, 박막 트랜지스터의 채널길이가 짧아짐에 따라 나타나는 핫캐리어 효과(HCE: hot carrier effect)가 억제될 수 있으며, 따라서 상기 채널의 신뢰성이 확보될 수 있다. 그러나, 종래의 박막 트랜지스터의 제조공정에서는 상기 LDD 영역을 형성하기 위해서 LDD 영역의 형성을 위한 별도의 포토마스크 공정 및 식각공정을 수행하여야 했기 때문에, 공정수가 증가하고 공정비용이 증가될 수 있다는 문제점이 있었으며, 특히 별도의 포토마스크 공정 및 식각공정의 진행 중에 상기 소오스/드레인 영역의 계면특성이 저하될 수 있다는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 상술한 종래기술의 문제점을 개선하기 위한 것으로, 비교적 간단하고 쉬운 공정으로 소오스/드레인 영역과 채널영역 사이에 LDD(lightly doped drain) 영역이 형성된 구조의 박막 트랜지스터를 제조할 수 있는 박막 트랜지스터의 제조방법을 제공함에 있다.
본 발명에 따른 박막 트랜지스터의 제조방법은,
기판 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층을 결정화하여 폴리실리콘층을 형성하는 단계;
상기 폴리실리콘층 상에 절연막을 형성하는 단계;
상기 절연막 상에 형성되어 상기 폴리실리콘층의 일부영역을 마스킹하는 것으로 순차적층된 게이트 마스크와 포토레지스트층을 포함하는 마스크 구조체를 형성하는 단계;
상기 마스크 구조체에 의해 가려지지 않는 폴리실리콘층의 일단부 및 타단부에 이온빔 임플란테이션 방법에 의해 제1 농도의 불순물을 주입하여 상기 폴리실리콘층에 소오스와 드레인 영역 및 이들 사이에 개재되는 채널영역을 형성하는 단계;
상기 포토레지스트층에 이온빔을 조사하여 상기 포토레지스트층을 수축시킴으로써 상기 게이트 마스크의 일단부 및 타단부를 돌출시키는 단계;
상기 수축된 포토레지스트층을 식각마스크로 이용하여 상기 수축된 포토레지스트층과 같은 너비(width)로 상기 게이트 마스크 및 절연막을 식각하여 게이트 전극 및 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막과 소오스영역 사이로 노출된 상기 채널영역의 일단부 및 상기 게이트 절연막과 드레인영역 사이로 노출된 상기 채널영역의 타단부 각각에 상기 제1 농도 보다 적은 제2 농도의 불순물을 주입하여 LDD(lightly doped drain) 영역을 형성하는 단계를 포함한다.
바람직하게, 상기 제1 농도의 불순물 주입을 위한 이온빔 임플란테이션 공정과 상기 포토레지스트층에 대한 이온빔의 조사공정이 하나의 프로세스에서 동시에 수행될 수 있다.
이하에서는 본 발명에 따른 박막 트랜지스터의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께 는 명세서의 명확성을 위하여 과장되게 도시된 것이다.
도 1은 본 발명이 실시예에 따라 제조된 박막 트랜지스터의 개략적 단면도이며, 도 2a 내지 도 2j는 본 발명에 따른 박막 트랜지스터의 제조방법을 보여주는 공정도이다.
도 1을 참조하면, 본 발명에 따른 박막 트랜지스터는 소오스/드레인 영역(14S, 14D)과, 이들 사이에 개재된 채널영역(14C), 상기 소오스/드레인 영역(14S, 14D)과 채널영역 사이에 개재된 LDD(31a, 31b, Lightly doped drain) 영역, 그리고 상기 채널영역(14C) 상에 순차로 적층된 게이트 절연막(16a) 및 게이트 전극(22a)을 포함한다. 박막 트랜지스터 소자에서 상기 LDD(31a, 31b, Lightly doped drain) 구조는 이미 오래 전에 제안된 바 있기 때문에, 본 명세서에서 상기 LDD(31a, 31b) 구조에 대한 상세한 설명은 생략하기로 한다. 상기 LDD 구조(31a, 31b)에 대한 효과를 간단히 언급하면, 상기 LDD 영역(31a, 31b)은 상기 채널영역(14C)과 상기 소오스/드레인 영역(14S, 14D) 사이의 급격한 전계의 증가를 방지할 수 있다. 그 결과, 상기 박막 트랜지스터의 오프 전류가 낮아질 수 있을 뿐만 아니라, 박막 트랜지스터의 채널길이가 짧아짐에 따라 나타나는 핫캐리어 효과(HCE: hot carrier effect)가 억제될 수 있으며, 따라서 상기 채널(14C) 특성의 신뢰성이 확보될 수 있다.
도 2a 내지 도 2j는 본 발명에 따른 박막 트랜지스터의 제조방법을 보여주는 공정도이다. 여기에서, 각각의 물질층은 반도체 제조공정에서 널리 이용되는 기상증착법, 예를 들어 PVD(physical vapor deposition), PECVD(plasma enhanced chemical vapor deposition) 또는 CVD(chemical vapor deposition)와 같은 방법에 의해 형성될 수 있다.
도 2a 내지 도 2c를 참조하면, 기판(10) 상에 대략 500Å의 두께로 비정질 실리콘층(12)을 형성한 후, 상기 비정질 실리콘층(12)을 결정화하여 폴리실리콘층(14)을 형성한다. 그 다음에, 상기 폴리실리콘층(14) 상에 대략 1000Å의 두께로 SiN 또는 SiO2 재질의 절연막(16)을 형성한다.
상기 결정화는 엑시머 레이저(Excimer laser)나 YAG 레이저를 이용한 레이저 어닐링(laser annealing) 또는 로어닐링(furnace annealing)에 의해 수행될 수 있다. 구체적으로, 150 내지 300mJ/cm2의 에너지 밀도를 가지는 308nm XeCl 엑시머 레이저를 상기 비정질 실리콘층(12)에 1회 내지 10회 정도로 조사(shot)하여 상기 비정질 실리콘층(12)의 결정화 공정이 수행될 수 있다. 여기에서, 상기 기판(10)으로 플라스틱(plastic), 유리(glass) 또는 쿼르츠(Quartz) 재질인 것이 선택될 수 있다.
도 2d 내지 도 2f를 참조하면, 상기 절연막(16) 상에 상기 폴리실리콘층(14)의 일부영역, 구체적으로 가운데 영역을 마스킹하는 마스크 구조체(20)를 형성한다. 상기 마스크 구조체(20)는 상기 절연막(16) 상에 순차로 적층된 게이트 마스크(22)와 포토레지스트층(24, PR)을 포함한다. 상기 게이트 마스크(22)는 후속되는 공정에서 임시적으로 불순물 도핑 마스크로 이용될 수 있으나, 궁극적으로는 본 발명에 따른 박막 트랜지스터에서 게이트 전극으로 이용될 것이기 때문에, Ni, Al, Nd, Pt, Au, Co, Ir, Cr 또는 Mo 등에서 선택되는 금속물질 내지 이들의 합금으로 형성되어야 한다. 예를 들어, 상기 게이트 마스크(22)는 AlNd로 형성될 수 있으며, 대략 2000Å 정도의 두께로 형성된다.
그 다음에, 상기 마스크 구조체(20)에 의해 가려지지 않는 폴리실리콘층(14)의 일단부 및 타단부에 이온빔 임플란테이션 방법에 의해 제1 농도의 불순물을 주입하여 상기 폴리실리콘층(14)에 소오스/드레인 영역(14S, 14D) 및 이들 사이에 개재되는 채널영역(14C)을 형성할 수 있다. 바람직하게, 상기 채널영역(14C)은 10㎛ 내지 20㎛의 길이로 형성될 수 있다.
상기 이온빔이 고전위 에너지(high voltage energy)로 가속될 경우, 상기 이온빔을 구성하는 각각의 불순물 이온들이 상기 SiO2 절연막(16)을 터널링하여(tunneling) 상기 폴리실리콘층(14)에 도핑될 수 있다. 그리고, 이 때, 상기 이온빔 임플란테이션 공정과 동시에, 또는 별도의 후속되는 추가공정으로 상기 포토레지스트층(24)에 이온빔을 조사하여 상기 포토레지스트층(24)을 Y 너비로 수축(shrinkage) 시킴으로써, 상기 게이트 마스크(22)의 일단부 및 타단부 각각을 X 너비만큼 돌출 또는 노출시킨다. 바람직하게는, 상기 제1 농도의 불순물 주입을 위한 이온빔 임플란테이션 공정과 상기 포토레지스트층(24)에 대한 이온빔의 조사공정이 하나의 프로세스에서 동시에 수행될 수 있다. 여기에서, 상기 X는 상기 포토레지스트층(24)의 일단부 또는 타단부의 수축길이를 나타내며, 상기 Y는 수축된 이후의 상기 포토레지스트층(24a)의 너비를 나타낸다. 상기 포토레지스트층(24)의 전 체 수축길이는 일단부와 타단부 각각의 수축길이를 포함해야 하므로, 2X(X+X)로 표현될 수 있을 것이다. 그리고, 수축되기 전의 상기 포토레지스트층(24)의 너비(width)를 X와 Y를 포함한 수식으로 표현하면 2X+Y으로 표현될 수 있다. 본 명세서에서 특별히 '전체 수축길이'를 명시하지 않는 한, 포토레지스트층(24)의 수축길이라 함은, 일단부 또는 타단부의 수축길이만을 지칭하는 것으로 하며, 이는 도 3a 내지 도 3f 및 도 4에서도 동일하게 해석되는 것으로 한다.
상기 포토레지스트층(24)에 이온빔이 조사될 경우, 이온충격에 따른 내부에너지 변화로 상기 포토레지스트층(24)의 수축현상(shrinkage phenomenon)이 발생될 수 있으며, 특히 이 경우, 상기 이온빔의 전류량(ion beam current)을 조절하여 상기 포토레지스트층(24a)의 수축길이(X)를 제어할 수 있다. 구체적으로, 상기 이온빔의 전류량은 1㎃ 내지 6㎃으로 제어될 수 있으며, 상기 포토레지스트층(24a)의 수축길이(X)는 상기 전류량의 증가에 비례하며, 0.1㎛ 내지 10㎛으로 제어될 수 있다. 이 때, 상기 이온빔의 가속에너지는 10KeV 내지 1000KeV로 제어된다. 상기 수축된 포토레지스트층(24a)은 후속되는 식각공정에서 유용한 식각마스크로 이용될 수 있다.
상기 소오스/드레인 영역(14S, 14D)의 형성을 위한 불순물로 n형 또는 p형 도펀트가 이용될 수 있다. 바람직하게, 상기 소오스/드레인 영역(14S, 14D)은 100 내지 2000 Ω/sq의 면저항(sheet resistance)을 가지도록 형성될 수 있으며, 이 경우 상기 불순물의 제1 농도는 1E14 내지 1E15 ions/㎤의 범위로 제어될 수 있다.
도 2g 및 도 2h를 참조하면, 상기 수축된 포토레지스트층(24a)을 식각마스크 로 이용하여 상기 수축된 포토레지스트층(24a)과 같은 너비(Y)로 상기 게이트 마스크(22) 및 절연막(16) 각각을 식각하여 게이트 전극(22a) 및 게이트 절연막(16a)을 형성한다. 그리고나서, 상기 포토레지스트층(24a)을 제거한다. 이와 같은 식각공정의 결과로, 상기 채널영역(14C)의 양단부가 오프닝된 채로 노출될 수 있다. 구체적으로, 상기 게이트 절연막(16a)과 소오스영역(14S) 사이와 상기 게이트 절연막(16a)과 드레인영역(14D) 사이에서, 상기 채널영역(14C)의 일단부 및 타단부가 노출될 수 있다.
도 2i 및 도 2j를 참조하면, 상기 채널영역(14C)의 노출된 일단부 및 타단부(30a, 30b) 각각에 이온빔 임플란테이션 방법으로 상기 제1 농도 보다 적은 제2 농도의 불순물을 주입하여 LDD(lightly doped drain) 영역(31a, 31b)을 형성할 수 있다. 상기 LDD 영역(31a, 31b)의 형성을 위한 불순물로 n형 또는 p형 도펀트가 이용될 수 있다. 바람직하게, 상기 LDD 영역(31a, 31b)은 5000 내지 10000 Ω/sq의 면저항을 가지도록 형성될 수 있으며, 이 경우 상기 불순물의 제2 농도는 1E12 내지 1E13 ions/㎤의 범위로 제어될 수 있다. 상기 채널영역(14C)의 일단부 및 타단부 각각에 형성되는 LDD 영역(31a, 31b) 각각의 폭은 1㎛ 내지 7㎛으로 제어될 수 있다.
본 발명에 따른 공정과정에 따르면, 간단하고 쉬운 공정으로 소오스/드레인 영역과 채널영역 사이에 LDD 영역이 형성된 구조의 박막 트랜지스터를 제조할 수 있다. 종래의 박막 트랜지스터의 제조공정에서는 상기 LDD 영역을 형성하기 위해서 LDD 영역의 형성을 위한 별도의 포토마스크 공정 및 식각공정을 수행하여야 했기 때문에, 공정수가 증가하고 공정비용이 증가될 수 있다는 문제점이 있었으며, 특히 별도의 포토마스크 공정 및 식각공정의 진행 중에 상기 소오스/드레인 영역의 계면특성이 저하될 수 있다는 문제점이 있었다. 그러나, 본 발명에 따르면 이와 같은 문제점이 충분히 개선되어, 박막 트랜지스터의 공정수 및 제조단가를 낮출 수 있을 뿐만 아니라, 상기 LDD 영역의 형성으로 박막 트랜지스터 디바이스의 성능이 개선될 수 있다.
도 3a 내지 도 3f 각각은 본 발명에 따른 제조공정에서 이온빔의 전류량 변화에 따른 포토레지스트층의 수축길이 변화를 보여주는 SEM 사진이다. 그리고, 도 4는 도 3의 상기 이온빔의 전류량 변화에 따른 포토레지스트층의 수축길이 변화를 그래프로 도시한 것이다.
여기에서, 이온빔의 가속에너지는 40KeV으로 동일하게 유지하였으며, 다만 이온빔 전류량이 각각 1㎃, 2㎃, 3㎃, 4㎃, 5㎃ 및 6㎃인 조건에서, 포토레지스트층(PR)의 수축길이(X) 변화를 측정하였다. 도 3a 내지 도 3f 각각의 도면에는 4개의 사진이 첨부되었으며, 이들은 상기 포토레지스트층의 테두리에서 선택되는 서로 다른 4개 위치에서 측정된 수축길이(X) 변화를 보여준다. 그리고, 이들 4개 위치에서 측정한 수축길이(X)의 평균값을 인용하여 도 4의 그래프에 도시하였다. 도 4를 참조하면, 이온빔 전류량이 1㎃로부터 6㎃까지 점차로 증가함에 따라, 포토레지스트층(PR)의 수축길이(X)가 0㎛로부터 7㎛까지 점차로 증가되는 것을 알 수 있다.
본 발명에 따르면, 간단하고 쉬운 공정으로 소오스/드레인 영역과 채널영역 사이에 LDD(lightly doped drain) 영역이 형성된 구조의 박막 트랜지스터를 제조할 수 있다. 상기 LDD 영역은 상기 채널영역과 상기 소오스/드레인 영역 사이의 급격한 전계의 증가를 방지할 수 있으며, 그 결과, 상기 박막 트랜지스터의 오프 전류가 낮아질 수 있으며, 상기 채널 특성의 신뢰성이 확보될 수 있다.
이상에서, 이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 상기 실시예로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점이 이해되어야 할 것이다. 따라서, 본 발명은 도시되고 설명된 구조와 공정순서에만 국한되는 것은 아니며, 특허청구범위에 기재된 발명의 기술사상을 중심으로 보호되어야 할 것이다.
Claims (13)
- 기판 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층을 결정화하여 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 상에 절연막을 형성하는 단계;상기 절연막 상에 형성되어 상기 폴리실리콘층의 일부영역을 마스킹하는 것으로 순차적층된 게이트 마스크와 포토레지스트층을 포함하는 마스크 구조체를 형성하는 단계;상기 마스크 구조체에 의해 가려지지 않는 폴리실리콘층의 일단부 및 타단부에 이온빔 임플란테이션 방법에 의해 제1 농도의 불순물을 주입하여 상기 폴리실리콘층에 소오스와 드레인 영역 및 이들 사이에 개재되는 채널영역을 형성하는 단계;상기 포토레지스트층에 이온빔을 조사하여 상기 포토레지스트층을 수축시킴으로써 상기 게이트 마스크의 일단부 및 타단부를 돌출시키는 단계;상기 수축된 포토레지스트층을 식각마스크로 이용하여 상기 수축된 포토레지스트층과 같은 너비(width)로 상기 게이트 마스크 및 절연막을 식각하여 게이트 전극 및 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막과 소오스영역 사이로 노출된 상기 채널영역의 일단부 및 상기 게이트 절연막과 드레인영역 사이로 노출된 상기 채널영역의 타단부 각각에 상기 제1 농도 보다 적은 제2 농도의 불순물을 주입하여 LDD(lightly doped drain) 영역을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제1 농도의 불순물 주입을 위한 이온빔 임플란테이션 공정과 상기 포토레지스트층에 대한 이온빔의 조사공정이 하나의 프로세스에서 동시에 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 이온빔의 가속에너지는 10KeV 내지 1000KeV로 제어되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 이온빔의 전류량을 조절하여 상기 포토레지스트층의 수축길이를 제어하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 이온빔의 전류량은 1㎃ 내지 6㎃으로 제어되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 포토레지스트층의 수축길이는 0.1㎛ 내지 10㎛으로 제어되는 것을 특징 으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 채널영역의 일단부 및 타단부 각각에 형성되는 LDD 영역 각각의 폭은 1㎛ 내지 7㎛으로 제어되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제1 농도는 1E14 내지 1E15 ions/㎤의 범위에 있는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 제2 농도는 1E12 내지 1E13 ions/㎤의 범위에 있는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역은 100 내지 2000 Ω/sq의 면저항(sheet resistance)을 가지도록 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 LDD 영역은 5000 내지 10000 Ω/sq의 면저항을 가지도록 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제1 농도의 불순물 및 제2 농도의 불순물은 n형 또는 p형 불순물인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 마스크는 금속물질로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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