JP2020526043A - トップゲート型薄膜トランジスタの製造方法 - Google Patents

トップゲート型薄膜トランジスタの製造方法 Download PDF

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Abstract

本発明は、トップゲート型薄膜トランジスタの製造方法を提供する。第１遮蔽部２０５１１及び第２遮蔽部２０５１２を含む第１フォトレジストパターン２０５１を形成し、当該第１フォトレジストパターン２０５１をマスクとして、ゲート金属層２０４をエッチングすることにより、ゲートパターン２０４１と導電性チャネルのチャネル領域２０２３のサイズが一致し、導電性チャネルに対するゲートの制御力が向上し、ひいてはデバイスの性能が向上する。【選択図】図１

Description

本発明は、表示技術分野に関し、特にトップゲート型薄膜トランジスタの製造方法に関するものである。
薄膜トランジスタは、構造によりボトムゲート型薄膜トランジスタとトップゲート型薄膜トランジスタとに分類することができる。ここで、トップゲート型薄膜トランジスタは、ソース、ドレイン及びゲートの間に形成される寄生容量を著しく減少させることができる。これにより、薄膜トランジスタのオン電流が向上し、ひいてはデバイスの動作速度が向上し、デバイスサイズの縮小に有利であるため、近年では、業界の研究のホットスポットになっている。
ところで、トップゲート型薄膜トランジスタの従来の製造方法では、ゲートパターンを形成するステップは、具体的には、ゲート金属層を形成し、ゲート金属層をエッチングする。しかしながら、ゲート金属層をエッチングする工程では、金属のオーバーエッチングにつながりやすく、これにより、ゲートパターンの幅が導電性チャネルのチャネル領域の幅よりも小さくなり、ひいてはゲートは導電性チャネルを完全に制御することができなくなり、ソース電極とドレイン電極との間の電流が減少し、薄膜トランジスタデバイスの性能が低下してしまう。
したがって、従来技術に存在する問題を解決するために、トップゲート型薄膜トランジスタの製造方法を提供する必要がある。
本発明の目的は、導電性チャネルに対するゲートの制御力を向上させ、ひいてはデバイスの性能を向上させることができるトップゲート型薄膜トランジスタの製造方法を提供することにある。
本発明のある態様によれば、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を含むトップゲート型薄膜トランジスタの製造方法であって、
基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する前記工程は、
ソース領域、ドレイン領域及びチャネル領域を含む活性層を基板上に形成し、
前記活性層上にゲート絶縁層、ゲート金属層及びフォトレジスト層を順次形成し、
第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理し、前記第１フォトレジストパターンは、第１遮蔽部及び前記第１遮蔽部の両側に設けられる第２遮蔽部を含み、前記基板上における前記第１遮蔽部の投影と前記基板上における前記チャネル領域の投影とが重なり、前記第１遮蔽部の厚さが前記第２遮蔽部の厚さよりも大きく、
ゲートパターンが形成されるように、前記第１フォトレジストパターンをマスクとして前記ゲート金属層をエッチングし、
前記第１フォトレジストパターンの第２遮蔽部を除去して第２フォトレジストパターンが形成されるように、前記第１フォトレジストパターンの第２遮蔽部をアッシング処理し、
前記ソース領域及び前記ドレイン領域が露出するように前記第２フォトレジストパターンをマスクとして前記ゲート絶縁層をエッチングし、
前記ソース領域上にソース接触領域が形成され、前記ドレイン領域上にドレイン接触領域が形成されるように、前記活性層を導体化し、前記導電性チャネルは、前記ソース接触領域、ドレイン接触領域及びチャネル領域により形成され、
前記基板上における前記ゲートパターンの投影と前記基板上における前記チャネル領域の投影とが重なることにより、前記第１フォトレジストパターンの前記第２遮蔽部を酸素によりアッシング処理することができる、トップゲート型薄膜トランジスタの製造方法が提供される。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理する前記工程は、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をハーフトーンマスクにより露光させ、露光されたフォトレジスト層を現像液により現像する工程を含む。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記活性層の材料は、酸化インジウムガリウム亜鉛又はアモルファスシリコンである。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記製造方法は、層間絶縁層、ソース及びドレインを形成する工程をさらに含み、
層間絶縁層、ソース及びドレインを形成する工程は、
前記第２フォトレジストパターンを剥離し、
前記ゲートパターン、前記ソース接触領域及び前記ドレイン接触領域上に層間絶縁層と、前記層間絶縁層を貫通させる第１ビアホール及び第２ビアホールと、を形成し、前記ソース接触領域及び前記ドレイン接触領域をそれぞれ前記第１ビアホール及び前記第２ビアホールにより露出させ、
前記層間絶縁層上にそれぞれ前記第１ビアホール及び前記第２ビアホールを通じて前記ソース接触領域及び前記ドレイン接触領域に接触する前記ソース及び前記ドレインを形成する。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記第２フォトレジストパターンを剥離する工程は、前記第２フォトレジストパターンを剥離液に浸漬する。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記ゲート絶縁層の材料は、それぞれ酸化シリコン及び窒化シリコンのうちの一つ以上を含む。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記活性層をプラズマガスにより導体化することができる。
本発明のある他の態様によれば、さらに基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を含むトップゲート型薄膜トランジスタの製造方法であって、
基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する前記工程は、
ソース領域、ドレイン領域及びチャネル領域を含む活性層を基板上に形成し、
前記活性層上にゲート絶縁層、ゲート金属層及びフォトレジスト層を順次形成し、
第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理し、前記第１フォトレジストパターンは、第１遮蔽部及び前記第１遮蔽部の両側に設けられる第２遮蔽部を含み、前記基板上における前記第１遮蔽部の投影と前記基板上における前記チャネル領域の投影とが重なり、前記第１遮蔽部の厚さが前記第２遮蔽部の厚さよりも大きく、
ゲートパターンが形成されるように、前記第１フォトレジストパターンをマスクとして前記ゲート金属層をエッチングし、
前記第１フォトレジストパターンの第２遮蔽部を除去して第２フォトレジストパターンが形成されるように、前記第１フォトレジストパターンの第２遮蔽部をアッシング処理し、
前記ソース領域及び前記ドレイン領域が露出するように前記第２フォトレジストパターンをマスクとして前記ゲート絶縁層をエッチングし、
前記ソース領域上にソース接触領域が形成され、前記ドレイン領域上にドレイン接触領域が形成されるように、前記活性層を導体化し、前記導電性チャネルは、前記ソース接触領域、ドレイン接触領域及びチャネル領域により形成される、トップゲート型薄膜トランジスタの製造方法が提供される。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記基板上における前記ゲートパターンの投影と前記基板上における前記チャネル領域の投影とが重なる。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理する前記工程は、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をハーフトーンマスクにより露光させ、露光されたフォトレジスト層を現像液により現像する工程を含む。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理する前記工程は、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をハーフトーンマスクにより露光させ、露光されたフォトレジスト層を現像液により現像する工程を含む。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記第１フォトレジストパターンの第２遮蔽部を酸素によりアッシング処理することができる。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記活性層の材料は、酸化インジウムガリウム亜鉛又はアモルファスシリコンである。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記製造方法は、層間絶縁層、ソース及びドレインを形成する工程をさらに含み、
層間絶縁層、ソース及びドレインを形成する前記工程は、
前記第２フォトレジストパターンを剥離し、
前記ゲートパターン、前記ソース接触領域及び前記ドレイン接触領域上に層間絶縁層と、前記層間絶縁層を貫通させる第１ビアホール及び第２ビアホールと、を形成し、前記ソース接触領域及び前記ドレイン接触領域をそれぞれ前記第１ビアホール及び前記第２ビアホールにより露出させ、
前記層間絶縁層上にそれぞれ前記第１ビアホール及び前記第２ビアホールを通じて前記ソース接触領域及び前記ドレイン接触領域に接触する前記ソース及び前記ドレインを形成する。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記第２フォトレジストパターンを剥離する前記工程は、前記第２フォトレジストパターンを剥離液に浸漬する。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記ゲート絶縁層の材料は、それぞれ酸化シリコン及び窒化シリコンのうちの一つ以上を含む。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法において、前記活性層をプラズマガスにより導体化することができる。
本発明の態様に係るトップゲート型薄膜トランジスタの製造方法によれば、第１遮蔽部及び第２遮蔽部を含む第１フォトレジストパターンを形成し、第１フォトレジストパターンをマスクとしてゲート金属層をエッチングすることにより、ゲートパターンと導電性チャネルのチャネル領域のサイズを一致させ、導電性チャネルに対するゲートの制御力を向上させ、ひいてはデバイスの性能を向上させることができる。
本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法のフローチャートである。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、層間絶縁層、ソース及びドレインを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、層間絶縁層、ソース及びドレインを形成する工程を示す概略図である。 本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、層間絶縁層、ソース及びドレインを形成する工程を示す概略図である。
以下、本発明の上記内容をより理解しやすくするために、添付の図面を参照しながら好適実施例について詳細に説明する。
以下、図面を参照しながら本発明の具体的な実施形態を詳細に説明することにより、本発明の技術手段及びその他の有益な効果を明らかにする。
本発明によって採用される技術的手段及びその効果をさらに詳述するために、以下、本発明の好適実施例及びその図面を参照しながら詳細に説明する。明らかに、説明される実施例は、本発明の一部の実施例にすぎず、すべての実施例ではない。創造的な努力なしに本発明の実施例に基づいて当業者によって得られる他のすべての実施例は、いずれも本発明の保護範囲に属する。
本発明の好適実施例では、トップゲート型薄膜トランジスタの製造方法及びトップゲート型薄膜トランジスタが提供される。第１フォトレジストパターンを形成し、第１フォトレジストパターンをマスクとしてゲート金属層をエッチングし、第２フォトレジストパターンを形成し、第２フォトレジストパターンをマスクとしてゲート絶縁層をエッチングすることにより、基板上におけるゲートパターン、ゲート絶縁層及び導電性チャネルのチャネル領域の投影が重なり、導電チャネルに対するゲートの制御力が向上する。
図１を参照して、図１は、本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法のフローチャートである。図１に示すように、本発明の好適実施例では、トップゲート型薄膜トランジスタの製造方法が提供される。当該方法は、導電性チャネルに対するゲートの制御力を向上させることを目的とする。具体的には、高精度の制御によって形成されるゲートパターンと導電性チャネルのチャネル領域のサイズとを一致させることにより実現される。
以下、具体的な実施例を参照しながら当該トップゲート型薄膜トランジスタの製造方法について詳細に説明する。当該方法は、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を含む。さらに、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程は、具体的には、以下のステップを含む。
ステップＳ１０１では、ソース領域、ドレイン領域及びチャネル領域を含む活性層を基板上に形成する。
ステップＳ１０２では、前記活性層上にゲート絶縁層、ゲート金属層及びフォトレジスト層を順次形成する。
ステップＳ１０３では、第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理する。ここで、前記第１フォトレジストパターンは、第１遮蔽部及び前記第１遮蔽部の両側に設けられる第２遮蔽部を含む。前記基板上における前記第１遮蔽部の投影と前記基板上における前記チャネル領域の投影とが重なり、前記第１遮蔽部の厚さが前記第２遮蔽部の厚さよりも大きい。
ステップＳ１０４では、ゲートパターンが形成されるように、前記第１フォトレジストパターンをマスクとして前記ゲート金属層をエッチングする。
ステップＳ１０５では、前記第１フォトレジストパターンの第２遮蔽部を除去して第２フォトレジストパターンが形成されるように、前記第１フォトレジストパターンの第２遮蔽部をアッシング処理する。
ステップＳ１０６では、前記ソース領域及び前記ドレイン領域が露出するように前記第２フォトレジストパターンをマスクとして前記ゲート絶縁層をエッチングする。
ステップＳ１０７では、前記ソース領域上にソース接触領域が形成され、前記ドレイン領域上にドレイン接触領域が形成されるように、前記活性層を導体化する。前記導電性チャネルは、前記ソース接触領域、ドレイン接触領域及びチャネル領域により形成される。
なお、本発明に係るトップゲート型薄膜トランジスタの製造方法では、ゲートパターン形成時の金属のオーバーエッチングによるゲートと導電性チャネルのチャネル領域のサイズが一致しないことを抑制するために、第１フォトレジストパターンを形成し、当該第１フォトレジストパターンをマスクとしてゲート金属層をエッチングすることにより、サイズが導電性チャネルのチャネル領域と一致するゲートを形成し、ひいては導電性チャネルに対するゲートの制御力が向上し、デバイスの性能が向上する。
以下、図２Ａから２Ｆを参照しながら、トップゲート型薄膜トランジスタを製造する工程について詳細に説明する。図２Ａから２Ｆは、本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を示す概略図である。
ステップＳ１０１では、図２Ａに示すように、ソース領域２０２１、ドレイン領域２０２２及びチャネル領域２０２３を含む活性層２０２を基板２０１上に形成する。当該活性層２０２の材料は、酸化インジウムガリウム亜鉛又はアモルファスシリコンである。より具体的には、本好適実施例では、基板２０１上に活性層２０２を積層させる。次にパターニングプロセスによって本好適実施例のトップゲート型薄膜トランジスタのソース領域２０２１、ドレイン領域２０２２及びチャネル領域２０２３が定義される。なお、当該パターニングプロセスは、少なくともフォトレジストのコーティング又は滴注、露光、現像及びフォトリソグラフィエッチングなどのステップを含む。これらのステップは、いずれも当技術分野の常用手段に属するものであり、ここでは詳細に説明しない。
ステップＳ１０２では、図２Ｂに示すように、当該活性層２０２上にゲート絶縁層２０３、ゲート金属層２０４及びフォトレジスト層２０５を順次形成する。当該ゲート絶縁層２０３の材料は、それぞれ酸化シリコン及び窒化シリコンのうちの一つ以上を含むことが好ましい。なお、ステップＳ１０２は、活性層２０２上にゲート絶縁層２０３、ゲート金属層２０４及びフォトレジスト層２０５を単に積層させるだけであり、ゲート絶縁層２０３、ゲート金属層２０４及びフォトレジスト層２０５を形成することは、当業者によく知られている積層方法によって行われてもよく、ここでは詳細に説明しない。
ステップＳ１０３では、図２Ｂ、２Ｃに示すように、第１フォトレジストパターン２０５１が形成されるように、フォトレジスト層２０５をパターニング処理する。第１フォトレジストパターン２０５１は、第１遮蔽部２０５１１及び第１遮蔽部２０５１１の両側に設けられる第２遮蔽部２０５１２を含む。基板２０１上における第１遮蔽部２０５１１の投影と基板２０１上におけるチャネル領域２０２３の投影とが重なり、第１遮蔽部２０５１１の厚さが第２遮蔽部２０５１２の厚さよりも大きい。
より具体的には、ステップＳ１０３では、第１フォトレジストパターン２０５１が形成されるように、フォトレジスト層２０５をパターニング処理する工程は、第１フォトレジストパターン２０５１が形成されるように、当該フォトレジスト層２０５をハーフトーンマスクにより露光させ、露光されたフォトレジスト層２０５を現像液により現像する工程を含む。
ステップＳ１０４では、図２Ｃ、２Ｄに示すように、ゲートパターン２０４１が形成されるように、第１フォトレジストパターン２０５１をマスクとしてゲート金属層２０４をエッチングする。なお、ステップＳ１０４では、当業者によく知られているエッチング方法によってゲート金属層２０４をエッチングしてもよく、ここでは詳細に説明しない。本発明で強調しておきたいのは、形成されたゲートパターン２０４１とチャネル領域２０２３とが一致する。すなわち、基板２０１上におけるゲートパターン２０４１の投影と基板２０１上におけるチャネル領域２０２３の投影とが重なる。
ステップＳ１０５では、図２Ｅに示すように、第１フォトレジストパターン２０５１の第２遮蔽部２０５１２を除去して第２フォトレジストパターン２０５２が形成されるように、第１フォトレジストパターン２０５１の第２遮蔽部２０５１２をアッシング処理する。具体的には、ステップ１０３では、第１フォトレジストパターン２０５１の第２遮蔽部２０５１２を形成することにより、形成されたゲートパターン２０４１が金属のオーバーエッチングの影響を受けてサイズがチャネル領域２０２３と一致しない現象が発生しない。しかし、ステップＳ１０５では、ゲート絶縁層２０３のサイズとゲートパターン２０４１のサイズとを一致させるために、第１フォトレジストパターン２０５１の第２遮蔽部２０５１２を除去する必要がある。
第１フォトレジストパターン２０５１の第２遮蔽部２０５１２を酸素によりアッシング処理することができることが好ましい。
ステップＳ１０６では、図２Ｅ、２Ｆに示すように、ソース領域２０２１及びドレイン領域２０２２が露出するように第２フォトレジストパターン２０５２をマスクとしてゲート絶縁層２０３をエッチングする。
ステップＳ１０７では、図２Ｆに示すように、ソース領域２０２１上にソース接触領域が形成され、ドレイン領域２０２２上にドレイン接触領域が形成されるように、活性層を導体化する。導電性チャネルは、当該ソース接触領域、ドレイン接触領域及びチャネル領域２０２３により形成される。前記活性層をプラズマガスにより導体化することができることが好ましい。
さらに、図３Ａから３Ｃを参照して、図３Ａから３Ｃは、本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法において、層間絶縁層、ソース及びドレインを形成する工程を示す概略図である。本発明の好適実施例に係るトップゲート型薄膜トランジスタの製造方法は、層間絶縁層、ソース及びドレインを形成する工程をさらに含む。層間絶縁層、ソース及びドレインを形成する当該工程は、具体的には、以下のステップを含む。
まず、図２Ｆ、３Ａに示すように、第２フォトレジストパターン２０５２を剥離する。
次に、図３Ｂに示すように、ゲートパターン２０４１、ソース接触領域及びドレイン接触領域上に層間絶縁層２０６と、層間絶縁層２０６を貫通させる第１ビアホール２０６１及び第２ビアホール２０６２と、を形成する。そして、ソース接触領域及びドレイン接触領域をそれぞれ第１ビアホール２０６１及び第２ビアホール２０６２により露出させる。
最後に、図３Ｂ、３Ｃに示すように、層間絶縁層２０６上にそれぞれ第１ビアホール２０６１及び第２ビアホール２０６２を通じてソース接触領域及びドレイン接触領域に接触するソース２０７１及びドレイン２０７２を形成する。
第２フォトレジストパターンが剥離されるように、第２フォトレジストパターンを剥離液に浸漬することが好ましい。
本好適実施例に係るトップゲート型薄膜トランジスタの製造方法によれば、第１遮蔽部及び第２遮蔽部を含む第１フォトレジストパターンを形成し、第１フォトレジストパターンをマスクとしてゲート金属層をエッチングすることにより、ゲートパターンと導電性チャネルのチャネル領域のサイズを一致させ、導電性チャネルに対するゲートの制御力が向上し、ひいてはデバイスの性能が向上する。
本発明は、上記のトップゲート型薄膜トランジスタの製造方法により製造されるトップゲート型薄膜トランジスタをさらに提供する。その構造は、ゲートパターンと導電性チャネルのチャネル領域のサイズが一致することを特徴とする。具体的には、上記トップゲート型薄膜トランジスタの製造方法の好適実施例で製造されるトップゲート型薄膜トランジスタを参照することができ、ここでは詳細に説明しない。
本発明に係るトップゲート型薄膜トランジスタの製造方法によれば、第１遮蔽部及び第２遮蔽部を含む第１フォトレジストパターンを形成し、第１フォトレジストパターンをマスクとしてゲート金属層をエッチングすることにより、ゲートパターンと導電性チャネルのチャネル領域のサイズを一致させ、導電性チャネルに対するゲートの制御力が向上し、ひいてはデバイスの性能が向上する。
以上、本発明を好適実施例とともに上記のように開示したが、上記好適実施例は本発明を限定するものではなく、当業者は本発明の精神及び範囲から逸脱することなく様々な変更及び修正を行うことができる。したがって、本発明の保護範囲は、特許請求の範囲によって定義される範囲に準ずる。

Claims (17)

  1. 基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を含むトップゲート型薄膜トランジスタの製造方法であって、
    基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する前記工程は、
    ソース領域、ドレイン領域及びチャネル領域を含む活性層を基板上に形成し、
    前記活性層上にゲート絶縁層、ゲート金属層及びフォトレジスト層を順次形成し、
    第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理し、前記第１フォトレジストパターンは、第１遮蔽部及び前記第１遮蔽部の両側に設けられる第２遮蔽部を含み、前記基板上における前記第１遮蔽部の投影と前記基板上における前記チャネル領域の投影とが重なり、前記第１遮蔽部の厚さが前記第２遮蔽部の厚さよりも大きく、
    ゲートパターンが形成されるように、前記第１フォトレジストパターンをマスクとして前記ゲート金属層をエッチングし、
    前記第１フォトレジストパターンの第２遮蔽部を除去して第２フォトレジストパターンが形成されるように、前記第１フォトレジストパターンの第２遮蔽部をアッシング処理し、
    前記ソース領域及び前記ドレイン領域が露出するように前記第２フォトレジストパターンをマスクとして前記ゲート絶縁層をエッチングし、
    前記ソース領域上にソース接触領域が形成され、前記ドレイン領域上にドレイン接触領域が形成されるように、前記活性層を導体化し、前記導電性チャネルは、前記ソース接触領域、ドレイン接触領域及びチャネル領域により形成され、
    前記基板上における前記ゲートパターンの投影と前記基板上における前記チャネル領域の投影とが重なることにより、前記第１フォトレジストパターンの前記第２遮蔽部を酸素によりアッシング処理することができる、トップゲート型薄膜トランジスタの製造方法。
  2. 前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理する前記工程は、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をハーフトーンマスクにより露光させ、露光されたフォトレジスト層を現像液により現像する工程を含む、請求項１に記載のトップゲート型薄膜トランジスタの製造方法。
  3. 前記活性層の材料は、酸化インジウムガリウム亜鉛又はアモルファスシリコンである、請求項１に記載のトップゲート型薄膜トランジスタの製造方法。
  4. 前記製造方法は、層間絶縁層、ソース及びドレインを形成する工程をさらに含み、
    層間絶縁層、ソース及びドレインを形成する工程は、
    前記第２フォトレジストパターンを剥離し、
    前記ゲートパターン、前記ソース接触領域及び前記ドレイン接触領域上に層間絶縁層と、前記層間絶縁層を貫通させる第１ビアホール及び第２ビアホールと、を形成し、前記ソース接触領域及び前記ドレイン接触領域をそれぞれ前記第１ビアホール及び前記第２ビアホールにより露出させ、
    前記層間絶縁層上にそれぞれ前記第１ビアホール及び前記第２ビアホールを通じて前記ソース接触領域及び前記ドレイン接触領域に接触する前記ソース及び前記ドレインを形成する、請求項１に記載のトップゲート型薄膜トランジスタの製造方法。
  5. 前記第２フォトレジストパターンを剥離する工程は、
    前記第２フォトレジストパターンを剥離液に浸漬する、請求項４に記載のトップゲート型薄膜トランジスタの製造方法。
  6. 前記ゲート絶縁層の材料は、それぞれ酸化シリコン及び窒化シリコンのうちの一つ以上を含む、請求項１に記載のトップゲート型薄膜トランジスタの製造方法。
  7. 前記活性層をプラズマガスにより導体化することができる、請求項１に記載のトップゲート型薄膜トランジスタの製造方法。
  8. 基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する工程を含むトップゲート型薄膜トランジスタの製造方法であって、
    基板上に導電性チャネル、ゲート絶縁層及びゲートパターンを形成する前記工程は、
    ソース領域、ドレイン領域及びチャネル領域を含む活性層を基板上に形成し、
    前記活性層上にゲート絶縁層、ゲート金属層及びフォトレジスト層を順次形成し、
    第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理し、前記第１フォトレジストパターンは、第１遮蔽部及び前記第１遮蔽部の両側に設けられる第２遮蔽部を含み、前記基板上における前記第１遮蔽部の投影と前記基板上における前記チャネル領域の投影とが重なり、前記第１遮蔽部の厚さが前記第２遮蔽部の厚さよりも大きく、
    ゲートパターンが形成されるように、前記第１フォトレジストパターンをマスクとして前記ゲート金属層をエッチングし、
    前記第１フォトレジストパターンの第２遮蔽部を除去して第２フォトレジストパターンが形成されるように、前記第１フォトレジストパターンの第２遮蔽部をアッシング処理し、
    前記ソース領域及び前記ドレイン領域が露出するように前記第２フォトレジストパターンをマスクとして前記ゲート絶縁層をエッチングし、
    前記ソース領域上にソース接触領域が形成され、前記ドレイン領域上にドレイン接触領域が形成されるように、前記活性層を導体化し、前記導電性チャネルは、前記ソース接触領域、ドレイン接触領域及びチャネル領域により形成される、トップゲート型薄膜トランジスタの製造方法。
  9. 前記基板上における前記ゲートパターンの投影と前記基板上における前記チャネル領域の投影とが重なる、請求項８に記載のトップゲート型薄膜トランジスタの製造方法。
  10. 前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理する前記工程は、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をハーフトーンマスクにより露光させ、露光されたフォトレジスト層を現像液により現像する工程を含む、請求項８に記載のトップゲート型薄膜トランジスタの製造方法。
  11. 前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をパターニング処理する前記工程は、前記第１フォトレジストパターンが形成されるように、前記フォトレジスト層をハーフトーンマスクにより露光させ、露光されたフォトレジスト層を現像液により現像する工程を含む、請求項９に記載のトップゲート型薄膜トランジスタの製造方法。
  12. 前記第１フォトレジストパターンの第２遮蔽部を酸素によりアッシング処理することができる、請求項８に記載のトップゲート型薄膜トランジスタの製造方法。
  13. 前記活性層の材料は、酸化インジウムガリウム亜鉛又はアモルファスシリコンである、請求項８に記載のトップゲート型薄膜トランジスタの製造方法。
  14. 前記製造方法は、層間絶縁層、ソース及びドレインを形成する工程をさらに含み、
    層間絶縁層、ソース及びドレインを形成する前記工程は、
    前記第２フォトレジストパターンを剥離し、
    前記ゲートパターン、前記ソース接触領域及び前記ドレイン接触領域上に層間絶縁層と、前記層間絶縁層を貫通させる第１ビアホール及び第２ビアホールと、を形成し、前記ソース接触領域及び前記ドレイン接触領域をそれぞれ前記第１ビアホール及び前記第２ビアホールにより露出させ、
    前記層間絶縁層上にそれぞれ前記第１ビアホール及び前記第２ビアホールを通じて前記ソース接触領域及び前記ドレイン接触領域に接触する前記ソース及び前記ドレインを形成する、請求項８に記載のトップゲート型薄膜トランジスタの製造方法。
  15. 前記第２フォトレジストパターンを剥離する前記工程は、
    前記第２フォトレジストパターンを剥離液に浸漬する、請求項１４に記載のトップゲート型薄膜トランジスタの製造方法。
  16. 前記ゲート絶縁層の材料は、それぞれ酸化シリコン及び窒化シリコンのうちの一つ以上を含む、請求項８に記載のトップゲート型薄膜トランジスタの製造方法。
  17. 前記活性層をプラズマガスにより導体化することができる、請求項８に記載のトップゲート型薄膜トランジスタの製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240012878A (ko) 2022-07-21 2024-01-30 포항공과대학교 산학협력단 미세 패터닝된 유기박막 트랜지스터 및 이의 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100248119B1 (ko) * 1997-05-01 2000-03-15 구자홍 박막트랜지스터 및 그 제조방법
KR100333978B1 (ko) * 1998-12-28 2003-06-02 삼성전자 주식회사 액정표시장치용박막트랜지스터기판의제조방법
KR100412121B1 (ko) * 2001-03-31 2003-12-31 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조방법
US6963083B2 (en) * 2003-06-30 2005-11-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device having polycrystalline TFT and fabricating method thereof
KR100648221B1 (ko) * 2004-07-09 2006-11-24 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 액정표시장치의 어레이 기판 제조방법
US7033902B2 (en) * 2004-09-23 2006-04-25 Toppoly Optoelectronics Corp. Method for making thin film transistors with lightly doped regions
KR101143005B1 (ko) 2004-12-14 2012-05-08 삼성전자주식회사 마스크 및 이를 이용한 반도체 소자의 제조 방법 및 박막트랜지스터 표시판의 제조 방법
KR101206038B1 (ko) * 2006-12-18 2012-11-28 삼성전자주식회사 박막 트랜지스터의 제조방법
KR101108175B1 (ko) * 2010-06-09 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법
CN102637632B (zh) * 2011-06-10 2014-12-10 京东方科技集团股份有限公司 一种薄膜晶体管阵列的制作方法和薄膜晶体管阵列
CN102651341B (zh) * 2012-01-13 2014-06-11 京东方科技集团股份有限公司 一种tft阵列基板的制造方法
KR20130111872A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
CN102723269B (zh) * 2012-06-21 2015-04-01 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102039424B1 (ko) * 2012-06-22 2019-11-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR101454190B1 (ko) * 2012-12-07 2014-11-03 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN103227148B (zh) * 2013-04-02 2015-12-23 京东方科技集团股份有限公司 一种阵列基板制备方法及阵列基板和显示装置
CN104465405B (zh) * 2014-12-30 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法
KR102458907B1 (ko) * 2015-12-29 2022-10-25 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN105762195B (zh) * 2016-03-04 2019-07-26 武汉华星光电技术有限公司 金属氧化物薄膜晶体管及其制备方法

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