WO2016107290A1 - 薄膜晶体管及其制作方法、阵列基板及其制作方法 - Google Patents

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Abstract

一种薄膜晶体管及其制作方法、包括该薄膜晶体管的阵列基板及该阵列基板的制作方法，涉及显示技术领域，能够减少薄膜晶体管的漏电流。该薄膜晶体管包括：形成在衬底基板(1)上的有源层(2)、栅极绝缘层(3)、栅极(42)、层间绝缘层(6)、源极(8)和漏极(9)，层间绝缘层(6)和栅极绝缘层(3)上设置有对应于源极(8)和漏极(9)的过孔(7)；有源层(2)包括与源极(8)连接的源极欧姆接触区(21)、与漏极(9)连接的漏极欧姆接触区(22)、位于栅极(42)下方的用于作为沟道的沟道区(24)以及位于漏极欧姆接触区(22)与沟道区(24)之间的轻掺杂区(23)，或者，有源层(2)包括与源极(8)连接的源极欧姆接触区(21)、与漏极(9)连接的漏极欧姆接触区(22)、位于栅极(42)下方的用于作为沟道的沟道区(24)以及位于漏极欧姆接触区(22)与沟道区(24)之间和源极欧姆接触区(21)与沟道区(24)之间的两个轻掺杂区(23)。

Description

薄膜晶体管及其制作方法、阵列基板及其制作方法 技术领域
本发明涉及显示技术领域，尤其涉及薄膜晶体管及其制作方法、阵列基板及其制作方法。
背景技术
液晶显示器主要包括阵列基板，阵列基板上设置有阵列排布的像素单元，每个像素单元内设置有薄膜晶体管和像素电极，其中，薄膜晶体管控制对像素电极施加电压。
具体地，薄膜晶体管包括依次设置的有源层、栅极绝缘层、栅极、层间绝缘层、源极和漏极。对于上述结构的薄膜晶体管而言，当薄膜晶体管处于关闭状态时，薄膜晶体管内部仍有电流存在，通常将此电流称为薄膜晶体管的漏电流。具体地，薄膜晶体管的漏电流包括源极和漏极之间的薄膜晶体管主体漏电流、栅极与源极之间的漏电流和栅极与漏极之间的漏电流组成的薄膜晶体管边缘漏电流，其中，薄膜晶体管的漏电流中薄膜晶体管主体漏电流所占比例较大。
薄膜晶体管的漏电流过大会造成液晶显示器的像素电极显示灰度偏差、液晶显示器能耗变大等不利现象出现。
发明内容
本发明所要解决的技术问题在于提供一种薄膜晶体管的制作方法及阵列基板的制作方法，能够减少薄膜晶体管的漏电流。
为解决上述技术问题，本发明一个方面提供了一种薄膜晶体管的制作方法，包括以下步骤：
S01，在衬底基板上形成有源层；
S02，在所述有源层上方形成栅极绝缘层；
S03，在所述栅极绝缘层上方形成栅极金属层；
S04，形成一层图案化的光刻胶，所述光刻胶完全落在所述有 源层所在区域内；
S05，对所述栅极金属层进行过刻蚀，以形成栅极，并使得所述光刻胶的两端悬空；
S06，对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和所述栅极遮挡的区域成为欧姆接触区；
S07，去除部分栅极和/或其上方的部分光刻胶，以暴露出所述有源层的与所述欧姆接触区相邻的部分；
S08，对所述有源层进行离子注入，使得暴露出的所述有源层的与欧姆接触区相邻的部分成为轻掺杂区，而所述有源层的被所述光刻胶和/或所述栅极遮挡的区域成为沟道区；
S09，剥离所述光刻胶；
S10，在所述栅极上方形成层间绝缘层，并且在所述欧姆接触区的上方，通过构图工艺，在所述层间绝缘层和所述栅极绝缘层中形成过孔；
S11，在层间绝缘层上方和所述过孔内形成源漏极金属层，通过构图工艺形成源极和漏极，所述源极和所述漏极分别通过所述过孔与所述欧姆接触区电连接。
优选地，所述步骤S04进一步包括：
将所述光刻胶形成为包括完全保留区和位于所述完全保留区两端的部分保留区，并且
步骤S05进一步包括：
对所述栅极金属层进行过刻蚀，形成栅极预结构，使得位于所述完全保留区一端的所述部分保留区悬空，位于所述完全保留区另一端的所述部分保留区部分悬空；以及
通过灰化工艺，去除所述光刻胶的所述部分保留区，使得部分悬空的所述部分保留区下方覆盖的所述栅极预结构暴露出一部分，并使所述完全保留区减薄。
优选地，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S06进一步包括：
对所述有源层进行离子注入，使得所述有源层的未被所述光 刻胶和/或所述栅极预结构遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，
所述步骤S07进一步包括：
刻蚀去除所述栅极预结构的暴露部分，以形成所述栅极，所述栅极上覆盖有所述光刻胶，从而暴露出所述有源层的与所述漏极欧姆接触区相邻的部分，以及
所述步骤S08进一步包括：
对所述有源层进行离子注入，使得暴露出的所述有源层的与所述漏极欧姆接触区相邻的部分成为所述轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区。
优选地，所述步骤S04进一步包括：
将所述光刻胶形成为包括完全保留区和位于所述完全保留区一端的部分保留区，并且
步骤S05进一步包括：
对所述栅极金属层进行过刻蚀，以形成所述栅极，使得所述部分保留区悬空，所述完全保留区未与所述部分保留区连接的一端悬空；以及
通过灰化工艺，去除所述光刻胶的所述部分保留区，并使所述完全保留区减薄。
优选地，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S06进一步包括：
对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域分别成为所述源极欧姆接触区和所述漏极欧姆接触区，
所述步骤S07进一步包括：
剥离所述光刻胶，以暴露出所述有源层的与所述漏极欧姆接触区相邻的部分，并且
所述步骤S08进一步包括：
对所述有源层进行离子注入，使得暴露出的所述有源层的与所述漏极欧姆接触区相邻的部分成为轻掺杂区，而所述有源层的 被所述光刻胶遮挡的区域成为沟道区。
优选地，所述步骤S04进一步包括：
将所述光刻胶形成为包括完全保留区和位于所述完全保留区两端的部分保留区，并且
所述步骤S05进一步包括：
对所述栅极金属层进行过刻蚀，以形成栅极预结构，使得位于所述完全保留区两端的所述部分保留区均部分悬空；
通过灰化工艺，去除所述光刻胶的所述部分保留区，使得所述部分保留区下方覆盖的所述栅极预结构从所述完全保留区的两端分别暴露出一部分，并使所述完全保留区减薄。
优选地，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S06进一步包括：
对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极预结构遮挡的区域分别成为所述源极欧姆接触区和所述漏极欧姆接触区，以及
所述步骤S07进一步包括：
刻蚀去除所述栅极预结构的暴露部分，以形成所述栅极，并且暴露出所述有源层的与所述源极欧姆接触区和所述漏极欧姆接触区相邻的两个部分，其中所述栅极上覆盖有所述光刻胶，以及
所述步骤S08进一步包括：
对所述有源层进行离子注入，使得所述有源层的在刻蚀所述栅极预结构后暴露出的两个区域成为所述轻掺杂区，以及所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为所述沟道区。
优选地，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S06进一步包括：
对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，
所述步骤S07进一步包括：
剥离所述光刻胶，以暴露出所述有源层的与所述源极欧姆接触区和所述漏极欧姆接触区相邻的两个部分，以及
所述步骤S08进一步包括：
对所述有源层进行离子注入，使得所述有源层的在剥离所述光刻胶后暴露的两个区域成为所述轻掺杂区，并且所述有源层的被所述栅极遮挡的区域成为所述沟道区。
优选地，所述步骤S04进一步包括：
在所述栅极金属层上形成一层所述光刻胶，使用灰阶掩膜板遮盖所述光刻胶，经过曝光和显影使所述光刻胶图案化，所述光刻胶完全落在所述有源层所在区域内，所述灰阶掩膜板的完全透光区对应的所述光刻胶被去除，所述灰阶掩膜板的部分透光区对应的所述光刻胶部分残留，形成所述部分保留区，所述灰阶掩膜板的遮光区对应的所述光刻胶完全残留，形成所述完全保留区。
为解决上述技术问题，本发明的另一个方面提供了一种薄膜晶体管的制作方法，包括以下步骤：
S01，在衬底基板上形成有源层；
S02，在所述有源层上方形成栅极绝缘层；
S03，在所述栅极绝缘层上方形成栅极金属层；
S04，形成一层图案化的光刻胶，所述光刻胶完全落在所述有源层所在区域内；
S05，对所述栅极金属层进行过刻蚀，以形成栅极，并使得所述光刻胶的两端悬空；
S06，对所述光刻胶进行减薄，以使得离子能够从中透过；
S07，对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为欧姆接触区，所述有源层的仅被所述光刻胶遮挡的区域成为轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区；
S08，剥离所述光刻胶；
S09，在所述栅极上方形成层间绝缘层，并且在所述欧姆接触区的上方，通过构图工艺，在所述层间绝缘层和所述栅极绝缘层 中形成过孔；
S10，在层间绝缘层上方和所述过孔内形成源漏极金属层，通过构图工艺形成源极和漏极，所述源极和所述漏极分别通过所述过孔与所述欧姆接触区电连接。
优选地，所述步骤S04进一步包括：
将所述光刻胶形成为包括完全保留区和位于所述完全保留区一端的部分保留区，并且
步骤S05进一步包括：
对所述栅极金属层进行过刻蚀，以形成所述栅极，使得所述部分保留区悬空，所述完全保留区未与所述部分保留区连接的一端悬空；以及
通过灰化工艺，去除所述光刻胶的所述部分保留区，使得仅所述光刻胶的完全保留区未与所述部分保留区连接的一端悬空。
优选地，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S07进一步包括：
对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，所述有源层的仅被所述光刻胶遮挡的区域成为轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区。
优选地，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S07进一步包括：
对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，所述有源层的仅被所述光刻胶遮挡的两个区域成为轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区。
优选地，其特征在于，所述步骤S04进一步包括：
在所述栅极金属层上形成一层所述光刻胶，使用灰阶掩膜板遮盖所述光刻胶，经过曝光和显影使所述光刻胶图案化，所述光 刻胶完全落在所述有源层所在区域内，所述灰阶掩膜板的完全透光区对应的所述光刻胶被去除，所述灰阶掩膜板的部分透光区对应的所述光刻胶部分残留，形成所述部分保留区，所述灰阶掩膜板的遮光区对应的所述光刻胶完全残留，形成所述完全保留区。
为解决上述技术问题，本发明的又一个方面提供了一种薄膜晶体管，包括有源层、栅极绝缘层、栅极、层间绝缘层、源极和漏极，所述层间绝缘层和所述栅极绝缘层上设置有对应于所述源极和所述漏极的过孔；
所述有源层包括与所述源极连接的源极欧姆接触区、与所述漏极连接的漏极欧姆接触区、位于所述栅极下方的用于作为沟道的沟道区以及位于所述漏极欧姆接触区与所述沟道区之间的轻掺杂区，或者，
所述有源层包括与所述源极连接的源极欧姆接触区、与所述漏极连接的漏极欧姆接触区、位于所述栅极下方的用于作为沟道的沟道区以及位于所述漏极欧姆接触区与所述沟道区之间和所述源极欧姆接触区与所述沟道区之间的两个轻掺杂区。
为解决上述技术问题，本发明的再一个方面提供了一种阵列基板的制作方法，其包括如上所述的薄膜晶体管的制作方法。
为解决上述技术问题，本发明的再又一个方面提供了一种阵列基板，其包括如上所述的薄膜晶体管。
本发明实施例提供了一种薄膜晶体管及其制作方法，该薄膜晶体管的制作方法包括在衬底基板上形成有源层、栅极绝缘层、栅极、层间绝缘层、源极和漏极，有源层包括源极欧姆接触区、漏极欧姆接触区、沟道区以及一个或者两个轻掺杂区，轻掺杂区增加了源极和漏极之间的串联电阻，降低了漏极边缘的电场或者同时降低源极和漏极的边缘电场，抑制了载流子的产生，从而可以减小薄膜晶体管的漏电流。
此外，本发明实施例还提供了一种阵列基板的制作方法，该阵列基板的制作方法包括以上所述的任一种薄膜晶体管的制作方法。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例的第一种薄膜晶体管的示意图；
图2为本发明实施例的第二种薄膜晶体管的示意图；
图3为图1所示的薄膜晶体管的第一种制作方法流程图；
图4为图3的制作方法的制作过程示意图；
图5为图1所示的薄膜晶体管的第二种制作方法的部分过程示意图；
图6为图1所示的薄膜晶体管的第三种制作方法的部分过程示意图；
图7为图2所示的薄膜晶体管的第一种制作方法流程图；
图8为图7的制作方法的制作过程示意图；
图9为图2所示的薄膜晶体管的第二种制作方法的部分过程示意图；
图10为图2所示的薄膜晶体管的第三种制作方法的部分过程示意图。
附图标记说明：
1—衬底基板；2—有源层；21—源极欧姆接触；22—漏极欧姆接触；23—轻掺杂区；24—沟道区；3—栅极绝缘层；4—栅极金属层；41—栅极预结构；42—栅极；5—光刻胶；51—完全保留区；52—部分保留区；6—层间绝缘层；7—过孔；8—源极；9—漏极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本发明实施例提供了一种薄膜晶体管的制作方法，该薄膜晶体管的制作方法包括：
在衬底基板上形成有源层、栅极绝缘层、栅极、层间绝缘层、源极和漏极，层间绝缘层和栅极绝缘层中设置有对应于源极和漏极的过孔，以形成如图1或图2所示的薄膜晶体管。
其中，形成的薄膜晶体管的结构如图1所示时，有源层2包括与源极8连接的源极欧姆接触区21、与漏极9连接的漏极欧姆接触区22、位于栅极42下方的用于作为沟道的沟道区24以及位于漏极欧姆接触区22与沟道区24之间的轻掺杂区23，或者，
形成的薄膜晶体管的结构如图2所示时，有源层2包括与源极8连接的源极欧姆接触区21、与漏极9连接的漏极欧姆接触区22、位于栅极42下方的用于作为沟道的沟道区24以及位于漏极欧姆接触区22与沟道区24之间和源极欧姆接触区21与沟道区24之间的两个轻掺杂区23。
其中，由于形成漏电流的热载流子主要集中于漏极9附近，因此，形成的有源层2仅包括位于漏极欧姆接触区22与沟道区24之间的轻掺杂区23，即可有效降低薄膜晶体管的漏电流，与图2所示的形成的有源层2包括两个轻掺杂区23的薄膜晶体管相比，形成的有源层2仅包括位于漏极欧姆接触区22与沟道区24之间的轻掺杂区23时，薄膜晶体管的载流子的迁移率更高，薄膜晶体管的开态电流更大，进而使得薄膜晶体管的综合性能更好。
进一步地，薄膜晶体管的制作方法还可以包括其他步骤，例如，形成位于衬底基板1与有源层2之间的缓冲层的步骤，其中，缓冲层用于将衬底基板1与有源层2隔绝，避免衬底基板1中的 杂质进入有源层2，影响薄膜晶体管的性能，此外缓冲层还可减少形成有源层2的过程中温度对衬底基板1的影响。缓冲层的材质优选为氧化硅或者氮化硅。
本发明实施例提供了一种薄膜晶体管的制作方法，该薄膜晶体管的制作方法包括在衬底基板上形成有源层、栅极绝缘层、栅极、层间绝缘层、源极和漏极，有源层包括源极欧姆接触区、漏极欧姆接触区、沟道区以及一个或者两个轻掺杂区，轻掺杂区增加了源极和漏极之间的串联电阻，降低了漏极边缘的电场或者同时降低源极和漏极的边缘电场，抑制了载流子的产生，从而可以减小薄膜晶体管的漏电流。
实施例二
本发明实施例提供了三种如图1所示的薄膜晶体管的制作方法。
第一种制作方法的流程图如图3所示，制作过程的示意图如图4所示：
步骤S301、在衬底基板1上形成有源层2。
首先，在衬底基板1上形成一层非晶硅，经过晶化工艺使非晶硅转变为多晶硅。晶化工艺包括激光退火工艺、金属诱导工艺等。本发明实施例中的晶化工艺优选为激光退火工艺，具体地，激光退火工艺的基本原理为利用高能量的准分子激光照射到非晶硅表面，使非晶硅融化、冷却、再结晶，从而使非晶硅转变为多晶硅。然后，在多晶硅上涂覆一层光刻胶，经过曝光、显影、刻蚀和剥离光刻胶后，形成有源层2。
步骤S302、在有源层2的上方形成栅极绝缘层3。
通过等离子体增强化学气相沉积等方法在经过步骤S301的衬底基板1上形成栅极绝缘层3。
步骤S303、在栅极绝缘层3的上方形成栅极金属层4。
通过溅射、热蒸发等方法在经过步骤S302的衬底基板1上形成一层栅极金属层4。
步骤S304、在栅极金属层4的上方形成一层图案化的光刻胶 5，光刻胶5完全落在有源层2所在区域内，光刻胶5包括完全保留区51和位于完全保留区两端的部分保留区52。
步骤S305、对栅极金属层4进行过刻蚀，形成栅极预结构41，使得位于完全保留区51一端的部分保留区52悬空，位于完全保留区另一端的部分保留区52部分悬空。
对栅极金属层4进行一定量的过刻蚀，以使得刻蚀后形成的栅极预结构41的尺寸小于图案化的光刻胶5的尺寸，进而使得位于完全保留区51一端的部分保留区52悬空，位于完全保留区另一端的部分保留区部分52悬空。
步骤S306、通过灰化工艺，去除光刻胶5的部分保留区52，使得部分悬空的部分保留区52下方覆盖的栅极预结构41暴露，并使完全保留区51减薄。
需要说明的是，虽然此处的完全保留区减薄，但完全保留区的总体厚度仍足够厚，使得在后续的离子注入过程中使得离子无法通过。
步骤S307、对有源层2进行离子注入，使得有源层2的未被光刻胶5和栅极预结构41遮挡的区域成为源极欧姆接触区21和漏极欧姆接触区22。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入P元素，其中，有源层2的未被光刻胶5和栅极预结构41遮挡的区域中有P元素掺入，从而增加了该区域的电子浓度，以形成源极欧姆接触区21和漏极欧姆接触区22，而有源层2的被光刻胶5和/或栅极预结构41遮挡的区域没有P元素掺入。
步骤S308、刻蚀去除暴露的栅极预结构41的未被光刻胶5覆盖的部分，以形成栅极42，如图所示，栅极42上覆盖有光刻胶5。
步骤S309、对有源层2进行离子注入，使得有源层2的在刻蚀栅极预结构41后而暴露的区域成为轻掺杂区23，有源层2的被光刻胶5和栅极42同时遮挡的区域成为沟道区24。
示例性地，在该方法中，通过离子注入的方法向有源层2中 掺入与步骤S307相比较少的P元素，其中，有源层2的在刻蚀栅极预结构41后暴露的区域成为轻掺杂区23，有源层2的被光刻胶5和栅极42同时遮挡的区域仍无P元素掺入，成为沟道区24。
步骤S310、剥离光刻胶5。
步骤S311、在栅极42的上方形成层间绝缘层6，并且经过构图工艺，在层间绝缘层6和栅极绝缘层3中形成对应于源极8和漏极9的过孔7。
通过等离子体增强化学气相沉积等方法在经过步骤S310的衬底基板1上形成层间绝缘层6，经过包括涂覆光刻胶、使用掩膜板遮盖、曝光、显影、刻蚀和剥离光刻胶的构图工艺，在层间绝缘层6和栅极绝缘层3中形成对应于源极8和漏极9的过孔7，其中这些过孔7分别位于源极欧姆接触区21和漏极欧姆接触区22的上方。
步骤S312、在层间绝缘层6的上方以及过孔7中形成源漏极金属层，然后通过构图工艺形成源极8和漏极9，源极8和漏极9通过过孔7分别与源极欧姆接触区21和漏极欧姆接触区22电连接。
通过溅射、热蒸发等方法在经过步骤S311的衬底基板1上形成源漏极金属层，其中，过孔7中也形成有源漏极金属层，然后经过包括涂覆光刻胶、使用掩膜板遮盖、曝光、显影、刻蚀和剥离光刻胶的构图工艺，形成源极8和漏极9，源极8和漏极9通过过孔7分别与源极欧姆接触区21和漏极欧姆接触区22电连接。
第二种制作方法包括以下步骤，该第二种方法中的步骤S501～S503与第一种方法中的步骤S301～S303相同，步骤S510～S511与步骤S311～S312相同，图5仅示出了步骤S504～步骤S509的示意图：
步骤S501、在衬底基板1上形成有源层2。
步骤S502、在有源层2的上方形成栅极绝缘层3。
步骤S503、在栅极绝缘层3的上方形成栅极金属层4。
步骤S504、在栅极金属层4的上方形成一层图案化的光刻胶 5，光刻胶5完全落在有源层2所在区域内，光刻胶5包括完全保留区51和位于完全保留区一端的部分保留区52。
步骤S505、对栅极金属层4进行过刻蚀，形成栅极42，使得部分保留区52悬空，完全保留区51未与部分保留区连接的一端悬空。
步骤S506、通过灰化工艺，去除光刻胶5的部分保留区52，并使完全保留区51减薄。
需要说明的是，虽然此处的完全保留区的光刻胶5减薄，但完全保留区52的总体厚度仍足够厚，从而在后续的离子注入过程中使得离子无法通过。
步骤S507、对有源层2进行离子注入，使得有源层2的未被光刻胶5和栅极42遮挡的区域成为源极欧姆接触区21和漏极欧姆接触区22。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入P元素，其中，有源层2的未被光刻胶5和栅极42遮挡的区域有P元素掺入，从而形成源极欧姆接触区21和漏极欧姆接触区22，而有源层2的被光刻胶5和/或栅极42遮挡的区域没有P元素掺入。
步骤S508、剥离光刻胶5。
步骤S509、对有源层2进行离子注入，使得有源层的因剥离光刻胶5后而暴露的区域成为轻掺杂区23，而被栅极42遮挡的区域成为沟道区24。
示例性地，通过离子注入的方法向有源层2中掺入与步骤S507相比较少的P元素，其中，剥离光刻胶5后暴露的区域成为轻掺杂区23，被栅极42遮挡的区域仍无P元素掺入，而成为沟道区24。
步骤S510、在栅极42的上方形成层间绝缘层6，并且经过构图工艺，在层间绝缘层6和栅极绝缘层3中形成对应于源极8和漏极9的过孔7。
步骤S511、在层间绝缘层6的上方以及过孔7中形成源漏极 金属层，然后通过构图工艺形成源极8和漏极9，源极8和漏极9通过过孔7分别与源极欧姆接触区21和漏极欧姆接触区22电连接。
第三种制作方法具体包括以下步骤，该第三种方法中的步骤S601～S603与第一种方法中的步骤S301～S303相同，步骤S609～S610与步骤S311～S312相同，图6仅示出了步骤S604～步骤S608的示意图：
步骤S601、在衬底基板1上形成有源层2。
步骤S602、在有源层2上方形成栅极绝缘层3。
步骤S603、在栅极绝缘层3上方形成栅极金属层4。
步骤S604、在栅极金属层4上方形成一层图案化的光刻胶5，光刻胶5完全落在有源层2所在区域内，光刻胶5包括完全保留区51和位于完全保留区一端的部分保留区52。
步骤S605、对栅极金属层4进行过刻蚀，形成栅极42，使得部分保留区52悬空，完全保留区51未与部分保留区52连接的一端悬空。
步骤S606、通过灰化工艺，去除光刻胶5的部分保留区52，并使完全保留区51减薄。
需要说明的是，此处完全保留区51减薄后，完全保留区的总体厚度较小，从而在后续的离子注入过程中使得少量离子能够通过。
步骤S607、对有源层2进行离子注入，使得有源层2的未被光刻胶5和栅极42遮挡的区域成为源极欧姆接触区21和漏极欧姆接触区22，有源层2的只被光刻胶5遮挡的区域成为轻掺杂区23，有源层2的被光刻胶5和栅极42同时遮挡的区域成为沟道区24。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入P元素，其中，有源层2的未被光刻胶5和栅极42遮挡的区域掺杂量大，成为源极欧姆接触区21和漏极欧姆接触区22，有源层2的只被光刻胶5遮挡的区域，被注入少量离子，掺杂量小， 而成为轻掺杂区23，有源层2的被光刻胶5和栅极42同时遮挡的区域没有离子注入(即，零掺杂)而成为沟道区24。
步骤S608、剥离光刻胶5。
步骤S609、在栅极42的上方形成层间绝缘层6，并且经过构图工艺，在层间绝缘层6和栅极绝缘层3中形成对应于源极8和漏极9的过孔7。
步骤S610、在层间绝缘层6的上方以及过孔7中形成源漏极金属层，然后通过构图工艺形成源极8和漏极9，源极8和漏极9通过过孔7分别与源极欧姆接触区21和漏极欧姆接触区22电连接。
实施例三
本发明实施例提供了三种如图2所示的薄膜晶体管的制作方法。
第一种制作方法具体包括如图7所示的步骤，其中该第一种方法中的步骤S701～S703与实施例二的第一种方法中的步骤S301～S303相同，步骤S711～S712与步骤S311～S312相同，图8仅示出了步骤S704～步骤S710的示意图：
步骤S701、在衬底基板1上形成有源层2。
步骤S702、在有源层2的上方形成栅极绝缘层3。
步骤S703、在栅极绝缘层3的上方形成栅极金属层4。
步骤S704、在栅极金属层4的上方形成一层图案化的光刻胶5，光刻胶5完全落在有源层2所在区域内，光刻胶5包括完全保留区51和位于完全保留区两端的部分保留区52。
步骤S705、对栅极金属层4进行过刻蚀，形成栅极预结构41，使得位于完全保留区51两端的部分保留区52部分悬空。
步骤S706、通过灰化工艺，去除光刻胶5的部分保留区52，使得部分保留区下方覆盖的栅极预结构41暴露，并使完全保留区51减薄。
需要说明的是，虽然此处的完全保留区51减薄，但完全保留区的总体厚度仍足够厚，从而在后续的离子注入过程中使得离子 无法通过。
步骤S707、对有源层2进行离子注入，使得有源层2的未被光刻胶5和栅极预结构41遮挡的区域成为源极欧姆接触区21和漏极欧姆接触区22。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入P元素，其中，有源层2的未被光刻胶5和栅极42遮挡的区域有P元素掺入，从而形成源极欧姆接触区21和漏极欧姆接触区22，而有源层2的被光刻胶5和/或栅极预结构41遮挡的区域没有P元素掺入。
步骤S708、利用光刻胶5的遮挡，对刻蚀去除栅极预结构41的暴露部分，而形成栅极42，形成的栅极42上覆盖有光刻胶5。
步骤S709、对有源层2进行离子注入，使得有源层2的因刻蚀栅极预结构41后而暴露的区域成为两个轻掺杂区23，同时光刻胶5和栅极42同时遮挡的区域成为沟道区24。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入与步骤S707相比较少的P元素，其中，有源层2的因刻蚀栅极预结构41后而暴露的区域成为两个轻掺杂区23，有源层2的被光刻胶5和栅极42同时遮挡的区域仍无P元素掺入，成为沟道区24。
步骤S710、剥离光刻胶5。
步骤S711、在栅极42的上方形成层间绝缘层6，并且经过构图工艺，在层间绝缘层6和栅极绝缘层3中形成对应于源极8和漏极9的过孔7。
步骤S712、在层间绝缘层6的上方以及过孔7中形成源漏极金属层，然后通过构图工艺形成源极8和漏极9，源极8和漏极9通过过孔7分别与源极欧姆接触区21和漏极欧姆接触区22电连接。
第二种制作方法具体包括以下步骤，其中该第二种方法中的步骤S901～S903与实施例二的第一种方法中的步骤S301～S303相同，步骤S909～S910与步骤S311～S312相同，图9仅示出了步骤 S904～步骤S908的示意图：
步骤S901、在衬底基板1上形成有源层2。
步骤S902、在有源层2的上方形成栅极绝缘层3。
步骤S903、在栅极绝缘层3的上方形成栅极金属层4。
步骤S904、在栅极金属层4的上方形成一层图案化的光刻胶5，光刻胶5完全落在有源层2所在区域内。
需要说明的是，此处的光刻胶5较厚，在后续的离子注入过程中离子无法从中通过。
步骤S905、对栅极金属层4进行过刻蚀，以形成栅极42，并使得光刻胶5的两端悬空。
步骤S906、对有源层2进行离子注入，使得有源层2的未被光刻胶5和栅极42遮挡的区域成为源极欧姆接触区21和漏极欧姆接触区22。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入P元素，其中，有源层2的未被光刻胶5和栅极42遮挡的区域有P元素掺入，从而形成源极欧姆接触区21和漏极欧姆接触区22，而有源层2的被光刻胶5和/或栅极42遮挡的区域没有P元素掺入。
步骤S907、剥离光刻胶5。
步骤S908、对有源层2进行离子注入，使得有源层2的因剥离光刻胶5而暴露的区域成为两个轻掺杂区23，同时有源层2的被栅极42遮挡的区域成为沟道区24。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入与步骤S906相比较少的P元素，使得有源层2的在剥离光刻胶5后暴露的区域成为两个轻掺杂区23，有源层2的被栅极42遮挡的区域仍无P元素掺入而成为沟道区24。
步骤S909、在栅极42的上方形成层间绝缘层6，并且经过构图工艺，在层间绝缘层6和栅极绝缘层3中形成对应于源极8和漏极9的过孔7。
步骤S910、在层间绝缘层6的上方以及过孔7中形成源漏极 金属层，然后通过构图工艺形成源极8和漏极9，源极8和漏极9通过过孔7分别与源极欧姆接触区21和漏极欧姆接触区22电连接。
第三种制作方法具体包括以下步骤，其中该第三种方法中的步骤S1001～S1003与实施例二的第一种方法中的步骤S301～S303相同，步骤S1008～S1009与步骤S311～S312相同，图10仅示出了步骤S1004～步骤S1007的示意图：
步骤S1001、在衬底基板1上形成有源层2。
步骤S1002、在有源层2的上方形成栅极绝缘层3。
步骤S1003、在栅极绝缘层3的上方形成栅极金属层4。
步骤S1004、在栅极金属层4的上方形成一层图案化的光刻胶5，光刻胶5完全落在有源层2所在区域内。
需要说明的是，此处的光刻胶5较薄，在后续的离子注入过程中可以使得部分离子通过。
步骤S1005、对栅极金属层4进行过刻蚀，以形成栅极42，并使得光刻胶5的两端悬空。
步骤S1006、对有源层2进行离子注入，使得有源层2的未被光刻胶5和栅极42遮挡的区域成为21和漏极欧姆接触区22，有源层2的只被光刻胶5遮挡的区域成为两个轻掺杂区23，有源层2的被光刻胶5和栅极42同时遮挡的区域成为沟道区24。
示例性地，在该方法中，通过离子注入的方法向有源层2中掺入P元素，其中，有源层2的未被光刻胶5和栅极42遮挡的区域成为源极欧姆接触区21和漏极欧姆接触区22，有源层2的只被光刻胶5遮挡的区域成为两个轻掺杂区23，有源层2的被光刻胶5和栅极42同时遮挡的区域成为沟道区24。
步骤S1007、剥离光刻胶5。
步骤S1008、在栅极42的上方形成层间绝缘层6，并且经过构图工艺，在层间绝缘层6和栅极绝缘层3中形成对应于源极8和漏极9的过孔7。
步骤S1009、在层间绝缘层6的上方以及过孔7中形成源漏 极金属层，然后通过构图工艺形成源极8和漏极9，源极8和漏极9通过过孔7分别与源极欧姆接触区21和漏极欧姆接触区22电连接。
实施例四
实施例二中所述的步骤S304、步骤S504和步骤S604，以及实施例三中所述的步骤S704具体包括：
在栅极金属层4上形成一层光刻胶5，使用灰阶掩膜板遮盖光刻胶5，经过曝光和显影使光刻胶5图案化，光刻胶5完全落在有源层2所在区域内，灰阶掩膜板的完全透光区对应的光刻胶5被去除，灰阶掩膜板的部分透光区对应的光刻胶5部分残留，形成部分保留区52，灰阶掩膜板的遮光区对应的光刻胶5完全残留，形成完全保留区51。
此时，本发明实施例提供的各种薄膜晶体管的制作方法中只需要使用4张掩膜板，而现有技术中的有源层不包括轻掺杂区的薄膜晶体管的制作过程中也需要使用4张掩膜板，因此，本发明实施例提供的薄膜晶体管的制作方法在不增加掩膜板的数量的基础上即可使形成的薄膜晶体管的有源层2包括源极欧姆接触区21、漏极欧姆接触区22、轻掺杂区23和沟道区24，制作方法简单，成本低。
进一步需要说明的是，使用上述各种方法形成的轻掺杂区23的长度由形成栅极预结构41或者栅极42时过刻蚀的量决定，由于在刻蚀过程中过刻蚀的量精确可控，因此，形成的轻掺杂区23的长度精确，进而避免出现轻掺杂区23的长度过大导致薄膜晶体管的载流子的迁移率低或者轻掺杂区23的长度过小导致无法减小薄膜晶体管的漏电流等问题。
此外，实施例二中的各个制作方法在步骤S301、步骤S501和步骤S601，以及实施例三中的各个制作方法在步骤S701、步骤S901和步骤S1001之前还可以包括：
在衬底基板1上形成缓冲层。
此外，本发明实施例还提供了一种阵列基板的制作方法，该 阵列基板的制作方法包括以上所述的任一种薄膜晶体管的制作方法。需要说明的是，阵列基板的制作方法还包括形成钝化层、像素电极等结构的步骤，本发明实施例不再一一赘述。
此外，本发明实施例还提供了一种阵列基板，其包括利用如上所述制作方法制作的薄膜晶体管。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

  1. 一种薄膜晶体管的制作方法，其特征在于，包括以下步骤：
    S01，在衬底基板上形成有源层；
    S02，在所述有源层上方形成栅极绝缘层；
    S03，在所述栅极绝缘层上方形成栅极金属层；
    S04，形成一层图案化的光刻胶，所述光刻胶完全落在所述有源层所在区域内；
    S05，对所述栅极金属层进行过刻蚀，以形成栅极，并使得所述光刻胶的两端悬空；
    S06，对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和所述栅极遮挡的区域成为欧姆接触区；
    S07，去除部分栅极和/或其上方的部分光刻胶，以暴露出所述有源层的与所述欧姆接触区相邻的部分；
    S08，对所述有源层进行离子注入，使得暴露出的所述有源层的与欧姆接触区相邻的部分成为轻掺杂区，而所述有源层的被所述光刻胶和/或所述栅极遮挡的区域成为沟道区；
    S09，剥离所述光刻胶；
    S10，在所述栅极上方形成层间绝缘层，并且在所述欧姆接触区的上方，通过构图工艺，在所述层间绝缘层和所述栅极绝缘层中形成过孔；
    S11，在层间绝缘层上方和所述过孔内形成源漏极金属层，通过构图工艺形成源极和漏极，所述源极和所述漏极分别通过所述过孔与所述欧姆接触区电连接。
  2. 根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述步骤S04进一步包括：
    将所述光刻胶形成为包括完全保留区和位于所述完全保留区两端的部分保留区，并且
    步骤S05进一步包括：
    对所述栅极金属层进行过刻蚀，形成栅极预结构，使得位于所述完全保留区一端的所述部分保留区悬空，位于所述完全保留区另一端的所述部分保留区部分悬空；以及
    通过灰化工艺，去除所述光刻胶的所述部分保留区，使得部分悬空的所述部分保留区下方覆盖的所述栅极预结构暴露出一部分，并使所述完全保留区减薄。
  3. 根据权利要求2所述的薄膜晶体管的制作方法，其特征在于，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S06进一步包括：
    对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极预结构遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，
    所述步骤S07进一步包括：
    刻蚀去除所述栅极预结构的暴露部分，以形成所述栅极，所述栅极上覆盖有所述光刻胶，从而暴露出所述有源层的与所述漏极欧姆接触区相邻的部分，以及
    所述步骤S08进一步包括：
    对所述有源层进行离子注入，使得暴露出的所述有源层的与所述漏极欧姆接触区相邻的部分成为所述轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区。
  4. 根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述步骤S04进一步包括：
    将所述光刻胶形成为包括完全保留区和位于所述完全保留区一端的部分保留区，并且
    步骤S05进一步包括：
    对所述栅极金属层进行过刻蚀，以形成所述栅极，使得所述部分保留区悬空，所述完全保留区未与所述部分保留区连接的一端悬空；以及
    通过灰化工艺，去除所述光刻胶的所述部分保留区，并使所述完全保留区减薄。
  5. 根据权利要求4所述的薄膜晶体管的制作方法，其特征在于，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S06进一步包括：
    对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域分别成为所述源极欧姆接触区和所述漏极欧姆接触区，
    所述步骤S07进一步包括：
    剥离所述光刻胶，以暴露出所述有源层的与所述漏极欧姆接触区相邻的部分，并且
    所述步骤S08进一步包括：
    对所述有源层进行离子注入，使得暴露出的所述有源层的与所述漏极欧姆接触区相邻的部分成为轻掺杂区，而所述有源层的被所述光刻胶遮挡的区域成为沟道区。
  6. 根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述步骤S04进一步包括：
    将所述光刻胶形成为包括完全保留区和位于所述完全保留区两端的部分保留区，并且
    所述步骤S05进一步包括：
    对所述栅极金属层进行过刻蚀，以形成栅极预结构，使得位于所述完全保留区两端的所述部分保留区均部分悬空；
    通过灰化工艺，去除所述光刻胶的所述部分保留区，使得所述部分保留区下方覆盖的所述栅极预结构从所述完全保留区的两端分别暴露出一部分，并使所述完全保留区减薄。
  7. 根据权利要求6所述的薄膜晶体管的制作方法，其特征在于，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且 所述步骤S06进一步包括：
    对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极预结构遮挡的区域分别成为所述源极欧姆接触区和所述漏极欧姆接触区，以及
    所述步骤S07进一步包括：
    刻蚀去除所述栅极预结构的暴露部分，以形成所述栅极，并且暴露出所述有源层的与所述源极欧姆接触区和所述漏极欧姆接触区相邻的两个部分，其中所述栅极上覆盖有所述光刻胶，以及
    所述步骤S08进一步包括：
    对所述有源层进行离子注入，使得所述有源层的在刻蚀所述栅极预结构后暴露出的两个区域成为所述轻掺杂区，以及所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为所述沟道区。
  8. 根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S06进一步包括：
    对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，
    所述步骤S07进一步包括：
    剥离所述光刻胶，以暴露出所述有源层的与所述源极欧姆接触区和所述漏极欧姆接触区相邻的两个部分，以及
    所述步骤S08进一步包括：
    对所述有源层进行离子注入，使得所述有源层的在剥离所述光刻胶后暴露的两个区域成为所述轻掺杂区，并且所述有源层的被所述栅极遮挡的区域成为所述沟道区。
  9. 根据权利要求2至7中任一项所述的薄膜晶体管的制作方法，其特征在于，所述步骤S04进一步包括：
    在所述栅极金属层上形成一层所述光刻胶，使用灰阶掩膜板遮盖所述光刻胶，经过曝光和显影使所述光刻胶图案化，所述光刻胶完全落在所述有源层所在区域内，所述灰阶掩膜板的完全透光区对应的所述光刻胶被去除，所述灰阶掩膜板的部分透光区对应的所述光刻胶部分残留，形成所述部分保留区，所述灰阶掩膜板的遮光区对应的所述光刻胶完全残留，形成所述完全保留区。
  10. 一种薄膜晶体管的制作方法，其特征在于，包括以下步骤：
    S01，在衬底基板上形成有源层；
    S02，在所述有源层上方形成栅极绝缘层；
    S03，在所述栅极绝缘层上方形成栅极金属层；
    S04，形成一层图案化的光刻胶，所述光刻胶完全落在所述有源层所在区域内；
    S05，对所述栅极金属层进行过刻蚀，以形成栅极，并使得所述光刻胶的两端悬空；
    S06，对所述光刻胶进行减薄，以使得离子能够从中透过；
    S07，对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为欧姆接触区，所述有源层的仅被所述光刻胶遮挡的区域成为轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区；
    S08，剥离所述光刻胶；
    S09，在所述栅极上方形成层间绝缘层，并且在所述欧姆接触区的上方，通过构图工艺，在所述层间绝缘层和所述栅极绝缘层中形成过孔；
    S10，在层间绝缘层上方和所述过孔内形成源漏极金属层，通过构图工艺形成源极和漏极，所述源极和所述漏极分别通过所述过孔与所述欧姆接触区电连接。
  11. 根据权利要求10所述的薄膜晶体管的制作方法，其特征 在于，所述步骤S04进一步包括：
    将所述光刻胶形成为包括完全保留区和位于所述完全保留区一端的部分保留区，并且
    步骤S05进一步包括：
    对所述栅极金属层进行过刻蚀，以形成所述栅极，使得所述部分保留区悬空，所述完全保留区未与所述部分保留区连接的一端悬空；以及
    通过灰化工艺，去除所述光刻胶的所述部分保留区，使得仅所述光刻胶的完全保留区未与所述部分保留区连接的一端悬空。
  12. 根据权利要求11所述的薄膜晶体管的制作方法，其特征在于，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S07进一步包括：
    对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，所述有源层的仅被所述光刻胶遮挡的区域成为轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区。
  13. 根据权利要求10所述的薄膜晶体管的制作方法，其特征在于，所述欧姆接触区包括源极欧姆接触区和漏极欧姆接触区，且所述步骤S07进一步包括：
    对所述有源层进行离子注入，使得所述有源层的未被所述光刻胶和/或所述栅极遮挡的区域成为所述源极欧姆接触区和所述漏极欧姆接触区，所述有源层的仅被所述光刻胶遮挡的两个区域成为轻掺杂区，而所述有源层的被所述光刻胶和所述栅极同时遮挡的区域成为沟道区。
  14. 根据权利要求11或12所述的薄膜晶体管的制作方法，其特征在于，所述步骤S04进一步包括：
    在所述栅极金属层上形成一层所述光刻胶，使用灰阶掩膜板遮盖所述光刻胶，经过曝光和显影使所述光刻胶图案化，所述光刻胶完全落在所述有源层所在区域内，所述灰阶掩膜板的完全透光区对应的所述光刻胶被去除，所述灰阶掩膜板的部分透光区对应的所述光刻胶部分残留，形成所述部分保留区，所述灰阶掩膜板的遮光区对应的所述光刻胶完全残留，形成所述完全保留区。
  15. 一种薄膜晶体管，包括有源层、栅极绝缘层、栅极、层间绝缘层、源极和漏极，所述层间绝缘层和所述栅极绝缘层上设置有对应于所述源极和所述漏极的过孔；
    所述有源层包括与所述源极连接的源极欧姆接触区、与所述漏极连接的漏极欧姆接触区、位于所述栅极下方的用于作为沟道的沟道区以及位于所述漏极欧姆接触区与所述沟道区之间的轻掺杂区，或者，
    所述有源层包括与所述源极连接的源极欧姆接触区、与所述漏极连接的漏极欧姆接触区、位于所述栅极下方的用于作为沟道的沟道区以及位于所述漏极欧姆接触区与所述沟道区之间和所述源极欧姆接触区与所述沟道区之间的两个轻掺杂区。
  16. 一种阵列基板的制作方法，其特征在于，包括如权利要求1-9任一项所述的薄膜晶体管的制作方法。
  17. 一种阵列基板，其特征在于，包括如权利要求15所述的薄膜晶体管。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465405B (zh) 2014-12-30 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法
CN105140276A (zh) * 2015-08-14 2015-12-09 京东方科技集团股份有限公司 薄膜晶体管制作方法及阵列基板制作方法
CN105789326B (zh) 2016-05-13 2019-07-12 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示面板以及显示装置及其制造方法
JP2020515041A (ja) * 2016-12-30 2020-05-21 シェンジェン ロイオル テクノロジーズ カンパニー リミテッドＳｈｅｎｚｈｅｎ Ｒｏｙｏｌｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．， Ｌｔｄ． 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN106847702B (zh) * 2017-03-23 2019-11-15 信利（惠州）智能显示有限公司 一种漏极轻偏移结构的制备方法
CN107464836B (zh) * 2017-07-19 2020-04-10 深圳市华星光电半导体显示技术有限公司 一种顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管
KR102579829B1 (ko) 2018-03-22 2023-09-18 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN109524475B (zh) * 2018-11-19 2022-06-14 合肥鑫晟光电科技有限公司 薄膜晶体管、其制备方法及显示装置
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN111081722B (zh) * 2019-12-31 2022-08-16 广州新视界光电科技有限公司 一种阵列基板行驱动电路以及显示装置
CN112259562A (zh) * 2020-10-28 2021-01-22 武汉华星光电技术有限公司 阵列基板、其制作方法及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101436544A (zh) * 2007-11-16 2009-05-20 中华映管股份有限公司 薄膜晶体管的制造方法
CN101840865A (zh) * 2010-05-12 2010-09-22 深圳丹邦投资集团有限公司 一种薄膜晶体管的制造方法及用该方法制造的晶体管
CN103165529A (zh) * 2013-02-20 2013-06-19 京东方科技集团股份有限公司 一种阵列基板的制备方法
CN104465405A (zh) * 2014-12-30 2015-03-25 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227321A (en) * 1990-07-05 1993-07-13 Micron Technology, Inc. Method for forming MOS transistors
JP5020428B2 (ja) * 1999-08-30 2012-09-05 三星電子株式会社 トップゲート形ポリシリコン薄膜トランジスター製造方法
JP2002185008A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 薄膜トランジスタ
CN100463225C (zh) * 2001-02-06 2009-02-18 株式会社日立制作所 显示装置及其制造方法
KR100543061B1 (ko) * 2001-06-01 2006-01-20 엘지.필립스 엘시디 주식회사 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법
JP2003282880A (ja) * 2002-03-22 2003-10-03 Hitachi Displays Ltd 表示装置
US7033902B2 (en) * 2004-09-23 2006-04-25 Toppoly Optoelectronics Corp. Method for making thin film transistors with lightly doped regions
CN100557512C (zh) * 2004-12-14 2009-11-04 中华映管股份有限公司 薄膜晶体管及其制造方法
US7041540B1 (en) * 2005-02-01 2006-05-09 Chunghwa Picture Tubes, Ltd. Thin film transistor and method for fabricating the same
KR101239889B1 (ko) * 2005-08-13 2013-03-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP2007200936A (ja) * 2006-01-23 2007-08-09 Nec Corp 薄膜トランジスタ及びその製造方法並びに液晶表示装置
CN101236904A (zh) * 2008-02-29 2008-08-06 上海广电光电子有限公司 具有轻掺杂漏极区的多晶硅薄膜晶体管的制造方法
WO2012160800A1 (ja) * 2011-05-24 2012-11-29 シャープ株式会社 半導体装置の製造方法
US9685557B2 (en) * 2012-08-31 2017-06-20 Apple Inc. Different lightly doped drain length control for self-align light drain doping process
CN103794566A (zh) * 2014-01-17 2014-05-14 深圳市华星光电技术有限公司 一种显示面板制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101436544A (zh) * 2007-11-16 2009-05-20 中华映管股份有限公司 薄膜晶体管的制造方法
CN101840865A (zh) * 2010-05-12 2010-09-22 深圳丹邦投资集团有限公司 一种薄膜晶体管的制造方法及用该方法制造的晶体管
CN103165529A (zh) * 2013-02-20 2013-06-19 京东方科技集团股份有限公司 一种阵列基板的制备方法
CN104465405A (zh) * 2014-12-30 2015-03-25 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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