CN103165529A - 一种阵列基板的制备方法 - Google Patents

一种阵列基板的制备方法 Download PDF

Info

Publication number
CN103165529A
CN103165529A CN2013100547019A CN201310054701A CN103165529A CN 103165529 A CN103165529 A CN 103165529A CN 2013100547019 A CN2013100547019 A CN 2013100547019A CN 201310054701 A CN201310054701 A CN 201310054701A CN 103165529 A CN103165529 A CN 103165529A
Authority
CN
China
Prior art keywords
pattern
photoresist
semiconductor
reserve part
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013100547019A
Other languages
English (en)
Other versions
CN103165529B (zh
Inventor
张方振
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201310054701.9A priority Critical patent/CN103165529B/zh
Priority to US14/347,833 priority patent/US9634044B2/en
Priority to PCT/CN2013/074485 priority patent/WO2014127575A1/zh
Publication of CN103165529A publication Critical patent/CN103165529A/zh
Application granted granted Critical
Publication of CN103165529B publication Critical patent/CN103165529B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明实施例提供了一种阵列基板的制备方法，涉及显示技术领域，可减少掺杂工艺和构图工艺的次数；包括：通过一次构图工艺在基板上形成半导体有源层图案，位于半导体有源层图案两侧的第一图案、位于预定区域的第一图案一侧的第二图案、以及位于其余区域的第一图案一侧的第三图案；对第二图案处的半导体进行掺杂，形成第一导电类型的半导体；对第一图案处的半导体进行一次轻掺杂工艺；形成栅绝缘层，包括栅极图案的栅金属层以及保护层；并形成位于栅绝缘层的第一过孔和位于保护层的第二过孔，第一过孔和第二过孔至少露出第三图案；对第三图案处的半导体进行掺杂，形成第二导电类型的半导体；形成包括源漏极图案的源漏金属层以及像素电极图案。

Description

一种阵列基板的制备方法
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板的制备方法。
背景技术
LTPS(Low Temperature Poly-Silicon，低温多晶硅)薄膜场效应晶体管液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，加上由于LTPS的特点，使得其具有高的电子移动率；此外，还可以将外围驱动电路同时制作在基板上，达到系统整合的目标、节省空间及驱动IC的成本，并可减少产品不良率。
目前，LTPS-TFT(Thin Film Transistor，薄膜场效应晶体管)已越来越多的被应用，但现有技术中，为了解决LTPS-TFT的漏电流过大的问题，即，需采用轻掺杂工艺对半导体层进行掺杂，但，这使得在LTPS-TFT阵列基板的制造过程中，需多步掺杂工艺，从而增加构图工艺次数，使制造工艺复杂，制造流程繁多，材料消耗多，进而增加了加工时间和加工成本。
发明内容
本发明的实施例提供一种阵列基板的制备方法，可减少掺杂工艺和构图工艺的次数，降低成本。
为达到上述目的，本发明的实施例采用如下技术方案：
提供一种阵列基板的制备方法，包括：
通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案；
对所述第二图案处的半导体进行一次掺杂工艺，形成第一导电类型的半导体；
对所述第一图案处的半导体进行一次轻掺杂工艺；
在完成前述步骤的基板上依次形成栅绝缘层，包括栅极图案的栅金属层，以及保护层；并通过一次构图工艺形成位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔；所述第一过孔和所述第二过孔至少露出所述第三图案；
对所述第三图案处的半导体进行一次掺杂工艺，形成第二导电类型的半导体；
在完成前述步骤的基板上形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案。
本发明实施例提供了一种阵列基板的制备方法，通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案，并通过两次掺杂工艺分别对所述第一图案、第二图案处的半导体进行掺杂，之后依次形成栅绝缘层，包括栅极图案的栅金属层，以及保护层，并通过一次构图工艺形成露出所述第三图案并位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔，再通过一次掺杂工艺对所述第三图案处的半导体进行相应的掺杂，最后通过构图工艺形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案；与现有技术相比，本发明实施例可减少掺杂工艺和构图工艺的次数，从而降低了成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种三色调掩膜板的示意图；
图2为本发明实施例提供的制备阵列基板的流程示意图；
图3为本发明实施例提供的制备阵列基板的第一示意图；
图4为本发明实施例提供的制备阵列基板的第二示意图；
图5为本发明实施例提供的制备阵列基板的第三示意图；
图6为本发明实施例提供的制备阵列基板的第四示意图；
图7为本发明实施例提供的制备阵列基板的第五示意图；
图8为本发明实施例提供的制备阵列基板的第六示意图；
图9为本发明实施例提供的制备阵列基板的第七示意图；
图10为本发明实施例提供的制备阵列基板的第八示意图；
图11为本发明实施例提供的制备阵列基板的第九示意图；
图12为本发明实施例提供的制备阵列基板的第十示意图；
图13为本发明实施例提供的制备阵列基板的第十一示意图；
图14为本发明实施例提供的制备阵列基板的第十二示意图。
附图标记：10-基板；11-多晶硅层，11a-半导体有源层图案，11b-第一图案，11c-第二图案，11d-第三图案；12-光刻胶，12a-光刻胶完全保留部分，12b-第一光刻胶半保留部分，12c-第二光刻胶半保留部分，12d-光刻胶完全去除部分；13-三色调掩模板，13a-不透明部分，13b-第一半透明部分，13c-第二半透明部分，13d-透明部分；14-栅绝缘层，14a-第一过孔；15-栅极图案；16-保护层，16a-第二过孔；17a-源极图案，17b-漏极图案；18-像素电极图案；19-公共电极图案。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种阵列基板的制备方法，包括：通过一次构图工艺在基板上形成半导体有源层图案，以及位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案；对所述第二图案处的半导体进行一次掺杂工艺，形成第一导电类型的半导体；对所述第一图案处的半导体进行一次轻掺杂工艺；在完成前述步骤的基板上依次形成栅绝缘层，包括栅极图案的栅金属层，以及保护层；并通过一次构图工艺形成位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔；所述第一过孔和所述第二过孔至少露出所述第三图案；对所述第三图案处的半导体进行一次掺杂工艺，形成第二导电类型的半导体；在完成前述步骤的基板上形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案。
需要说明的是，一次构图工艺是对应于一次掩膜工艺来说的，应用一次掩膜板制作完成某些图案称为进行了一次构图工艺；位于第一图案一侧是指位于所述第一图案的远离所述半导体有源层图案的一侧；由于每个半导体有源层图案两侧会有两个第一图案，因此在本发明实施例中位于该两个第一图案一侧的两个图案要么都为第二图案，要么都为第三图案。至于哪些区域设置第二图案，哪些区域设置第三图案，在此不做限定。
本发明实施例中导电类型需根据半导体中多数载流子决定。如果第一导电类型的多数载流子为空穴，则第一导电类型为P型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型；当第一导电类型为N型时，则第二导电类型为P型。
本发明实施例提供了一种阵列基板的制备方法，通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案，并通过两次掺杂工艺分别对所述第一图案、第二图案处的半导体进行掺杂，之后依次形成栅绝缘层，栅金属层，以及保护层，并通过一次构图工艺形成露出所述第三图案并位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔，再通过一次掺杂工艺对所述第三图案处的半导体进行相应的掺杂，最后通过构图工艺形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案；与现有技术相比，本发明实施例可减少掺杂工艺和构图工艺的次数，从而降低了成本。
进一步地，所述通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案包括：在基板上形成多晶硅层；在所述多晶硅层上形成光刻胶；利用三色调掩膜板对所述光刻胶进行曝光，显影，刻蚀后形成所述半导体有源层图案，以及位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案。
此处需要说明的是，在本发明所有实施例中，在基板上形成多晶硅层以及在所述多晶硅层上形成光刻胶等描述中，所指的形成可以为沉积、涂覆等，在此不做限定。
示例的，在基板上形成多晶硅层可以为：采用等离子增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)在基板上沉积一层非晶硅层，采用高温烤箱对非晶硅层进行脱氢工艺处理，以防止在晶化过程中出现氢爆现象以及降低晶化后薄膜内部的缺陷态密度作用。脱氢工艺完成后，进行低温多晶硅(Low TemperaturePoly-Silicon，LTPS)工艺过程，采用激光退火工艺(ELA)、金属诱导结晶工艺(MIC)、固相结晶工艺(SPC)等结晶化手段对非晶硅层进行结晶化处理，在基板上形成多晶硅层。
此外，为了防止基板中有害物质，如碱金属离子对多晶硅层性能的影响，可先在基板上沉积形成缓冲层。
进一步地，所述利用三色调掩膜板对所述光刻胶进行曝光，显影，刻蚀后形成所述半导体有源层图案，以及位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案包括：利用三色调掩膜板对所述光刻胶进行曝光，显影后形成光刻胶完全保留部分、第一光刻胶半保留部分、第二光刻胶半保留部分和光刻胶完全去除部分，所述第一光刻胶半保留部分的厚度大于所述第二光刻胶半保留部分的厚度。
其中，所述光刻胶完全保留部分对应待形成的所述半导体有源层图案和所述第三图案，所述第一光刻胶半保留部分对应待形成的所述第一图案，所述第二光刻胶半保留部分对应待形成的所述第二图案，所述光刻胶完全去除部分对应其他区域。
利用刻蚀工艺去除所述光刻胶完全去除部分的多晶硅，形成所述半导体有源层图案，以及位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案。
采用第一次灰化工艺去除所述第二光刻胶半保留部分的光刻胶；采用第二次灰化工艺去除所述第一光刻胶半保留部分的光刻胶；采用灰化工艺或剥离工艺去除所述光刻胶完全保留部分的光刻胶。
示例的，此处参照图1对三色调掩膜板13的主要原理说明如下：三色调掩膜板13是通过光栅效应，使曝光在不同区域透过光的强度不同，而使光刻胶进行选择性曝光、显影。图1为利用三色调掩膜板13对光刻胶进行曝光处理的过程，在三色调掩膜板13中，包括不透明部分13a，第一半透明部分13b，第二半透明部分13c，以及全透明部分13d，其中所述第一半透明部分13b针对曝光光线的透过率小于所述第二半透明部分13c针对曝光光线的透过率。
在对光刻胶12曝光、显影后，其包括光刻胶完全保留部分12a、第一光刻胶半保留部分12b、第二光刻胶半保留部分12c和光刻胶完全去除部分12d；其中，所述光刻胶完全保留部分12a对应所述三色调掩膜板13的不透明部分13a，所述第一光刻胶半保留部分12b对应所述三色调掩膜板13的第一半透明部分13b，所述第二光刻胶半保留部分12c对应所述三色调掩膜板13的第二半透明部分13c，所述光刻胶完全去除部分12d对应所述三色调掩膜板13的透明部分13d。
由于所述第一半透明部分13b针对曝光光线的透过率小于所述第二半透明部分13c针对曝光光线的透过率，相应的，与所述第一半透明部分13b对应的光刻胶的所述第一光刻胶半保留部分12b的厚度大于所述第二半透明部分13c对应的光刻胶的所述第二光刻胶半保留部分12c的厚度，因此，在去除光刻胶时，可先进行第一次灰化工艺去除所述第二光刻胶半保留部分12c的光刻胶，再进行第二次灰化工艺去除所述第一光刻胶半保留部分12b的光刻胶，之后将剩余的所述光刻胶完全保留部分12a的光刻胶进行剥离去除。
基于上述对三色调掩模板和对应的光刻胶的描述，以及下述的掺杂工艺的要求，在本发明实施例中，优选的，将待形成的所述半导体有源层图案和所述第三图案与所述光刻胶完全保留部分对应，将待形成的所述第一图案与所述第一光刻胶半保留部分对应，将待形成的所述第二图案与所述第二光刻胶半保留部分对应，其他区域与所述光刻胶完全去除部分对应。
优选的，在采用第一次灰化工艺去除所述第二光刻胶半保留部分的光刻胶之后，采用第二次灰化工艺去除所述第一光刻胶半保留部分的光刻胶之前，对露出的所述第二图案处的半导体掺杂第一杂质，形成第一导电类型的半导体。
此处，例如对露出的所述第二图案处的多晶硅掺杂硼，使该处多晶硅半导体成为P型半导体；或者对露出的所述第二图案处的多晶硅掺杂磷，使该处多晶硅半导体称为N型半导体。
优选的，在采用第二次灰化工艺去除所述第一光刻胶半保留部分的光刻胶之后，采用灰化工艺或剥离工艺去除所述光刻胶完全保留部分的光刻胶之前，对露出的所述第一图案处的半导体进行一次轻掺杂工艺。
考虑到掺杂工艺的限制，优选的，所述第一过孔和所述第二过孔至少露出所述第三图案包括：所述第一过孔和所述第二过孔露出所述第二图案和所述第三图案；在此情况下，所述对所述第三图案处的半导体进行一次掺杂工艺，形成第二导电类型的半导体包括：对露出的所述第二图案和所述第三图案处的半导体掺杂第二杂质，在所述第三图案处形成第二导电类型的半导体，其中，所述第二杂质的掺杂量小于所述第一杂质的掺杂量。
优选的，所述第二杂质的掺杂量为所述第一杂质的掺杂量的一半。
这样，在第二图案处第一杂质占多数，使得该第二图案处的半导体仍然为第一导电类型的半导体。
本发明实施例提供了一种阵列基板的制备方法，如图2所示，包括如下步骤：
S10、在基板上形成硅，经过多晶化处理形成如图3所示的多晶硅层11，并在所述多晶硅层上形成光刻胶12。
具体的，可以采用PECVD在基板上沉积一层非晶硅层，采用高温烤箱对非晶硅层进行脱氢工艺处理。脱氢工艺完成后，进行LTPS工艺过程，采用激光退火工艺、金属诱导结晶工艺、固相结晶工艺等结晶化手段对非晶硅层进行结晶化处理，在基板上形成多晶硅层。然后在所述多晶硅层11上涂覆一层光刻胶12。
S11、如图4所示，利用三色调掩膜板13对所述光刻胶12进行曝光，显影后形成光刻胶完全保留部分12a、第一光刻胶半保留部分12b、第二光刻胶半保留部分12c和光刻胶完全去除部分12d，所述第一光刻胶半保留部分12b的厚度大于所述第二光刻胶半保留部分12c的厚度。
如图5所示，其中，所述光刻胶完全保留部分12a对应待形成的所述半导体有源层图案11a和所述第三图案11d，所述第一光刻胶半保留部分12b对应待形成的所述第一图案11b，所述第二光刻胶半保留部分12c对应待形成的所述第二图案11c，所述光刻胶完全去除部分12d对应其他区域。
对于所述三色调掩膜板13参考图1所示，在此不再赘述。
此外，对于所述光刻胶，其种类很多，根据其化学反应机理和显影原理，可分负性胶和正性胶两类。光照后形成不可溶物质的是负性胶；反之，对某些溶剂是不可溶的，经光照后变成可溶物质的即为正性胶。不同种类的光刻胶对应有不同的掩膜板，例如，光刻胶为正性胶，则所述三色调掩膜板13中，所述光刻胶完全去除部分12d对应的区域为完全曝光区域，所用材料为透光材料；所述光刻胶半保留部分对应的区域为半曝光区域，所用材料为半透光材料，根据半透光材料的透光率不同，所述光刻胶半保留部分又分为第一光刻胶半保留部分12b和第二光刻胶半保留部分12c；所述光刻胶完全保留部分12a对应的区域为不曝光区域，所用材料为不透光材料。
反之，光刻胶为负性胶，则所述三色调掩膜板13中，所述光刻胶完全去除部分12d对应的区域为不曝光区域，所用材料为不透光材料；所述光刻胶完全保留部分12a对应的区域为完全曝光区域，所用材料为透光材料；所述光刻胶半保留部分对应的区域仍然为半曝光区域，所用材料为半透光材料。
由上述对所述光刻胶的描述可知，本发明所有实施例中均以正性胶为例进行说明，但本发明实施例并不限于此，可以是负性光刻胶。
S12、利用刻蚀工艺去除所述光刻胶完全去除部分12d的多晶硅，形成如图5所示的半导体有源层图案11a，以及位于所述半导体有源层图案两侧的第一图案11b、位于预定区域的所述第一图案一侧的第二图案11c、以及位于其余区域的所述第一图案一侧的第三图案11d。
S13、如图6所示，采用第一次灰化工艺去除所述第二光刻胶半保留部分12c的光刻胶，露出所述第二图案11c。
S14、如图7所示，对露出的所述第二图案11c处的多晶硅半导体掺杂第一杂质，形成第一导电类型的半导体。
此处，第一杂质例如可以为硼，在此情况下，第一导电类型的半导体，即为P型半导体。当然第一杂质也可以为磷，在此情况下，第一导电类型的半导体，即为N型半导体。
S15、如图8所示，采用第二次灰化工艺去除所述第一光刻胶半保留部分12b的光刻胶，露出所述第一图案11b，并对所述第一图案11b处的半导体进行一次轻掺杂工艺。
这样可以降低多晶硅薄膜晶体管漏电流。其中，轻掺杂工艺为现有技术，在此不再赘述。
S16、如图9所示，采用灰化工艺或剥离工艺去除所述光刻胶完全保留部分12a的光刻胶。
S17、如图10所示，在完成S16的基板上，依次形成栅绝缘层14，包括栅极图案15和栅线图案(图中未标出)的栅金属层，以及保护层16。
S18、如图11所示，在完成S17的基板上，通过一次构图工艺形成位于所述栅绝缘层14的第一过孔14a和位于所述保护层16的第二过孔16a；所述第一过孔14a和所述第二过孔16a露出所述第二图案11c和所述第三图案11d。
S19、如图12所示，对露出的所述第二图案11c和所述第三图案11d处的半导体掺杂第二杂质，在所述第三图案11d处形成第二导电类型的半导体；其中，所述第二杂质的掺杂量小于所述第一杂质的掺杂量。
此处，考虑到掺杂工艺的限制，对所述第二图案11c和所述第三图案11d处的半导体均掺杂第二杂质，但是为了使第二图案11c处的半导体仍然为第一导电类型的半导体，所述第二杂质的掺杂量小于所述第一杂质的掺杂量；优选的，所述第二杂质的掺杂量为所述第一杂质的掺杂量的一半。
当S14中第一导电类型为P型时，即上述S14中例如掺杂的第一杂质为硼时，在本步骤S19中，第二杂质可以为磷，在此情况下，第二导电类型的半导体，即为N型半导体。当S14中第一导电类型为N型时，即上述S14中例如掺杂的第一杂质为磷时，在本步骤S19中，第二杂质可以为硼，在此情况下，第二导电类型的半导体，即为P型半导体。
S20、如图13所示，在完成S19的基板上，形成包括源极图案17a，漏极图案17b和数据线图案(图中未标出)的源漏金属层，以及与所述漏极图案17b电连接的像素电极图案18。
此处，以先形成包括源极图案17a，漏极图案17b和数据线图案的源漏金属层，后形成像素电极图案18为例进行说明。但本发明实施例并不限于此，可以是先形成像素电极图案18，再形成源极图案17a，漏极图案17b和数据线图案的源漏金属层，此处不做限定。
本发明实施例提供了一种阵列基板的制备方法，通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案，并通过两次掺杂工艺分别对所述第一图案、第二图案处的半导体进行掺杂，之后依次形成栅绝缘层，包括栅极图案的栅金属层，以及保护层，并通过一次构图工艺形成露出所述第三图案并位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔，再通过一次掺杂工艺对所述第三图案处的半导体进行相应的掺杂，最后通过构图工艺形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案；与现有技术相比，本发明实施例可减少掺杂工艺和构图工艺的次数，从而降低了成本。
此外，本发明实施例提供的方法制备的阵列基板可以适用于高级超维场转换型(ADvanced Super Dimension Switch，简称ADS)、内平面转换式(In-Plane Switching，简称IPS)、有机电激光显示(OrganicElectroluminesence Display，简称OLED型等类型的液晶显示装置的生产。其中，ADS其核心技术特性描述为：通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。高级超维场转换技术可以提高薄膜场效应晶体管液晶显示器(Thin Film Transistor-Liquid Crystal Display，简称TFT-LCD)产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点。OLED具有自发光的特性，且其具有可视角度大，显著节省电能等优点。
因此，对于ADS型，所述方法还包括：
S21、如图14所示，在完成步骤S20的基板上，还形成公共电极图案19。
对于IPS型，在S20中形成与所述漏极图案17b电连接的像素电极图案18的同时，还形成公共电极图案19。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种阵列基板的制备方法，其特征在于，包括：
通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案；
对所述第二图案处的半导体进行一次掺杂工艺，形成第一导电类型的半导体；
对所述第一图案处的半导体进行一次轻掺杂工艺；
在完成前述步骤的基板上依次形成栅绝缘层，包括栅极图案的栅金属层，以及保护层；并通过一次构图工艺形成位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔；所述第一过孔和所述第二过孔至少露出所述第三图案；
对所述第三图案处的半导体进行一次掺杂工艺，形成第二导电类型的半导体；
在完成前述步骤的基板上形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案。
2.根据权利要求1所述的方法，其特征在于，所述通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案包括：
在基板上形成多晶硅层；
在所述多晶硅层上形成光刻胶；
利用三色调掩膜板对所述光刻胶进行曝光，显影，刻蚀后形成所述半导体有源层图案，以及位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案。
3.根据权利要求2所述的方法，其特征在于，所述利用三色调掩膜板对所述光刻胶进行曝光，显影，刻蚀后形成所述半导体有源层图案，以及位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案包括：
利用三色调掩膜板对所述光刻胶进行曝光，显影后形成光刻胶完全保留部分、第一光刻胶半保留部分、第二光刻胶半保留部分和光刻胶完全去除部分，所述第一光刻胶半保留部分的厚度大于所述第二光刻胶半保留部分的厚度；其中，所述光刻胶完全保留部分对应待形成的所述半导体有源层图案和所述第三图案，所述第一光刻胶半保留部分对应待形成的所述第一图案，所述第二光刻胶半保留部分对应待形成的所述第二图案，所述光刻胶完全去除部分对应其他区域；
利用刻蚀工艺去除所述光刻胶完全去除部分的多晶硅，形成所述半导体有源层图案，以及位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案；
采用第一次灰化工艺去除所述第二光刻胶半保留部分的光刻胶；
采用第二次灰化工艺去除所述第一光刻胶半保留部分的光刻胶；
采用灰化工艺或剥离工艺去除所述光刻胶完全保留部分的光刻胶。
4.根据权利要求3所述的方法，其特征在于，所述对所述第二图案处的半导体进行一次掺杂工艺，形成第一导电类型的半导体包括：
在采用第一次灰化工艺去除所述第二光刻胶半保留部分的光刻胶之后，采用第二次灰化工艺去除所述第一光刻胶半保留部分的光刻胶之前，对露出的所述第二图案处的半导体掺杂第一杂质，形成第一导电类型的半导体。
5.根据权利要求3所述的方法，其特征在于，所述对所述第一图案处的半导体进行一次轻掺杂工艺包括：
在采用第二次灰化工艺去除所述第一光刻胶半保留部分的光刻胶之后，采用灰化工艺或剥离工艺去除所述光刻胶完全保留部分的光刻胶之前，对露出的所述第一图案处的半导体进行一次轻掺杂工艺。
6.根据权利要求1所述的方法，其特征在于，所述第一过孔和所述第二过孔至少露出所述第三图案包括：所述第一过孔和所述第二过孔露出所述第二图案和所述第三图案；
所述对所述第三图案处的半导体进行一次掺杂工艺，形成第二导电类型的半导体包括：对露出的所述第二图案和所述第三图案处的半导体掺杂第二杂质，在所述第三图案处形成第二导电类型的半导体；其中，所述第二杂质的掺杂量小于所述第一杂质的掺杂量。
7.根据权利要求6所述的方法，其特征在于，所述第二杂质的掺杂量为所述第一杂质的掺杂量的一半。
8.根据权利要求6所述的方法，其特征在于，第一杂质为硼或磷；相应的，所述第二杂质为磷或硼。
9.根据权利要求1至8任一项所述的方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型；或者
所述第一导电类型为N型，所述第二导电类型为P型。
10.根据权利要求1至8任一项所述的方法，其特征在于，所述方法还包括：形成公共电极图案。
CN201310054701.9A 2013-02-20 2013-02-20 一种阵列基板的制备方法 Active CN103165529B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310054701.9A CN103165529B (zh) 2013-02-20 2013-02-20 一种阵列基板的制备方法
US14/347,833 US9634044B2 (en) 2013-02-20 2013-04-22 Method for fabricating array substrate
PCT/CN2013/074485 WO2014127575A1 (zh) 2013-02-20 2013-04-22 阵列基板的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310054701.9A CN103165529B (zh) 2013-02-20 2013-02-20 一种阵列基板的制备方法

Publications (2)

Publication Number Publication Date
CN103165529A true CN103165529A (zh) 2013-06-19
CN103165529B CN103165529B (zh) 2015-04-29

Family

ID=48588505

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310054701.9A Active CN103165529B (zh) 2013-02-20 2013-02-20 一种阵列基板的制备方法

Country Status (3)

Country Link
US (1) US9634044B2 (zh)
CN (1) CN103165529B (zh)
WO (1) WO2014127575A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700663A (zh) * 2013-12-12 2014-04-02 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104485278A (zh) * 2014-12-12 2015-04-01 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法和掺杂设备
CN104517896A (zh) * 2014-12-12 2015-04-15 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法及制造设备
CN105097552A (zh) * 2015-08-14 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
WO2016107290A1 (zh) * 2014-12-30 2016-07-07 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
CN106252234A (zh) * 2016-08-26 2016-12-21 武汉华星光电技术有限公司 Nmos晶体管及其制作方法、cmos晶体管
CN106449518A (zh) * 2016-10-14 2017-02-22 武汉华星光电技术有限公司 Ltps阵列基板的制造方法及阵列基板
JP2019522345A (ja) * 2016-06-23 2019-08-08 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタ、表示基板及び表示基板を有する表示パネル、並びにそれらの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106898613A (zh) * 2017-02-07 2017-06-27 武汉华星光电技术有限公司 Tft基板及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1389911A (zh) * 2001-06-01 2003-01-08 Lg.飞利浦Lcd有限公司 制造具有驱动集成电路的阵列衬底的方法
CN101330047A (zh) * 2008-07-25 2008-12-24 友达光电股份有限公司 半导体元件、显示装置、光电装置及上述的制造方法
CN101645417A (zh) * 2009-09-03 2010-02-10 上海广电光电子有限公司 薄膜晶体管阵列基板的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483156B (zh) * 2006-08-25 2010-06-16 中华映管股份有限公司 薄膜晶体管阵列基板的制造方法
KR101576447B1 (ko) * 2007-10-29 2015-12-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 단결정 반도체층의 형성 방법, 결정성 반도체층의 형성 방법, 다결정층의 형성 방법, 및 반도체 장치 제작 방법
CN102456619B (zh) 2010-10-22 2014-01-15 京东方科技集团股份有限公司 阵列基板及其制造方法和液晶显示器
CN102543860B (zh) 2010-12-29 2014-12-03 京东方科技集团股份有限公司 一种低温多晶硅tft阵列基板的制造方法
CN102683338B (zh) 2011-09-13 2016-08-24 京东方科技集团股份有限公司 一种低温多晶硅tft阵列基板及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1389911A (zh) * 2001-06-01 2003-01-08 Lg.飞利浦Lcd有限公司 制造具有驱动集成电路的阵列衬底的方法
CN101330047A (zh) * 2008-07-25 2008-12-24 友达光电股份有限公司 半导体元件、显示装置、光电装置及上述的制造方法
CN101645417A (zh) * 2009-09-03 2010-02-10 上海广电光电子有限公司 薄膜晶体管阵列基板的制造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700663B (zh) * 2013-12-12 2016-09-07 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN103700663A (zh) * 2013-12-12 2014-04-02 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104517896B (zh) * 2014-12-12 2017-09-15 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法及制造设备
WO2016090689A1 (zh) * 2014-12-12 2016-06-16 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法及制造设备
CN104517896A (zh) * 2014-12-12 2015-04-15 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法及制造设备
CN104485278A (zh) * 2014-12-12 2015-04-01 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法和掺杂设备
WO2016107290A1 (zh) * 2014-12-30 2016-07-07 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
US9935177B2 (en) 2014-12-30 2018-04-03 Boe Technology Group Co., Ltd. Manufacturing methods of thin film transistor having an ohmic contact region and array substrate including the same
CN105097552A (zh) * 2015-08-14 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
US10120256B2 (en) 2015-08-14 2018-11-06 Boe Technology Group Co., Ltd. Preparation method for thin film transistor, preparation method for array substrate, array substrate, and display apparatus
JP2019522345A (ja) * 2016-06-23 2019-08-08 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタ、表示基板及び表示基板を有する表示パネル、並びにそれらの製造方法
CN106252234A (zh) * 2016-08-26 2016-12-21 武汉华星光电技术有限公司 Nmos晶体管及其制作方法、cmos晶体管
CN106449518A (zh) * 2016-10-14 2017-02-22 武汉华星光电技术有限公司 Ltps阵列基板的制造方法及阵列基板

Also Published As

Publication number Publication date
CN103165529B (zh) 2015-04-29
WO2014127575A1 (zh) 2014-08-28
US9634044B2 (en) 2017-04-25
US20160211284A1 (en) 2016-07-21

Similar Documents

Publication Publication Date Title
CN103165529B (zh) 一种阵列基板的制备方法
US9735182B2 (en) Array substrate, display device, and method for manufacturing the array substrate
US8465995B2 (en) Array substrate for fringe field switching mode liquid crystal display and method of manufacturing the same
US9373701B2 (en) Method for fabricating array substrate
US9716110B2 (en) Array substrate, method for manufacturing the same, and display device
CN103383945B (zh) 一种阵列基板、显示装置及阵列基板的制造方法
CN103928406B (zh) 阵列基板的制备方法、阵列基板、显示装置
US9006059B2 (en) CMOS transistor and method for fabricating the same
JP6227674B2 (ja) 酸化物薄膜トランジスターアレイ基板、その製造方法及び表示パネル
US8895334B2 (en) Thin film transistor array substrate and method for manufacturing the same and electronic device
KR101900170B1 (ko) 어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스
CN103208491A (zh) 阵列基板及其制造方法、显示装置
US10566458B2 (en) Array substrate and method for manufacturing the same
KR20100018168A (ko) 박막 트랜지스터 기판과 그 제조 방법
CN103117248B (zh) 阵列基板及其制作方法、显示装置
CN102902111B (zh) 形成透明电极以及制造液晶显示装置的阵列基板的方法
CN103022056B (zh) 一种阵列基板及制备方法、显示装置
CN100592178C (zh) 用于制造液晶显示设备的薄膜晶体管的方法
KR101467710B1 (ko) Ｔｆｔ 어레이 기판, 그 제조방법 및 디스플레이 장치
CN106024813A (zh) 一种低温多晶硅tft阵列基板的制作方法及相应装置
CN105097840A (zh) 一种阵列基板、其制作方法、液晶显示面板及显示装置
CN103117224A (zh) 一种薄膜晶体管和阵列基板的制作方法
KR20160044007A (ko) 박막 트랜지스터 어레이 기판의 제조방법
CN104810321A (zh) 一种tft阵列基板及显示装置的制备方法
CN103117284A (zh) 一种阵列基板及其制作方法、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant