KR20160044007A - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 107
- 239000010409 thin film Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 34
- 230000000873 masking effect Effects 0.000 claims abstract description 25
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052738 indium Inorganic materials 0.000 claims abstract description 11
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000011787 zinc oxide Substances 0.000 claims abstract description 11
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 139
- 229920002120 photoresistant polymer Polymers 0.000 claims description 113
- 229910052751 metal Inorganic materials 0.000 claims description 56
- 239000002184 metal Substances 0.000 claims description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 239000011241 protective layer Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 26
- 235000012239 silicon dioxide Nutrition 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 8
- 230000036961 partial effect Effects 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 claims description 4
- 229910017464 nitrogen compound Inorganic materials 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 19
- 230000008569 process Effects 0.000 abstract description 10
- 230000004044 response Effects 0.000 abstract description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012788 optical film Substances 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- -1 silicon nitride compound Chemical class 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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-
- H01L29/7869—
-
- H01L29/42384—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
- H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
- H01L21/441—Deposition of conductive or insulating materials for electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
- H01L21/4757—After-treatment
- H01L21/47573—Etching the layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H01L27/1225—
-
- H01L27/1262—
-
- H01L27/127—
-
- H01L27/1288—
-
- H01L29/24—
-
- H01L29/41733—
-
- H01L29/66969—
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
박막 트랜지스터 어레이 기판의 제조방법을 제공하며, 상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조이고, 상기 박막 트랜지스터 어레이 기판의 제조방법은 3회 마스킹을 통해 TFT(Thin Film Transistor) 어레이 기판을 제조하며, 그 중 인듐 갈륨 아연 산화물로 박막 트랜지스터 어레이 기판 중의 박막 트랜지스터를 제조함으로써 박막 트랜지스터의 화소 전극에 대한 충전 속도를 대폭 향상시키고, 화소의 응답속도를 향상시켜, 보다 빠른 리프레시 속도를 구현할 수 있는 동시에, 빠른 응답 속도로 인해 화소의 행 주사 속도 역시 빨라지게 되어, 박막 트랜지스터 액정 디스플레이에서 초고해상도가 가능해졌다. 이와 동시에, 상기 제조방법은 3회의 마스킹 공정만을 이용하여 제조 단계를 현저하게 감소시킬 수 있고, 공정 시간을 단축시켜 생산원가를 효과적으로 절감할 수 있어, 생산효율이 높아지고 생산 능력이 증가된다.
Description
본 발명은 액정 디스플레이 제조 분야에 관한 것으로서, 특히 3회 마스킹을 이용한 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
오늘날 과학기술이 번성하면서, 정보 제품의 종류가 나날이 새롭게 발전되어 대중들의 각기 다른 요구를 만족시키고 있다. 초기의 디스플레이는 대부분 음극선관(Cathode Ray Tube, CRT) 디스플레이였으나, 이는 부피가 크고 전력소모가 클 뿐만 아니라, 발생되는 방사선은 장시간 디스플레이를 사용하는 사용자에게 건강을 위협하는 문제가 된다. 따라서, 현재 시중의 디스플레이는 점차 액정 디스플레이(Liquid Crystal Display, LCD)로 종래의 CRT 디스플레이를 대체하고 있다.
액정 디스플레이는 몸체가 얇고, 전력 소모가 적으며, 방사선이 없는 등의 다양한 장점을 지녀 광범위하게 응용되고 있다. 현재 시중에서 판매되는 액정 디스플레이는 대부분 백라이트형 액정 디스플레이로서, 액정 패널 및 백라이트 모듈(backlight module)을 포함한다. 액정 패널의 작동 원리는 두 장의 평행한 유리 기판에 액정분자를 설치하고, 두 장의 유리 기판에 구동전압을 인가하여 액정분자의 회전방향을 제어함으로써, 백라이트 모듈의 광선을 굴절시켜 화면을 발생시키는 것이다. 액정 패널 자체는 발광하지 않기 때문에, 백라이트 모듈이 제공하는 광원을 통해야만 영상을 정상적으로 디스플레이하게 되며, 따라서 백라이트 모듈은 액정 디스플레이의 핵심 부품 중의 하나이다.
그 중, 액정 패널 중의 두 장의 평행한 유리 기판은 각각 박막 트랜지스터 어레이 기판과 컬러 필터 기판이다. 상기 박막 트랜지스터 어레이 기판은, 기판과; 상기 기판에 형성되는 게이트 라인, 게이트, 게이트 절연층, 반도체 능동층, 데이터라인, 소스, 드레인 및 상기 데이터라인, 소스, 드레인에 형성되는 보호층, 및 상기 보호층에 형성되는 화소 전극을 포함하며, 그 중, 상기 게이트, 소스, 드레인과 반도체 능동층은 박막 트랜지스터(TFT)를 구성한다. 종래 기술에서, 상기 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터 또는 저온 폴리실리콘 박막 트랜지스터이며, 통상적으로 비정질 실리콘 박막 트랜지스터 디스플레이 매트릭스는 3~5회의 포토리소그래피 마스킹만 소요되어, 그 비용이 비교적 저렴하고, 경쟁력이 뛰어난 반면, 저온 폴리실리콘 박막 트랜지스터의 디스플레이 매트릭스는 통상적으로 8-9회의 포토리소그래피 마스킹이 소요되어 상대적으로 비용이 높은 편이다.
산화물 반도체 IGZO(Indium Gallium Zinc Oxide, 인듐 갈륨 아연 산화물)는 캐리어 이동도가 비정질 실리콘의 20~30배에 달하여 박막 트랜지스터의 화소 전극에 대한 충/방전 속도를 대폭 향상시키고, 화소의 응답속도를 향상시켜, 보다 빠른 리프레시 속도를 구현할 수 있는 동시에, 빠른 응답 속도로 인해 화소의 행 주사 속도 역시 대단히 빨라지게 되어, 박막 트랜지스터 액정 디스플레이(Thin Film Transistor Liquid Crystal Display, TFT-LCD)에서 초고해상도가 가능하게 되었다. 또한, 박막 트랜지스터의 수량이 감소하고 각 화소의 광투과율이 향상되므로, IGZO 액정 디스플레이는 보다 높은 수준의 에너지 효율을 지닐 뿐만 아니라, 효율이 더욱 높다. 산화물 반도체 IGZO는 종래의 비정질 실리콘 생산라인을 약간만 변동시키면 이용 가능하므로 비용 방면에서 저온 폴리실리콘보다 더욱 경쟁력이 있다.
그러나, 현재 산화물 반도체 IGZO로 제조된 박막 트랜지스터는 주로 6회 마스킹(6 masks) 공정으로 제조되고 있어, 생산 효율이 비교적 낮고, 생산 원가가 비교적 높다.
본 발명의 목적은 3회 마스킹(3 masks)을 통해 박막 트랜지스터 어레이 기판을 제조하는 박막 트랜지스터 어레이 기판의 제조방법을 제공하여, 제조 단계를 현저히 감소시키고, 공정 시간을 단축시켜 생산원가를 효과적으로 절감하고, 생산능력을 증가시키고자 하는데 있으며, 또한 상기 박막 트랜지스터 어레이 기판은 인듐 갈륨 아연 산화물로 제조됨으로써 박막 트랜지스터의 화소 전극에 대한 충전 속도를 대폭 향상시키고 화소의 응답속도를 향상시켜, 보다 빠른 리프레시 속도를 구현할 수 있다.
상기 목적을 구현하기 위하여, 본 발명은 박막 트랜지스터 어레이 기판의 제조방법을 제공하며, 상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조이고, 상기 박막 트랜지스터 어레이 기판의 제조방법은
단계 1: 기판을 제공하는 단계;
단계 2: 상기 기판에 순차적으로 버퍼층, 산화물 반도체 박막 및 제 1 금속층을 증착 형성하는 단계;
단계 3: 상기 제 1 금속층에 제 1 포토레지스트층을 형성하고, 상기 제 1 포토레지스트층을 패터닝하여 미리 설정된 위치에 산화물 반도체 박막의 채널 영역에 대응하는 제 1 부분, 및 제 2 부분을 포함하며, 제 2 부분의 두께가 제 1 부분의 두께보다 두꺼운 제 1 포토레지스트 패턴을 형성하는 단계;
단계 4: 제 1 포토레지스트 패턴이 덮이지 않은 영역의 제 1 금속층 및 산화물 반도체 박막을 에칭하고, 제 1 포토레지스트 패턴의 제 1 부분을 제거하여 제 1 금속층을 노출시키며, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭함으로써 산화물 반도체 박막을 노출시키고, 제 1 포토레지스트 패턴을 박리하여 제 1 금속층에 소스 및 드레인을 형성하는 단계;
단계 5: 기판에 순차적으로 절연층 및 제 2 금속층을 증착하고, 제 2 금속층을 패터닝하여 게이트를 형성하는 단계;
를 포함한다.
상기 박막 트랜지스터 어레이 기판의 제조방법은
단계 5 이후의 단계 6에서, 상기 기판에 보호층을 증착하고, 상기 보호층에 제 2 포토레지스트층을 형성하며, 상기 제 2 포토레지스트층을 패터닝하여 미리 설정된 위치에 드레인의 일측 및 일부 드레인 상부에 위치하는 제 3 부분, 및 드레인의 타측 및 일부 드레인의 상부에 위치하는 제 4 부분을 포함하며, 제 3 부분과 제 4 부분 사이에 오목부가 형성되는 제 2 포토레지스트 패턴을 형성하는 단계;
단계 6 이후의 단계 7에서, 제 2 포토레지스트 패턴이 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 드레인을 노출시키고, 접촉홀을 형성하며, 제 2 포토레지스트 패턴의 제 3 부분을 제거하는 단계;
단계 7 이후의 단계 8에서, 상기 기판에 투명 도전층을 증착하고, 포토레지스트 박리를 통해 제 2 포토레지스트 패턴의 제 4 부분 및 그 상부의 투명 도전층을 박리하는 단계;
를 더 포함한다.
상기 박막 트랜지스터 어레이 기판의 제조방법은 단계 8 이후의 단계 9에서, 상기 기판을 어닐링 처리하여 박막 트랜지스터 어레이 기판의 제조를 완료하는 단계를 더 포함한다.
상기 기판은 유리 기판이고; 상기 버퍼층은 이산화규소를 증착하여 형성되며; 상기 산화물 반도체 박막은 인듐 갈륨 아연 산화물 박막이다.
상기 단계 3에서의 제 1 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성된다.
상기 단계 4에서 건식 에칭 방식을 이용하여, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭하고; 상기 단계 4에서의 제 1 포토레지스트 패턴의 박리는 제 1 포토레지스트 패턴의 제 2 부분을 박리하는 것이다.
상기 단계 5에서의 절연층은 이산화규소를 증착하여 형성되고; 상기 단계 5 중의 제 2 금속층은 노광, 현상, 에칭 및 포토레지스트 박리 공정을 통해 게이트를 형성한다.
상기 에칭은 습식 에칭이다.
상기 단계 6 중의 보호층은 이산화규소 또는 규소 질소 화합물을 증착하여 형성되고; 상기 제 2 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성된다.
상기 단계 7 중 건식 에칭 방식을 이용하여 제 2 포토레지스트가 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 접촉홀을 형성한다.
본 발명은 박막 트랜지스터 어레이 기판의 제조방법을 더 제공하며, 상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조이고, 상기 박막 트랜지스터 어레이 기판의 제조방법은
단계 1: 기판을 제공하는 단계;
단계 2: 상기 기판에 순차적으로 버퍼층, 산화물 반도체 박막 및 제 1 금속층을 증착 형성하는 단계;
단계 3: 상기 제 1 금속층에 제 1 포토레지스트층을 형성하고, 상기 제 1 포토레지스트층을 패터닝하여 미리 설정된 위치에 산화물 반도체 박막의 채널 영역에 대응하는 제 1 부분, 및 제 2 부분을 포함하며, 제 2 부분의 두께가 제 1 부분의 두께보다 두꺼운 제 1 포토레지스트 패턴을 형성하는 단계;
단계 4: 제 1 포토레지스트 패턴이 덮이지 않은 영역의 제 1 금속층 및 산화물 반도체 박막을 에칭하고, 제 1 포토레지스트 패턴의 제 1 부분을 제거하여 제 1 금속층을 노출시키며, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭함으로써 산화물 반도체 박막을 노출시키고, 제 1 포토레지스트 패턴을 박리하여 제 1 금속층에 소스 및 드레인을 형성하는 단계;
단계 5: 기판에 순차적으로 절연층 및 제 2 금속층을 증착하고, 제 2 금속층을 패터닝하여 게이트를 형성하는 단계;를 포함하고,
또한
단계 5 이후의 단계 6에서, 상기 기판에 보호층을 증착하며, 상기 보호층에 제 2 포토레지스트층을 형성하고, 상기 제 2 포토레지스트층을 패터닝하여 미리 설정된 위치에 드레인의 일측 및 일부 드레인 상부에 위치하는 제 3 부분, 및 드레인의 타측 및 일부 드레인의 상부에 위치하는 제 4 부분을 포함하며, 제 3 부분과 제 4 부분 사이에 오목부가 형성되는 제 2 포토레지스트 패턴을 형성하는 단계;
단계 6 이후의 단계 7에서, 제 2 포토레지스트 패턴이 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 드레인을 노출시키고, 접촉홀을 형성하며, 제 2 포토레지스트 패턴의 제 3 부분을 제거하는 단계;
단계 7 이후의 단계 8에서, 상기 기판에 투명 도전층을 증착하고, 포토레지스트박리를 통해 제 2 포토레지스트 패턴의 제 4 부분 및 그 상부의 투명 도전층을 박리하는 단계;를 더 포함하고;
또한
단계 8 이후의 단계 9에서, 상기 기판을 어닐링 처리하여 박막 트랜지스터 어레이 기판의 제조를 완료하는 단계를 더 포함하며;
그 중, 상기 기판은 유리 기판이며; 상기 버퍼층은 이산화규소를 증착하여 형성되고; 상기 산화물 반도체 박막은 인듐 갈륨 아연 산화물 박막이며;
그 중, 상기 단계 3에서의 제 1 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성되고;
그 중, 상기 단계 4에서 건식 에칭 방식을 이용하여, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭하고; 상기 단계 4에서의 제 1 포토레지스트 패턴의 박리는 제 1 포토레지스트 패턴의 제 2 부분을 박리하는 것이다.
상기 단계 5에서의 절연층은 이산화규소를 증착하여 형성되고; 상기 단계 5 중의 제 2 금속층은 노광, 현상, 에칭 및 포토레지스트 박리 공정을 통해 게이트를 형성한다.
상기 에칭은 습식 에칭이다.
상기 단계 6에서의 보호층은 이산화규소 또는 규소 질소 화합물을 증착하여 형성되고; 상기 제 2 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성된다.
상기 단계 7 중 건식 에칭 방식을 이용하여 제 2 포토레지스트 패턴이 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 접촉홀을 형성한다.
본 발명의 박막 트랜지스터 어레이 기판의 제조방법에 있어서, 상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조이고, 상기 박막 트랜지스터 어레이 기판의 제조방법은 3회 마스킹을 통해 TFT 어레이 기판을 제조하며, 그 중 인듐 갈륨 아연 산화물로 박막 트랜지스터 어레이 기판 중의 박막 트랜지스터를 제조함으로써, 박막 트랜지스터의 화소 전극에 대한 충전속도를 대폭 향상시키고, 화소의 응답속도를 향상시켜 보다 신속한 리프레시 속도를 구현할 수 있는 동시에, 빠른 응답 속도로 인해 화소의 행 주사 속도 역시 대단히 빨라지게 되어, 박막 트랜지스터 액정 디스플레이에서 초고해상도가 가능해졌다. 이와 동시에, 상기 제조방법은 3회의 마스킹 공정만을 이용하여 제조 단계를 현저하게 감소시킬 수 있고, 공정 시간을 단축시켜 생산원가를 효과적으로 절감할 수 있어, 생산효율이 높아지고 생산 능력이 증가된다.
이하 첨부도면을 결합하여, 본 발명의 구체적인 실시방식에 대한 상세한 설명을 통해, 본 발명의 기술방안 및 기타 유익한 효과가 자명해질 것이다.
도 1은 본 발명의 박막 트랜지스터 어레이 기판의 제조방법의 흐름도.
도 2는 본 발명 중 버퍼층, 인듐 갈륨 아연 산화물 박막 및 제 1 금속층이 기판에 형성된 구조도.
도 3은 본 발명 중 제 1 포토레지스트층이 기판에 형성된 구조도.
도 4는 본 발명 중 기판을 노광시킨 후 제 1 포토레지스트층이 덮이지 않은 인듐 갈륨 아연 산화물 박막 및 제 1 금속층을 에칭한 구조도.
도 5는 본 발명 중 기판에서 제 1 그레이 스케일 노광영역의 제 1 포토레지스트층을 애싱(ashing)한 구조도.
도 6은 본 발명 중 기판에서 제 1 그레이 스케일 노광영역의 제 1 금속층을 에칭한 구조도.
도 7은 본 발명 중 기판에서 제 1 포토레지스트층을 박리한 구조도.
도 8은 본 발명 중 노드층 및 제 2 금속층이 기판에 증착 형성된 구조도.
도 9는 본 발명 중 기판에 게이트가 형성된 구조도.
도 10은 본 발명 중 보호층이 기판에 형성된 구조도.
도 11은 본 발명 중 제 2 포토레지스트층이 기판에 형성된 구조도.
도 12는 본 발명 중 기판에 접촉홀이 형성된 구조도.
도 13은 본 발명 중 기판에서 제 2 그레이 스케일 노광영역의 제 2 포토레지스트층을 애싱한 구조도.
도 14는 본 발명 중 투명 도전층이 기판에 형성된 구조도.
도 15는 본 발명 중 기판에서 제 2 정상 노광 영역의 제 2 포토레지스트층 및 상기 일부 제 2 포토레지스트상의 투명 도전층을 박리한 후의 구조도.
도 1은 본 발명의 박막 트랜지스터 어레이 기판의 제조방법의 흐름도.
도 2는 본 발명 중 버퍼층, 인듐 갈륨 아연 산화물 박막 및 제 1 금속층이 기판에 형성된 구조도.
도 3은 본 발명 중 제 1 포토레지스트층이 기판에 형성된 구조도.
도 4는 본 발명 중 기판을 노광시킨 후 제 1 포토레지스트층이 덮이지 않은 인듐 갈륨 아연 산화물 박막 및 제 1 금속층을 에칭한 구조도.
도 5는 본 발명 중 기판에서 제 1 그레이 스케일 노광영역의 제 1 포토레지스트층을 애싱(ashing)한 구조도.
도 6은 본 발명 중 기판에서 제 1 그레이 스케일 노광영역의 제 1 금속층을 에칭한 구조도.
도 7은 본 발명 중 기판에서 제 1 포토레지스트층을 박리한 구조도.
도 8은 본 발명 중 노드층 및 제 2 금속층이 기판에 증착 형성된 구조도.
도 9는 본 발명 중 기판에 게이트가 형성된 구조도.
도 10은 본 발명 중 보호층이 기판에 형성된 구조도.
도 11은 본 발명 중 제 2 포토레지스트층이 기판에 형성된 구조도.
도 12는 본 발명 중 기판에 접촉홀이 형성된 구조도.
도 13은 본 발명 중 기판에서 제 2 그레이 스케일 노광영역의 제 2 포토레지스트층을 애싱한 구조도.
도 14는 본 발명 중 투명 도전층이 기판에 형성된 구조도.
도 15는 본 발명 중 기판에서 제 2 정상 노광 영역의 제 2 포토레지스트층 및 상기 일부 제 2 포토레지스트상의 투명 도전층을 박리한 후의 구조도.
본 발명이 채택한 기술수단 및 그 효과를 더욱 구체적으로 논하기 위하여, 이하 본 발명의 바람직한 실시예 및 그 첨부도면을 결합하여 상세히 묘사한다.
도 1 내지 도 15를 참조하면, 본 발명은 박막 트랜지스터 어레이 기판의 제조방법을 제공하며, 상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조를 채택하고, 상기 방법은 단지 3회의 마스킹 공정만 이용하므로 생산 원가가 효과적으로 절감되고, 생산 효율이 향상되며, 생산능력이 증가된다.
상기 박막 트랜지스터 어레이 기판의 제조방법은 구체적으로 이하 단계를 포함한다.
단계 1: 기판(21)을 제공하는 단계.
본 실시예에서, 상기 기판(21)은 유리 기판을 채택하는 것이 바람직하나, 이에 한정되지 않고, 예를 들어 플라스틱 등과 같은 기타 재질의 기판을 채택할 수도 있다.
단계 2: 상기 기판(21)에 순차적으로 버퍼층(22), 산화물 반도체 박막(23) 및 제 1 금속층(24)을 증착 형성하는 단계.
도 2에 도시된 바와 같이, 본 실시예에서, 상기 버퍼층(22)은 이산화규소를 증착하여 형성되며, 상기 산화물 반도체 박막(23)은 인듐 갈륨 아연 산화물 박막이다.
단계 3: 상기 제 1 금속층(24)에 제 1 포토레지스트층을 형성하고, 상기 제 1 포토레지스트층을 패터닝하여 미리 설정된 위치에 산화물 반도체 박막(23)의 채널영역에 대응하는 제 1 부분(26), 및 제 2 부분(27)을 포함하며, 제 2 부분(27)의 두께가 제 1 부분(26)의 두께보다 두꺼운 제 1 포토레지스트 패턴(25)을 형성하는 단계.
도 3에 도시된 바와 같이, 상기 단계 3 중의 제 1 포토레지스트 패턴(25)은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성되며, 또한 그레이 스케일 노광을 이용하여 제 1 포토레지스트 패턴(25)의 제 1 부분(26)을 형성한다. 상기 단계에서 본 발명의 3회 마스킹 공정 중의 제 1 차 마스킹 공정이 실시된다.
단계 4: 제 1 포토레지스트 패턴(25)이 덮이지 않은 영역의 제 1 금속층(24) 및 산화물 반도체 박막(23)을 에칭하고, 제 1 포토레지스트 패턴(25)의 제 1 부분(26)을 제거하여 제 1 금속층(24)을 노출시키며, 제 1 포토레지스트 패턴(25)의 제 2 부분(27)을 마스크로 하여 제 1 금속층(24)을 에칭함으로써 산화물 반도체 박막(23)을 노출시키고, 제 1 포토레지스트 패턴(25)을 박리하여 제 1 금속층(24)에 소스(27) 및 드레인(28)을 형성하는 단계.
상기 단계에서, 도 6에 도시된 바와 같이, 건식 에칭 방식을 이용하여 제 1 포토레지스트 패턴(25)의 제 2 부분(27)을 마스크로 하여 제 1 금속층(24)을 에칭하며, 도 7에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴(25)의 박리는 제 1 포토레지스트 패턴(25)의 제 2 부분(27)을 박리하는 것이다.
단계 5: 기판에 순차적으로 절연층(31) 및 제 2 금속층(32)을 증착하고, 제 2 금속층(32)을 패터닝하여 게이트(33)를 형성하는 단계.
본 실시예에서, 상기 절연층(31)은 이산화규소를 증착하여 형성되는 것이 바람직하다.
도 8 및 도 9를 참조하면, 상기 단계에서 제 2 금속층(32)은 노광, 현상, 에칭 및 포토레지스트 박리 공정을 통해 게이트(33)를 형성한다. 상기 단계에서 제 2 금속층(32)의 노광은 1회의 일반적인 노광으로서, 조작이 간단하고 간편하며 신속하여 생산 능력을 향상시키기에 유리하며; 상기 단계 중 제 2 금속층(32)에 대한 에칭은 습식 에칭이다. 상기 단계에서 본 발명의 3회 마스킹 공정 중의 제 2 차 마스킹 공정이 실시된다.
단계 6: 도 10 및 도 11에 도시된 바와 같이, 상기 기판에 보호층(34)을 증착하고, 상기 보호층(34)에 제 2 포토레지스트층을 형성하며, 상기 제 2 포토레지스트층을 패터닝하여 미리 설정된 위치에 드레인(28)의 일측 및 일부 드레인(28)의 상부에 위치하는 제 3 부분(36), 및 드레인(28)의 타측 및 일부 드레인(28)의 상부에 위치하는 제 4 부분(37)을 포함하는 제 2 포토레지스트 패턴(35)을 형성하며, 제 2 포토레지스트 패턴(35)의 제 3 부분(36)과 제 4 부분(37) 사이에 오목부를 형성하는 단계.
본 실시예에서, 상기 보호층(34)은 이산화규소 또는 규소 질소 화합물(SiNx)을 증착하여 형성된다. 상기 제 2 포토레지스트 패턴(35)은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성되며, 또한 그레이 스케일 노광으로 제 2 포토레지스트 패턴(35)의 제 3 부분(36)을 형성한다. 상기 제 2 포토레지스트 패턴(35)은 드레인(28)에 대해 에칭을 수행하기 위한 오목부를 형성하며, 따라서 접촉홀(41)이 형성된다. 상기 단계에서 본 발명의 3회 마스킹 공정 중의 제 3 차 마스킹 공정이 실시된다.
단계 7: 도 12 및 도 13에 도시된 바와 같이, 제 2 포토레지스트 패턴(35)이 덮이지 않은 보호층(34) 및 상기 일부 보호층(34)에 대응되는 절연층(31)을 에칭하여 드레인(28)을 노출시킴으로써 접촉홀(41)을 형성하고, 제 2 포토레지스트 패턴(35)의 제 3 부분(36)을 제거하는 단계.
상기 단계에서 건식 에칭 방식을 이용하여 제 2 포토레지스트 패턴(35)이 덮이지 않은 보호층(34) 및 상기 일부 보호층(34)에 대응되는 절연층(31)을 에칭하여 접촉홀(41)을 형성하며, 상기 접촉홀(41)은 제 2 포토레지스트 패턴(35)의 제 3 부분(36)과 제 4 부분(37) 사이에 위치하여, 박막 트랜지스터의 드레인을 연결하기 위한 것이다.
단계 8: 도 14 및 도 15에 도시된 바와 같이, 상기 기판에 투명 도전층(42)을 증착하고, 포토레지스트 박리를 통해 제 2 포토레지스트 패턴(35)의 제 4 부분(37) 및 그 상부의 투명 도전층(42)을 박리하는 단계.
상기 투명 도전층(42)은 상기 박막 트랜지스터의 드레인에 커플링되기 위한 것으로서, 어레이 기판 중 저장 커패시터의 전극으로써 사용된다.
단계 9: 상기 기판을 어닐링 처리하여 박막 트랜지스터 어레이 기판의 제조를 완료하는 단계.
설명해야 할 점으로, 본 발명의 기술방안은 TFT 액정 디스플레이 어레이 기판의 제작에만 적용되는 것이 아니라, 기타 광학 필름, 전자 필름 등의 증착에 관한 관련 분야에도 적용될 수 있다.
결론적으로, 본 발명의 박막 트랜지스터 어레이 기판의 제조방법에 있어서, 상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조를 채택하고, 상기 박막 트랜지스터 어레이 기판의 제조방법은 3회 마스킹을 통해 TFT 어레이 기판을 제조하며, 그 중 인듐 갈륨 아연 산화물로 박막 트랜지스터 어레이 기판 중의 박막 트랜지스터를 제조함으로써 박막 트랜지스터의 화소 전극에 대한 충전속도를 대폭 향상시키고, 화소의 응답속도를 향상시켜 보다 신속한 리프레시 속도를 구현할 수 있는 동시에, 빠른 응답 속도로 인해 화소의 행 주사 속도 역시 빨라지게 되어, 박막 트랜지스터 액정 디스플레이의 초고해상도가 가능해졌다. 이와 동시에, 상기 제조방법은 3회의 마스킹 공정만을 이용하여 제조 단계를 현저하게 감소시킬 수 있고, 공정 시간을 단축시켜 생산원가를 효과적으로 절감할 수 있어, 생산효율이 높아지고 생산 능력이 증가된다.
이상으로, 본 분야의 보통 기술자라면 본 발명의 기술방안과 기술 구상에 따라 각종 상응하는 변경과 변형을 실시할 수 있으며, 이러한 변경과 변형은 모두 본 발명의 청구항의 보호범위에 속하여야 한다.
Claims (15)
- 박막 트랜지스터 어레이 기판의 제조방법에 있어서,
상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조이며, 상기 박막 트랜지스터 어레이 기판의 제조방법은
단계 1: 기판을 제공하는 단계;
단계 2: 상기 기판에 순차적으로 버퍼층, 산화물 반도체 박막 및 제 1 금속층을 증착 형성하는 단계;
단계 3: 상기 제 1 금속층에 제 1 포토레지스트층을 형성하고, 상기 제 1 포토레지스트층을 패터닝하여 미리 설정된 위치에 산화물 반도체 박막의 채널 영역에 대응하는 제 1 부분, 및 제 2 부분을 포함하며, 제 2 부분의 두께가 제 1 부분의 두께보다 두꺼운 제 1 포토레지스트 패턴을 형성하는 단계;
단계 4: 제 1 포토레지스트 패턴이 덮이지 않은 영역의 제 1 금속층 및 산화물 반도체 박막을 에칭하고, 제 1 포토레지스트 패턴의 제 1 부분을 제거하여 제 1 금속층을 노출시키며, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭함으로써 산화물 반도체 박막을 노출시키고, 제 1 포토레지스트 패턴을 박리하여 제 1 금속층에 소스 및 드레인을 형성하는 단계;
단계 5: 기판에 순차적으로 절연층 및 제 2 금속층을 증착하고, 제 2 금속층을 패터닝하여 게이트를 형성하는 단계;
를 포함하는 박막 트랜지스터 어레이 기판의 제조방법. - 제 1항에 있어서,
단계 5 이후의 단계 6에서, 상기 기판에 보호층을 증착하고, 상기 보호층에 제 2 포토레지스트층을 형성하며, 상기 제 2 포토레지스트층을 패터닝하여 미리 설정된 위치에 드레인의 일측 및 일부 드레인 상부에 위치하는 제 3 부분, 및 드레인의 타측 및 일부 드레인의 상부에 위치하는 제 4 부분을 포함하며, 제 3 부분과 제 4 부분 사이에 오목부가 형성되는 제 2 포토레지스트 패턴을 형성하는 단계;
단계 6 이후의 단계 7에서, 제 2 포토레지스트 패턴이 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 드레인을 노출시키고, 접촉홀을 형성하며, 제 2 포토레지스트 패턴의 제 3 부분을 제거하는 단계;
단계 7 이후의 단계 8에서, 상기 기판에 투명 도전층을 증착하고, 포토레지스트 박리를 통해 제 2 포토레지스트 패턴의 제 4 부분 및 그 상부의 투명 도전층을 박리하는 단계;
를 더 포함하는 박막 트랜지스터 어레이 기판의 제조방법. - 제 2항에 있어서,
단계 8 이후의 단계 9에서, 상기 기판을 어닐링 처리하여 박막 트랜지스터 어레이 기판의 제조를 완료하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조방법. - 제 1항에 있어서,
상기 기판은 유리 기판이고; 상기 버퍼층은 이산화규소를 증착하여 형성되며; 상기 산화물 반도체 박막은 인듐 갈륨 아연 산화물 박막인 박막 트랜지스터 어레이 기판의 제조방법. - 제 1항에 있어서,
상기 단계 3에서의 제 1 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성되는 박막 트랜지스터 어레이 기판의 제조방법. - 제 1항에 있어서,
상기 단계 4에서 건식 에칭 방식을 이용하여, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭하고; 상기 단계 4에서의 제 1 포토레지스트 패턴의 박리는 제 1 포토레지스트 패턴의 제 2 부분을 박리하는 것인 박막 트랜지스터 어레이 기판의 제조방법. - 제 1항에 있어서,
상기 단계 5에서의 절연층은 이산화규소를 증착하여 형성되고; 상기 단계 5 중의 제 2 금속층은 노광, 현상, 에칭 및 포토레지스트 박리 공정을 통해 게이트를 형성하는 박막 트랜지스터 어레이 기판의 제조방법. - 제 7항에 있어서,
상기 에칭은 습식 에칭인 박막 트랜지스터 어레이 기판의 제조방법. - 제 2항에 있어서,
상기 단계 6 중의 보호층은 이산화규소 또는 규소 질소 화합물을 증착하여 형성되고; 상기 제 2 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성되는 박막 트랜지스터 어레이 기판의 제조방법. - 제 2항에 있어서,
상기 단계 7 중 건식 에칭 방식을 이용하여 제 2 포토레지스트로 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 접촉홀을 형성하는 박막 트랜지스터 어레이 기판의 제조방법. - 박막 트랜지스터 어레이 기판의 제조방법에 있어서,
상기 박막 트랜지스터 어레이 기판은 탑 게이트 구조이며, 상기 박막 트랜지스터 어레이 기판의 제조방법은
단계 1: 기판을 제공하는 단계;
단계 2: 상기 기판에 순차적으로 버퍼층, 산화물 반도체 박막 및 제 1 금속층을 증착 형성하는 단계;
단계 3: 상기 제 1 금속층에 제 1 포토레지스트층을 형성하고, 상기 제 1 포토레지스트층을 패터닝하여 미리 설정된 위치에 산화물 반도체 박막의 채널 영역에 대응하는 제 1 부분, 및 제 2 부분을 포함하며, 제 2 부분의 두께가 제 1 부분의 두께보다 두꺼운 제 1 포토레지스트 패턴을 형성하는 단계;
단계 4: 제 1 포토레지스트 패턴이 덮이지 않은 영역의 제 1 금속층 및 산화물 반도체 박막을 에칭하고, 제 1 포토레지스트 패턴의 제 1 부분을 제거하여 제 1 금속층을 노출시키며, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭함으로써 산화물 반도체 박막을 노출시키고, 제 1 포토레지스트 패턴을 박리하여 제 1 금속층에 소스 및 드레인을 형성하는 단계;
단계 5: 기판에 순차적으로 절연층 및 제 2 금속층을 증착하고, 제 2 금속층을 패터닝하여 게이트를 형성하는 단계;를 포함하고,
또한
단계 5 이후의 단계 6에서, 상기 기판에 보호층을 증착하며, 상기 보호층에 제 2 포토레지스트층을 형성하고, 상기 제 2 포토레지스트층을 패터닝하여 미리 설정된 위치에 드레인의 일측 및 일부 드레인 상부에 위치하는 제 3 부분, 및 드레인의 타측 및 일부 드레인의 상부에 위치하는 제 4 부분을 포함하며, 제 3 부분과 제 4 부분 사이에 오목부가 형성되는 제 2 포토레지스트 패턴을 형성하는 단계;
단계 6 이후의 단계 7에서, 제 2 포토레지스트 패턴이 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 드레인을 노출시키고, 접촉홀을 형성하며, 제 2 포토레지스트 패턴의 제 3 부분을 제거하는 단계;
단계 7 이후의 단계 8에서, 상기 기판에 투명 도전층을 증착하고, 포토레지스트박리를 통해 제 2 포토레지스트 패턴의 제 4 부분 및 그 상부의 투명 도전층을 박리하는 단계;를 더 포함하고;
또한
단계8 이후의 단계 9에서, 상기 기판을 어닐링 처리하여 박막 트랜지스터 어레이 기판의 제조를 완료하는 단계를 더 포함하며;
상기 기판은 유리 기판이며; 상기 버퍼층은 이산화규소를 증착하여 형성되고; 상기 산화물 반도체 박막은 인듐 갈륨 아연 산화물 박막이며;
상기 단계 3에서의 제 1 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성되고;
상기 단계 4에서 건식 에칭 방식을 이용하여, 제 1 포토레지스트 패턴의 제 2 부분을 마스크로 하여 제 1 금속층을 에칭하고; 상기 단계 4에서의 제 1 포토레지스트 패턴의 박리는 제 1 포토레지스트 패턴의 제 2 부분을 박리하는 것인 박막 트랜지스터 어레이 기판의 제조방법. - 제 11항에 있어서,
상기 단계 5에서의 절연층은 이산화규소를 증착하여 형성되고; 상기 단계 5 중의 제 2 금속층은 노광, 현상, 에칭 및 포토레지스트 박리 공정을 통해 게이트를 형성하는 박막 트랜지스터 어레이 기판의 제조방법. - 제 12항에 있어서,
상기 에칭은 습식 에칭인 박막 트랜지스터 어레이 기판의 제조방법. - 제 11항에 있어서,
상기 단계 6 중의 보호층은 이산화규소 또는 규소 질소 화합물을 증착하여 형성되고; 상기 제 2 포토레지스트 패턴은 그레이 스케일, 마스킹, 노광, 현상을 통해 형성되는 박막 트랜지스터 어레이 기판의 제조방법. - 제 11항에 있어서,
상기 단계 7 중 건식 에칭 방식을 이용하여 제 2 포토레지스트로 덮이지 않은 보호층 및 상기 일부 보호층에 대응되는 절연층을 에칭하여 접촉홀을 형성하는 박막 트랜지스터 어레이 기판의 제조방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310462524.8A CN103489828B (zh) | 2013-09-30 | 2013-09-30 | 薄膜晶体管阵列基板的制造方法 |
| CN201310462524.8 | 2013-09-30 | ||
| PCT/CN2013/085364 WO2015043008A1 (zh) | 2013-09-30 | 2013-10-17 | 薄膜晶体管阵列基板的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160044007A true KR20160044007A (ko) | 2016-04-22 |
| KR101788488B1 KR101788488B1 (ko) | 2017-10-19 |
Family
ID=49829960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167006845A KR101788488B1 (ko) | 2013-09-30 | 2013-10-17 | 박막 트랜지스터 어레이 기판의 제조방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9142653B2 (ko) |
| JP (1) | JP6261747B2 (ko) |
| KR (1) | KR101788488B1 (ko) |
| CN (1) | CN103489828B (ko) |
| GB (1) | GB2530223B (ko) |
| WO (1) | WO2015043008A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104157609B (zh) * | 2014-08-20 | 2017-11-10 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及其结构 |
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Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101630098B (zh) * | 2008-07-18 | 2010-12-08 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| JP5480554B2 (ja) * | 2008-08-08 | 2014-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| JP5533913B2 (ja) * | 2012-02-29 | 2014-06-25 | 株式会社豊田自動織機 | 回転電機の固定子 |
| CN102683423A (zh) * | 2012-05-08 | 2012-09-19 | 东莞彩显有机发光科技有限公司 | 一种顶栅结构金属氧化物薄膜晶体管及其制作方法 |
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-
2013
- 2013-09-30 CN CN201310462524.8A patent/CN103489828B/zh not_active Expired - Fee Related
- 2013-10-17 WO PCT/CN2013/085364 patent/WO2015043008A1/zh active Application Filing
- 2013-10-17 JP JP2016543288A patent/JP6261747B2/ja not_active Expired - Fee Related
- 2013-10-17 KR KR1020167006845A patent/KR101788488B1/ko active IP Right Grant
- 2013-10-17 US US14/124,717 patent/US9142653B2/en not_active Expired - Fee Related
- 2013-10-17 GB GB1600109.1A patent/GB2530223B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2530223A (en) | 2016-03-16 |
| JP6261747B2 (ja) | 2018-01-17 |
| CN103489828A (zh) | 2014-01-01 |
| WO2015043008A1 (zh) | 2015-04-02 |
| US9142653B2 (en) | 2015-09-22 |
| KR101788488B1 (ko) | 2017-10-19 |
| GB2530223B (en) | 2019-07-03 |
| GB201600109D0 (en) | 2016-02-17 |
| CN103489828B (zh) | 2015-07-01 |
| US20150221753A1 (en) | 2015-08-06 |
| JP2016534580A (ja) | 2016-11-04 |
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