JP6261747B2 - 薄膜トランジスタ配列基板の製造方法 - Google Patents

薄膜トランジスタ配列基板の製造方法 Download PDF

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Description

本発明は、液晶ディスプレイの製造技術に関し、特に、３回のマスク処理による、薄膜トランジスタ配列基板の製造方法に関する。
昨今の科学技術の発展は目覚しく、情報機器でも次々に新商品が登場して、大衆の様々な需要を満たしている。初期のディスプレイは、ほとんどがブラウン管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ、ＣＲＴ）ディスプレイであり、体積が大きく消費電力も大きいだけでなく、発される放射線がディスプレイを長時間使用する使用者にとって、体に害を及ぼすという問題があった。このため、現在のディスプレイ市場では、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）が従来のＣＲＴディスプレイに取って代わってきている。
液晶ディスプレイは、薄型ボディ・省エネ・放射線が無い等の多くの長所を備えており、幅広く応用されている。現在の市場にある液晶ディスプレイの多くは、バックライト方式の液晶ディスプレイであり、液晶パネル及びバックライトモジュール（ｂａｃｋｌｉｇｈｔ ｍｏｄｕｌｅ）からなる。液晶パネルの動作原理は、平行する二枚のガラス基板の中に液晶分子が入れられるとともに、二枚のガラス基板上に駆動電圧が印加されることで液晶分子の捩れ方向を制御し、これによりバックライトモジュールの光線が屈折照射されて画面を表示するというものである。液晶パネル自体は発光しないため、バックライトモジュールが提供する光源によって映像表示を行う必要がある。よって、バックライトモジュールは、液晶ディスプレイにおける重要な部品の一つである。
このうち、液晶パネルにおける平行する二枚のガラス基板は、それぞれ薄膜トランジスタ配列基板とカラーフィルタ基板である。前記薄膜トランジスタ配列基板は、基板と、前記基板上に形成されたゲート線・ゲート・ゲート絶縁層・半導体活性層・データ線・ソース・ドレイン、及び前記データ線・ソース・ドレイン上に形成された保護層と、前記保護層上に形成された画素電極とからなる。このうち、前記ゲート・ソース・ドレイン・半導体活性層によって、薄膜トランジスタ（ＴＦＴ）が形成される。従来技術において、前記薄膜トランジスタは、アモルファスシリコン薄膜トランジスタ、或は低温ポリシリコン薄膜トランジスタである。通常、アモルファスシリコン薄膜トランジスタの表示マトリクスは、フォトリソグラフィ工程のフォトマスクが３−５回で済むため、コストが比較的低く、競争力も強い。また、低温ポリシリコン薄膜トランジスタの表示マトリクスは通常、フォトリソグラフィ工程のフォトマスクが８−９回必要であり、相対的にコストも高くなる。
酸化物半導体ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、イグゾー）は、電荷キャリア移動度がアモルファスシリコンの２０〜３０倍であり、薄膜トランジスタの画素電極に対する充放電レートを大幅に向上して、画素の応答速度を向上することで、より速いリフレッシュレートを実現する。また同時に、より速い応答により画素のラインスキャンレートを大幅に向上することで、薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ）において極めて高い解像度を実現可能にした。加えて、薄膜トランジスタの個数減少と、各画素の透光率向上によって、ＩＧＺＯ液晶ディスプレイは、高レベルのエネルギー効率を備え、且つ効率も更に向上した。酸化物半導体ＩＧＺＯは、従来のアモルファスシリコンの生産ラインを利用して生産が可能であり、僅かな変更で済むため、コスト面において低温ポリシリコンよりも高い競争力を備えている。
しかし、現在、酸化物半導体ＩＧＺＯを用いて製造される薄膜トランジスタは、主に６回のマスク（６ｍａｓｋｓ）処理によって製造されており、生産効率が低く、生産コストも高い。
よって、本発明は、３回のマスク（３ｍａｓｋｓ）によって薄膜トランジスタ配列基板を製造することで、製造工程の大幅な減少・製造時間の短縮・効果的な生産コスト削減・生産能力向上を可能にし、且つ、前記薄膜トランジスタ配列基板はＩＧＺＯ（イグゾー）によって製造されることで、薄膜トランジスタの画素電極に対する充電レートの大幅な向上・画素の応答速度向上・より速いリフレッシュレートの実現を可能にする、薄膜トランジスタ配列基板の製造方法を提供することを目的とする。
上述の目的を達成するために、本発明の薄膜トランジスタ配列基板の製造方法において、前記薄膜トランジスタ配列基板は、トップゲート型であるとともに、前記薄膜トランジスタ配列基板の製造方法は、以下の工程を含む。
工程１では、基板を用意する。
工程２では、前記基板上に順に緩衝層・酸化物半導体薄膜・第一金属層を積層して形成する。
工程３では、前記第一金属層上に第一レジスト層を形成するとともに、前記第一レジスト層をパターン化して所定の位置に第一レジストパターンを形成する。前記第一レジストパターンは、酸化物半導体薄膜のチャネルエリアと対応する第一部分、及び第二部分からなるとともに、前記第一レジストパターンにおける第二部分の厚さは、第一部分の厚さよりも厚い。
工程４では、第一レジストパターンに覆われていない領域の第一金属層及び酸化物半導体薄膜をエッチングするとともに、第一レジストパターンの第一部分を除去することで第一金属層を露出させ、且つ第一レジストパターンの第二部分をマスクとして第一金属層をエッチングすることで酸化物半導体薄膜を露出させた後、第一レジストパターンを剥離して、第一金属層にソース及びドレインを形成する。
工程５では、基板上に、順に絶縁層及び第二金属層を積層するとともに、第二金属層をパターン化してゲートを形成する。
更に、前記薄膜トランジスタ配列基板の製造方法は、以下の工程を含む。
工程５の後の工程６では、前記基板上に保護層を積層するとともに、前記保護層上に第二レジスト層を形成して、前記第二レジスト層をパターン化することで所定の位置に第二レジストパターンを形成する。前記第二レジストパターンは、ドレインの一側及び一部のドレイン上方に位置する第三部分と、ドレインの他側及び一部のドレイン上方に位置する第四部分とからなるとともに、第二レジストパターンの第三部分と第四部分の間には凹部が形成される。
工程６の後の工程７では、第二レジストパターンに覆われていない保護層及び前記部分の保護層と対応する絶縁層をエッチングしてドレインを露出させることで、接触孔を形成し、且つ第二レジストパターンの第三部分を除去する。
工程７の後の工程８では、前記基板上に透明導電層を積層するとともに、レジスト剥離を通して第二レジストパターンの第四部分及びその上の透明導電層を剥離する。
また更に、前記薄膜トランジスタ配列基板の製造方法は、工程８の後の工程９を含む。工程９では、前記基板に対してアニール処理を行って、薄膜トランジスタ配列基板の製造を完了する。
前記基板は、ガラス基板である。前記緩衝層は、二酸化ケイ素の積層によって形成される。前記酸化物半導体薄膜は、ＩＧＺＯ（イグゾー）薄膜である。
更に工程３において、第一レジストパターンは、グレースケール・マスク・露光・現像を通して形成される。
更に工程４では、ドライエッチング方式を用いるとともに第一レジストパターンの第二部分をマスクとして第一金属層をエッチングする。また、工程４における第一レジストパターンの剥離は、第一レジストパターンの第二部分の剥離である。
更に工程５において、絶縁層は、二酸化ケイ素の積層によって形成される。また、工程５において、第二金属層には、露光・現像・エッチング・レジスト剥離の工程を通してゲートが形成される。
前記エッチングは、ウエットエッチングである。
更に工程６において、保護層は、二酸化ケイ素或は窒化ケイ素の積層によって形成される。前記第二レジストパターンは、グレースケール・マスク・露光・現像を通して形成される。
更に工程７では、ドライエッチング方式を用いるとともに第二レジストパターンに覆われていない保護層及び前記部分の保護層と対応する絶縁層をエッチングすることで、接触孔が形成される。
また、上述の目的を達成するために、本発明の薄膜トランジスタ配列基板の製造方法において、前記薄膜トランジスタ配列基板はトップゲート型であるとともに、前記薄膜トランジスタ配列基板の製造方法は、以下の工程を含む。
工程１では、基板を用意する。
工程２では、前記基板上に順に緩衝層・酸化物半導体薄膜・第一金属層を積層して形成する。
工程３では、前記第一金属層上に第一レジスト層を形成するとともに、前記第一レジスト層をパターン化して所定の位置に第一レジストパターンを形成する。前記第一レジストパターンは、酸化物半導体薄膜のチャネルエリアと対応する第一部分、及び第二部分からなるとともに、前記第一レジストパターンにおける第二部分の厚さは、第一部分の厚さよりも厚い。
工程４では、第一レジストパターンに覆われていない領域の第一金属層及び酸化物半導体薄膜をエッチングするとともに、第一レジストパターンの第一部分を除去することで第一金属層を露出させ、且つ第一レジストパターンの第二部分をマスクとして第一金属層をエッチングすることで酸化物半導体薄膜を露出させた後、第一レジストパターンを剥離して、第一金属層にソース及びドレインを形成する。
工程５では、基板上に、順に絶縁層及び第二金属層を積層するとともに、第二金属層をパターン化してゲートを形成する。
また更に、以下の工程を含む。
工程５の後の工程６では、前記基板上に保護層を積層するとともに、前記保護層上に第二レジスト層を形成して、前記第二レジスト層をパターン化することで所定の位置に第二レジストパターンを形成する。前記第二レジストパターンは、ドレインの一側及び一部のドレイン上方に位置する第三部分と、ドレインの他側及び一部のドレイン上方に位置する第四部分とからなるとともに、第二レジストパターンの第三部分と第四部分の間には凹部が形成される。
工程６の後の工程７では、第二レジストパターンに覆われていない保護層及び前記部分の保護層と対応する絶縁層をエッチングしてドレインを露出させることで、接触孔を形成し、且つ第二レジストパターンの第三部分を除去する。
工程７の後の工程８では、前記基板上に透明導電層を積層するとともに、レジスト剥離を通して第二レジストパターンの第四部分及びその上の透明導電層を剥離する。
また更に、工程８の後の工程９を含む。工程９では、前記基板に対してアニール処理を行って、薄膜トランジスタ配列基板の製造を完了する。
このうち前記基板は、ガラス基板である。前記緩衝層は、二酸化ケイ素の積層によって形成される。前記酸化物半導体薄膜は、ＩＧＺＯ（イグゾー）薄膜である。
このうち工程３において、第一レジストパターンは、グレースケール・マスク・露光・現像を通して形成される。
このうち工程４では、ドライエッチング方式を用いるとともに第一レジストパターンの第二部分をマスクとして第一金属層をエッチングする。また、工程４における第一レジストパターンの剥離は、第一レジストパターンの第二部分の剥離である。
更に工程５において、絶縁層は、二酸化ケイ素の積層によって形成される。また、工程５において、第二金属層には、露光・現像・エッチング・レジスト剥離の工程を通してゲートが形成される。
前記エッチングは、ウエットエッチングである。
更に工程６において、保護層は、二酸化ケイ素或は窒化ケイ素の積層によって形成される。前記第二レジストパターンは、グレースケール・マスク・露光・現像を通して形成される。
更に工程７では、ドライエッチング方式を用いるとともに第二レジストパターンに覆われていない保護層及び前記部分の保護層と対応する絶縁層をエッチングすることで、接触孔が形成される。
以上の構造によってなる本発明は、以下の有益な効果を備える。即ち、本発明の薄膜トランジスタ配列基板の製造方法において、前記薄膜トランジスタ配列基板はトップゲート型であるとともに、前記薄膜トランジスタ配列基板の製造方法は、３回のマスクを通してＴＦＴ配列基板を製造する。このうち、ＩＧＺＯ（イグゾー）によって薄膜トランジスタ配列基板中の薄膜トランジスタを製造することで、薄膜トランジスタの画素電極に対する充電レートの大幅向上と、画素の応答速度向上を可能にして、より速いリフレッシュレートを実現する。また同時に、より速い応答によって画素のラインスキャンレートを大幅に向上させることにより、薄膜トランジスタ液晶ディスプレイにおける超高解像度を実現可能にする。加えて、前記製造方法は、僅か３回のマスク処理を用いることで、製造工程を格段に減少させて製作時間を短縮し、これにより、効果的な生産コスト削減・生産効率の向上・生産能力の増加を実現する。
本発明の特徴と技術内容の詳細については、以下の詳説と図を参照されたい。尚、図はあくまで参考及び説明用であり、これにより本発明を制限するものではない。
下記の図を合わせて本発明の具体的実施形態について詳細に説明することで、本発明の技術手法及びその他の有益な効果を詳らかにする。
本発明の薄膜トランジスタ配列基板の製造方法を示したフロー図である。 本発明において緩衝層・ＩＧＺＯ（イグゾー）薄膜・第一金属層が基板上に形成された際の概略図である。 本発明において第一レジスト層が基板上に形成された際の概略図である。 本発明において基板露光後に第一レジスト層に覆われていないＩＧＺＯ（イグゾー）薄膜及び第一金属層がエッチングされた際の概略図である。 本発明において基板から第一グレースケール露光領域の第一レジスト層が灰化された際の概略図である。 本発明において基板から第一グレースケール露光領域の第一金属層がエッチングされた際の概略図である。 本発明において基板から第一レジスト層が剥離された際の概略図である。 本発明においてノード層及び第二金属層が基板上に積層形成された際の概略図である。 本発明において基板上にゲートが形成された際の概略図である。 本発明において保護層が基板上に形成された際の概略図である。 本発明において第二レジスト層が基板上に形成された際の概略図である。 本発明において基板に接触孔が形成された際の概略図である。 本発明において基板から第二グレースケール露光領域の第二レジスト層が灰化された際の概略図である。 本発明において透明導電層が基板上に形成された際の概略図である。 本発明において基板から第二正常露光領域の第二レジスト層及び前記部分の第二レジスト層上における透明導電層が剥離された後の概略図である。
本発明の技術手法とその効果について詳述するために、以下で本発明の実施例と図を参照しつつ説明する。
図１〜図１５までを参照する。本発明が提供する薄膜トランジスタ配列基板の製造方法において、前記薄膜トランジスタ配列基板はトップゲート型であるとともに、前記製造方法は僅か３回のマスク処理からなる。これにより、効果的に生産コストを下げて、生産効率と生産能力を向上させる。
前記薄膜トランジスタ配列基板の製造方法は、具体的には以下の工程を含む。
工程１では、基板２１を用意する。
本実施例において、基板２１は、ガラス基板であることが望ましい。ただし、これに限らず、その他の素材の基板（例えばプラスチック等）であることも可能である。
工程２では、基板２１上に順に、緩衝層２２・酸化物半導体薄膜２３・第一金属層２４を積層して形成する。
図２を参照する。本実施例中において、緩衝層２２は二酸化ケイ素の積層によって形成される。また、酸化物半導体薄膜２３は、ＩＧＺＯ（イグゾー）薄膜である。
工程３では、第一金属層２４上に第一レジスト層を形成するとともに、前記第一レジスト層をパターン化することで所定の位置に第一レジストパターン２５を形成する。第一レジストパターン２５は、酸化物半導体薄膜２３のチャネルエリアと対応する第一部分２６、及び第二部分２７からなるとともに、第一レジストパターン２５における第二部分２７の厚さは、第一部分２６の厚さよりも厚い。
図３を参照する。工程３において、第一レジストパターン２５は、グレースケール・マスク・露光・現像を通して形成され、且つグレースケール露光によって第一レジストパターン２５の第一部分２６が形成される。前記工程において、本発明の３回のマスク処理における１回目のマスク処理が行われる。
工程４では、第一レジストパターン２５に覆われていない領域の第一金属層２４及び酸化物半導体薄膜２３をエッチングするとともに、第一レジストパターン２５の第一部分２６を除去することで第一金属層２４を露出させ、且つ第一レジストパターン２５の第二部分２７をマスクとして第一金属層２４をエッチングすることで酸化物半導体薄膜２３を露出させた後、第一レジストパターン２５を剥離して、第一金属層２４にソース２７及びドレイン２８を形成する。
前記工程では、ドライエッチング方式を用いるとともに第一レジストパターン２５の第二部分２７をマスクとして第一金属層２４をエッチングする（図６参照）。また、第一レジストパターン２５の剥離は、第一レジストパターン２５の第二部分２７の剥離である（図７参照）。
工程５では、基板上に、順に絶縁層３１及び第二金属層３２を積層するとともに、第二金属層３２をパターン化してゲート３３を形成する。
本実施例において、絶縁層３１は、二酸化ケイ素の積層によって形成されることが望ましい。
図８及び図９を参照する。前記工程において、第二金属層３２には、露光・現像・エッチング・レジスト剥離の製造工程を通してゲート３３が形成される。更に、前記工程において、第二金属層３２に対する露光は、一回の普通の露光であり、簡便且つ素早い操作が可能なため、生産能力の向上に役立つ。また更に、前記工程において、第二金属層３２に対するエッチングは、ウエットエッチングである。前記工程において本発明の３回のマスク処理における２回目のマスク処理が行われる。
工程６では、前記基板上に保護層３４を積層するとともに、保護層３４上に第二レジスト層を形成して、前記第二レジスト層をパターン化することで所定の位置に第二レジストパターン３５を形成する。第二レジストパターン３５は、ドレイン２８一側及び一部のドレイン２８上方に位置する第三部分３６と、ドレイン２８他側及び一部のドレイン２８上方に位置する第四部分３７とからなるとともに、第二レジストパターン３５の第三部分３６と第四部分３７の間には凹部が形成される。（図１０及び図１１参照）。
本実施例において、保護層３４は、二酸化ケイ素或は窒化ケイ素（ＳｉＮｘ）の積層によって形成される。第二レジストパターン３５は、グレースケール・マスク・露光・現像を通して形成され、且つグレースケール露光によって第二レジストパターン３５の第三部分３６が形成される。第二レジストパターン３５にはドレイン２８と相対して凹部が形成され、前記凹部はエッチングを行う際に用いられることにより、接触孔４１が形成される。前記工程において、本発明の３回のマスク処理における３回目のマスク処理が行われる。
工程７では、第二レジストパターン３５に覆われていない保護層３４及び前記部分の保護層３４と対応する絶縁層３１をエッチングしてドレイン２８を露出させることで、接触孔４１を形成し、且つ第二レジストパターン３５の第三部分３６を除去する（図１２及び図１３参照）。
前記工程では、ドライエッチング方式を用いるとともに、第二レジストパターン３５に覆われていない保護層３４及び前記部分の保護層３４と対応する絶縁層３１をエッチングすることで、接触孔４１が形成される。接触孔４１は、第二レジストパターン３５の第三部分３６と第四部分３７の間に位置するとともに、薄膜トランジスタのドレインが接続されるために用いられる。
工程８では、前記基板上に透明導電層４２を積層するとともに、レジスト剥離を通して第二レジストパターン３５の第四部分３７及びその上の透明導電層４２を剥離する（図１４及び図１５参照）。
透明導電層４２は、前記薄膜トランジスタのドレインと結合されるために用いられるとともに、配列基板における蓄積容量の電極となる。
工程９では、前記基板に対してアニール処理を行って、薄膜トランジスタ配列基板の製造を完了する。
尚、本発明の技術手法は、ＴＦＴ液晶ディスプレイ配列基板の製作に適用されるに止まらず、その他の光学薄膜・電子薄膜等の積層に関連する領域にも適用されることを説明しておく。
上述を総じて言えば、本発明の薄膜トランジスタ配列基板の製造方法において、前記薄膜トランジスタ配列基板はトップゲート型であり、前記薄膜トランジスタ配列基板の製造方法は、３回のマスクを通してＴＦＴ配列基板を製造する。このうち、ＩＧＺＯ（イグゾー）によって薄膜トランジスタ配列基板における薄膜トランジスタを製造することで、薄膜トランジスタの画素電極に対する充電レートの大幅向上と、画素の応答速度向上を可能にして、より速いリフレッシュレートを実現する。また同時に、より速い応答によって画素のラインスキャンレートを大幅に向上させることで、薄膜トランジスタ液晶ディスプレイにおける超高解像度を実現可能にする。更に、前記製造方法は、僅か３回のマスク処理を用いることで、製作工程を格段に減少させて、製作時間を短縮し、これにより、効果的な生産コスト削減・生産効率の向上・生産能力の増加を実現する。
以上の記述により、関連領域の一般的な技術員は、本発明の技術手法と構想に基づいて各種の変更と変形を加えることが可能であり、これらの変更と変形は、いずれも本発明の権利要求の保護範囲に属する。
１ 工程１
２ 工程２
３ 工程３
４ 工程４
５ 工程５
６ 工程６
７ 工程７
８ 工程８
９ 工程９
２１ 基板
２２ 緩衝層
２３ 酸化物半導体薄膜
２４ 第一金属層
２５ 第一レジストパターン
２６ 第一部分
２７ 第二部分（図３）
２７ ソース（図６・図７）
２８ ドレイン
３１ 絶縁層
３２ 第二金属層
３３ ゲート
３４ 保護層
３５ 第二レジストパターン
３６ 第三部分
３７ 第四部分
４１ 接触孔
４２ 透明導電層

Claims (12)

  1. 薄膜トランジスタ配列基板の製造方法であって、
    前記薄膜トランジスタ配列基板はトップゲート型であり、
    前記薄膜トランジスタ配列基板の製造方法は、以下の工程を含み、
    工程１では、基板を用意し、
    工程２では、前記基板上に順に緩衝層・酸化物半導体薄膜・第一金属層を積層して形成し、
    工程３では、前記第一金属層上に第一レジスト層を形成するとともに、前記第一レジスト層をパターン化して所定の位置に第一レジストパターンを形成し、
    前記第一レジストパターンは、酸化物半導体薄膜のチャネルエリアと対応する第一部分、及び第二部分からなるとともに、前記第一レジストパターンにおける第二部分の厚さは、第一部分の厚さよりも厚く、
    工程４では、第一レジストパターンに覆われていない領域の第一金属層及び酸化物半導体薄膜をエッチングするとともに、第一レジストパターンの第一部分を除去することで第一金属層を露出させ、且つ第一レジストパターンの第二部分をマスクとして第一金属層をエッチングすることで酸化物半導体薄膜を露出させた後、第一レジストパターンを剥離して、第一金属層にソース及びドレインを形成し、
    工程５では、基板上に、順に絶縁層及び第二金属層を積層するとともに、第二金属層をパターン化してゲートを形成し、
    さらに、
    前記工程５の後の工程６では、前記基板上に保護層を積層するとともに、前記保護層上に第二レジスト層を形成して、前記第二レジスト層をパターン化することで所定の位置に第二レジストパターンを形成し、
    前記第二レジストパターンは、ドレインの一側及び一部のドレイン上方に位置する第三部分と、ドレインの他側及び一部のドレイン上方に位置する第四部分とからなり、
    前記第三部分はグレースケール露光を受け、かつ、前記第四部分は露光を受けないことにより、前記第三部分が前記第四部分よりも薄くなっているものであり、
    かつ、前記第三部分と前記第四部分との間に当該第二レジストパターンが存在しない凹部が設けられ、
    前記工程６の後の工程７では、ドライエッチングにより、前記第二レジストパターンに覆われていない保護層及びこの部分の保護層に対応する絶縁層をエッチングしてドレインを露出させることで、接触孔を形成し、且つ前記第二レジストパターンの前記第三部分を除去し、
    前記工程７の後の工程８では、前記基板上に透明導電層を積層するとともに、レジスト剥離を通して第二レジストパターンの第四部分及びその上の透明導電層を剥離する
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  2. 請求項１に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記薄膜トランジスタ配列基板の製造方法は、工程８の後の工程９を含み、
    前記工程９では、前記基板に対してアニール処理を行って、薄膜トランジスタ配列基板の製造を完了する
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  3. 請求項１に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記基板は、ガラス基板であり、
    前記緩衝層は、二酸化ケイ素の積層によって形成され、
    前記酸化物半導体薄膜は、ＩＧＺＯ（イグゾー）薄膜である
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  4. 請求項１に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記工程３において、第一レジストパターンは、グレースケール・マスク・露光・現像を通して形成される
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  5. 請求項１に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記工程４では、ドライエッチング方式を用いるとともに第一レジストパターンの第二部分をマスクとして第一金属層をエッチングし、
    且つ、前記工程４における第一レジストパターンの剥離は、第一レジストパターンの第二部分の剥離である
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  6. 請求項１に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記工程５において、絶縁層は、二酸化ケイ素の積層によって形成され、
    また、工程５において、第二金属層には、露光・現像・エッチング・レジスト剥離の工程を通してゲートが形成される
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  7. 請求項６に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記第二金属層に対する前記エッチングは、ウエットエッチングである
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  8. 請求項１に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記工程６において、保護層は、二酸化ケイ素或は窒化ケイ素の積層によって形成され、
    前記第二レジストパターンは、グレースケール・マスク・露光・現像を通して形成される
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  9. 薄膜トランジスタ配列基板の製造方法であって、
    前記薄膜トランジスタ配列基板はトップゲート型であり、
    前記薄膜トランジスタ配列基板の製造方法は、以下の工程を含み、
    工程１では、基板を用意し、
    工程２では、前記基板上に順に緩衝層・酸化物半導体薄膜・第一金属層を積層して形成し、
    工程３では、前記第一金属層上に第一レジスト層を形成するとともに、前記第一レジスト層をパターン化して所定の位置に第一レジストパターンを形成し、
    前記第一レジストパターンは、酸化物半導体薄膜のチャネルエリアと対応する第一部分、及び第二部分からなるとともに、前記第一レジストパターンにおける第二部分の厚さは、第一部分の厚さよりも厚く、
    工程４では、第一レジストパターンに覆われていない領域の第一金属層及び酸化物半導体薄膜をエッチングするとともに、第一レジストパターンの第一部分を除去することで第一金属層を露出させ、且つ第一レジストパターンの第二部分をマスクとして第一金属層をエッチングすることで酸化物半導体薄膜を露出させた後、第一レジストパターンを剥離して、第一金属層にソース及びドレインを形成し、
    工程５では、基板上に、順に絶縁層及び第二金属層を積層するとともに、第二金属層をパターン化してゲートを形成し、
    さらに、
    前記工程５の後の工程６では、前記基板上に保護層を積層するとともに、前記保護層上に第二レジスト層を形成して、前記第二レジスト層をパターン化することで所定の位置に第二レジストパターンを形成し、
    前記第二レジストパターンは、ドレインの一側及び一部のドレイン上方に位置する第三部分と、ドレインの他側及び一部のドレイン上方に位置する第四部分とからなり、
    前記第三部分はグレースケール露光を受け、かつ、前記第四部分は露光を受けないことにより、前記第三部分が前記第四部分よりも薄くなっているものであり、
    かつ、前記第三部分と前記第四部分との間に当該第二レジストパターンが存在しない凹部が設けられ、
    前記工程６の後の工程７では、ドライエッチングにより、前記第二レジストパターンに覆われていない保護層及び前記部分の保護層と対応する絶縁層をエッチングしてドレインを露出させることで、接触孔を形成し、且つ前記第二レジストパターンの前記第三部分を除去し、
    前記工程７の後の工程８では、前記基板上に透明導電層を積層するとともに、レジスト剥離を通して第二レジストパターンの第四部分及びその上の透明導電層を剥離し、
    前記工程８の後の工程９では、前記基板に対してアニール処理を行って、薄膜トランジスタ配列基板の製造を完了し、
    このうち、
    更に、前記基板は、ガラス基板であり、
    前記緩衝層は、二酸化ケイ素の積層によって形成され、
    前記酸化物半導体薄膜は、ＩＧＺＯ（イグゾー）薄膜であり、
    更に、前記工程３において、第一レジストパターンは、グレースケール・マスク・露光・現像を通して形成され、
    更に、前記工程４では、ドライエッチング方式を用いるとともに第一レジストパターンの第二部分をマスクとして第一金属層をエッチングし、
    且つ、前記工程４における第一レジストパターンの剥離は、第一レジストパターンの第二部分の剥離である
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  10. 請求項9に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記工程５において、絶縁層は、二酸化ケイ素の積層によって形成され、
    また、工程５において、第二金属層には、露光・現像・エッチング・レジスト剥離の工程を通してゲートが形成される
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  11. 請求項10に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記第二金属層に対する前記エッチングは、ウエットエッチングである
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
  12. 請求項9に記載の薄膜トランジスタ配列基板の製造方法において、
    更に、前記工程６において、保護層は、二酸化ケイ素或は窒化ケイ素の積層によって形成され、
    前記第二レジストパターンは、グレースケール・マスク・露光・現像を通して形成される
    ことを特徴とする薄膜トランジスタ配列基板の製造方法。
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