KR101576447B1 - 단결정 반도체층의 형성 방법, 결정성 반도체층의 형성 방법, 다결정층의 형성 방법, 및 반도체 장치 제작 방법 - Google Patents

단결정 반도체층의 형성 방법, 결정성 반도체층의 형성 방법, 다결정층의 형성 방법, 및 반도체 장치 제작 방법 Download PDF

Info

Publication number
KR101576447B1
KR101576447B1 KR1020107011638A KR20107011638A KR101576447B1 KR 101576447 B1 KR101576447 B1 KR 101576447B1 KR 1020107011638 A KR1020107011638 A KR 1020107011638A KR 20107011638 A KR20107011638 A KR 20107011638A KR 101576447 B1 KR101576447 B1 KR 101576447B1
Authority
KR
South Korea
Prior art keywords
layer
region
semiconductor
ingot
silicon
Prior art date
Application number
KR1020107011638A
Other languages
English (en)
Other versions
KR20100091993A (ko
Inventor
고이치로 다나카
사토루 오카모토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20100091993A publication Critical patent/KR20100091993A/ko
Application granted granted Critical
Publication of KR101576447B1 publication Critical patent/KR101576447B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B35/00—Apparatus not otherwise provided for, specially adapted for the growth, production or after-treatment of single crystals or of a homogeneous polycrystalline material with defined structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

제 1 다공층 및 제 2 다공층이 단결정 반도체 잉곳 위에 형성되고, 홈이 제 2 다공층의 일부에 형성되고, 단결정 반도체층이 제 2 다공층 위에 형성되고, 단결정 반도체 잉곳이 대형 절연 기판에 부착되고, 워터 제트가 제 1 다공층과 제 2 다공층 간의 계면에 향하게 되고, 단결정 반도체층이 대형 절연 기판에 부착되는 단결정 반도체층 형성 방법, 또는 결정성 반도체 잉곳에 수소 이온 조사 영역을 형성하기 위해 결정성 반도체 잉곳에 수소 이온들이 조사되고, 가열되면서, 결정성 반도체 잉곳이 대형 절연 기판 위에서 회전되고, 결정성 반도체층이 수소 이온 조사 영역으로부터 분리되고, 결정성 반도체층이 대형 절연 기판에 부착되는 결정성 반도체층 형성 방법이 개시된다.

Description

단결정 반도체층의 형성 방법, 결정성 반도체층의 형성 방법, 다결정층의 형성 방법, 및 반도체 장치 제작 방법{FORMATION METHOD OF SINGLE CRYSTAL SEMICONDUCTOR LAYER, FORMATION METHOD OF CRYSTALLINE SEMICONDUCTOR LAYER, FORMATION METHOD OF POLYCRYSTALLINE LAYER, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 결정성 반도체 기판으로부터 반도체층을 박편화(slicing)하고, 이를 상이한 종류의 기판에 접합시킴으로써 획득된 SOI(Silicon-On-Insulator) 구조를 갖는 기판에 관한 것이다. 특히, 본 발명은 접합 SOI 기술에 관한 것이다. 본 발명은, 단결정 또는 다결정 반도체층이 유리 등의 절연 표면을 갖는 기판에 접합되는 SOI 기판을 제작하는 방법에 관한 것이다. 또한, 본 발명은 그러한 SOI 기판을 갖는 기판을 사용하는 반도체 장치 및 그러한 반도체 장치를 제작하는 방법에 관한 것이다.
단결정 반도체의 잉곳(ingot)을 얇게 절단함으로써 제작된 실리콘 웨이퍼들 대신에, 소위 SOI(Silicon-On-Insulator) 기판들이라 불리는 반도체 기판들이 개발되어 왔고, 이는 절연층 위에 얇은 단결정 반도체층을 갖고 마이크로프로세서들 등을 제작하기 위한 기판들로서 널리 사용되고 있다. 이것은, SOI 기판을 사용하는 집적 회로가, 트랜지스터들의 드레인들과 기판 간의 기생 용량이 감소될 수 있고, 반도체 집적 회로의 성능이 향상될 수 있고, 저전력 소비가 성취될 수 있는 집적 회로로서 주목을 받기 때문이다.
한편, 유리 등의 절연 기판 상에 SOI 층을 형성하려는 시도들이 이루어졌다. 수소 이온 주입 분리 방법에 의해, 코팅막을 갖는 유리 기판 위에 얇은 단결정 실리콘층이 형성되는 SOI 기판은, SOI 층이 유리 기판 위에 형성되는 SOI 기판의 한 예로서 알려져 있다(참조 1: 일본 공개 특허 출원 번호 제 H11-163363 호). 또한, 이러한 경우에, 얇은 실리콘층(SOI 층)은, 수소 이온들을 단결정 실리콘 플레이크에 주입하고, 유리 기판 및 단결정 실리콘 플레이크를 접합하고, 그후 미세 기포를 벽개면(cleavage plane)으로서 사용하여 실리콘 플레이크를 분리함으로써 미세 기포층이 표면으로부터 미리 결정된 깊이에서 형성되는 그러한 방법으로 유리 기판 위에 형성된다.
또한, 절연 기판 위에 SOI 층을 형성하는 경우에서, 단결정 실리콘층은 실리콘 웨이퍼로부터 분리되므로, 단결정 실리콘층의 면적은 실리콘 웨이퍼의 면적에 의존한다.
예를 들면, 대형 디스플레이는 단결정 실리콘층을 유리 기판에 접합함으로써 제작되고, 일반적으로 φ300의 실리콘 웨이퍼가 사용되고, 실리콘 웨이퍼의 크기는 유리 기판의 크기보다 더 작다. 따라서, 유리 기판의 총 표면은 하나의 실리콘 웨이퍼에 의해 덮여질 수 없다.
따라서, 유리 기판에 접합될 복수의 실리콘 웨이퍼들이 필요하지만, 유리 기판 위에 복수의 실리콘 웨이퍼들을 밀접하게 펼치는 것은 어렵다.
인접한 실리콘 웨이퍼들 간의 공간에 어떠한 실리콘도 존재하지 않아, 회로 설계 상의 제약들이 존재하고, 이는 설계 규칙들의 자유도를 상당히 감소시킨다.
본 발명의 목적은, 대형 절연 기판 위에 대형 면적을 갖는 단결정 반도체층을 형성하는 것이다.
원주형 단결정 반도체 잉곳의 상면과 동심원으로 또는 그의 측면을 따라 분리층이 제공되고, 원주형 단결정 반도체 잉곳이 중심축에 수직 방향으로 분리되므로, 대형 면적을 갖는 단결정 반도체층이 획득될 수 있다. 즉, 단결정 반도체층은 회전 절단에 의한 것과 같이 원주형 단결정 반도체 잉곳으로부터 분리된다.
또한, 다결정 반도체 잉곳이 단결정 반도체 잉곳 대신에 사용되고, 다결정층은 다결정 반도체 잉곳으로부터 분리된다.
본 발명은 대형 단결정 반도체층을 형성하는 것을 가능하게 한다. 본 발명에 따라 획득된 대형 단결정 반도체층을 사용하여, 적은 편차를 갖는 단결정 반도체층을 활성층으로서 사용하는 대형 반도체 장치가 사용될 수 있다.
본 발명의 대형 단결정 반도체층이 열악한 결정도를 갖는 영역을 갖지 않기 때문에, 회로들이 필연적으로 열악한 결정도를 갖는 영역의 생성을 회피하도록 설계되는 제약들이 존재하지 않는다. 따라서, 반도체 장치의 설계 규칙들의 제약들이 감소된다.
또한, 본 발명에 의해 대형 단결정 반도체층이 형성될 수 있고, 단결정 반도체층으로부터 더 많은 활성층이 형성될 수 있으므로, 반도체 장치들의 대량 생산이 가능해진다.
본 발명은 단결정 반도체층을 형성하는 방법에 관한 것이며, 상기 방법은, 단결정 반도체 잉곳의 측면을 양극 처리(anodizing)하여, 제 1 다공층을 형성하는 단계; 양극 처리의 조건을 변경함으로써 제 2 다공층을 형성하는 단계; 상기 제 2 다공층의 상부에 홈을 형성하고, 상기 홈 이외의 상기 제 2 다공층 위의 영역에 에피택셜 성장된 단결정 반도체층을 형성하는 단계; 대형 절연 기판 위에 제 1 절연막, 제 2 절연막, 테트라에틸오르소실리케이트(tetraethylorthosilicate)를 재료로서 사용한 산화 규소막을 사용하여 제 3 절연막을 형성하는 단계; 단결정 반도체 잉곳 위의 홈을 대형 절연 기판 위의 제 3 절연막에 부착하는 단계; 워터 제트(water jet)를 상기 제 1 다공층과 상기 제 2 다공층 간의 계면에 향하게 하면서, 상기 단결정 반도체 잉곳을 회전시키고, 상기 단결정 반도체 잉곳으로부터 상기 단결정 반도체층 및 제 2 다공층을 분리하는 단계; 및 상기 단결정 반도체층을 상기 제 3 절연막에 부착하는 단계; 상기 대형 절연 기판 위에 상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막, 상기 단결정 반도체층, 및 상기 제 2 다공층을 형성하는 단계; 및 상기 제 2 다공층을 제거하는 단계를 포함한다.
본 발명은 결정성 반도체층을 형성하는 방법에 관한 것이며, 상기 방법은: 중심축에 수직 방향으로 수소 이온들을 결정성 반도체 잉곳의 측면에 조사하면서, 단결정 반도체 잉곳을 회전시키고, 이로써 관 모양의 수소 이온 조사 영역을 형성하는 단계; 상기 결정성 반도체 잉곳의 중심축에 수직 방향으로 상기 결정성 반도체 잉곳을 이동시키는 단계; 상기 수소 이온 조사 영역으로부터 결정성 반도체층을 분리하는 단계; 및 상기 결정성 반도체층을 대형 절연 기판에 부착하는 단계를 포함한다.
본 발명은 결정성 반도체층을 형성하는 방법에 관한 것이며, 상기 방법은: 원주형의 결정성 반도체 잉곳을 회전시키면서, 상기 원주형 결정성 반도체 잉곳을 수소 이온들로 조사하여, 이로써 관 모양의 수소 이온 조사 영역을 형성하는 단계; 상기 수소 이온 조사 영역의 외부 영역을 대형 절연 기판에 접촉 및 부착하여, 상기 대형 절연 기판이 상기 결정성 반도체 잉곳의 상기 수소 이온 조사 영역의 외부 영역을 감싸는 단계; 및 상기 대형 절연 기판 및 상기 결정성 반도체 잉곳을 가열하면서, 상기 수소 이온 조사 영역의 외부 영역인 결정성 반도체층을 상기 수소 이온 조사 영역으로부터 분리하는 단계; 및 상기 결정성 반도체층을 상기 대형 절연 기판에 부착하는 단계를 포함한다.
또한, 본 발명은 다결정 반도체층을 형성하는 방법에 관한 것이며, 상기 방법은, 직사각 기둥형 다결정 반도체 잉곳에 수소 이온들을 조사하여, 상기 직사각 기둥형 다결정 반도체 잉곳 내에 수소 이온 조사 영역을 형성하는 단계; 대형 절연 기판 위에 제 1 절연막, 제 2 절연막, 테트라에틸오르소실리케이트를 재료로서 사용한 산화 규소막을 사용한 제 3 절연막을 형성하는 단계; 및 상기 제 3 절연막 및 다결정층이 되는 상기 직사각 기둥형 다결정 반도체 잉곳의 영역을 대향시키는 단계; 가열하면서, 상기 수소 이온 조사 영역으로부터 상기 다결정층을 분리하는 단계; 및 상기 다결정층을 대형 절연 기판에 부착하는 단계를 포함한다.
또한, 본 발명은 반도체 장치를 제작하는 방법에 관한 것이며, 상기 방법은, 단결정 반도체 잉곳의 측면을 양극 처리하여, 제 1 다공층을 형성하는 단계; 양극 처리의 조건을 변경함으로써 상기 제 1 다공층 위에 제 2 다공층을 형성하는 단계; 상기 제 2 다공층의 상부에 홈을 형성하고, 상기 홈 이외의 상기 제 2 다공층 위의 영역 내에 에피택셜 성장된 단결정 반도체층을 형성하는 단계; 대형 절연 기판 위에 제 1 절연막, 제 2 절연막, 테트라에틸오르소실리케이트를 재료로서 사용한 산화 규소막을 사용한 제 3 절연막을 형성하는 단계; 상기 단결정 반도체 잉곳 위의 홈을 상기 대형 절연 기판 위의 상기 제 3 절연막에 부착하는 단계; 상기 제 1 다공층과 상기 제 2 다공층 간의 계면에 워터 제트를 향하게 하는 단계; 상기 단결정 반도체 잉곳을 회전시키면서, 상기 단결정 반도체층 및 상기 제 2 다공층을 상기 단결정 반도체 잉곳으로부터 분리하는 단계; 및 상기 단결정 반도체층을 상기 제 3 절연막에 부착하는 단계; 상기 제 1 절연막, 상기 제 2 절연막, 상기 제 3 절연막, 상기 단결정 반도체층, 및 상기 제 2 다공층을 상기 대형 절연 기판 위에 형성하는 단계; 상기 제 2 다공층을 제거하는 단계; 상기 단결정 반도체층을 에칭하여, 반도체 섬 영역을 형성하는 단계; 상기 반도체 섬 영역 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계; 및 게이트 전극을 마스크로서 사용하는 상기 반도체 섬 영역에 하나의 도전성을 부여하는 불순물 원소를 첨가하여, 상기 반도체 섬 영역 내에 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 단계를 포함한다.
본 발명에서, 단결정 반도체 잉곳은 단결정 실리콘 잉곳이고, 단결정 반도체층은 단결정 실리콘층이다.
또한, 본 발명은 반도체 장치를 제작하는 방법에 관한 것이며, 상기 방법은, 단결정 반도체 잉곳을 회전시키면서, 결정성 반도체 잉곳의 측면에 중심축에 수직 방향으로 수소 이온들을 조사하여, 관 모양의 수소 이온 조사 영역을 형성하는 단계; 상기 결정성 반도체 잉곳의 중심축에 수직 방향으로 상기 결정성 반도체 잉곳을 이동시키는 단계; 상기 수소 이온 조사 영역으로부터 결정성 반도체층을 분리하는 단계; 상기 결정성 반도체층을 대형 절연 기판에 부착하는 단계; 상기 결정성 반도체층을 에칭하여, 반도체 섬 영역을 형성하는 단계; 상기 반도체 섬 영역 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계; 및 마스크로서 상기 게이트 전극을 사용하는 상기 반도체 섬 영역에 하나의 도전성을 부여하는 불순물 원소를 첨가하여, 상기 반도체 섬 영역 내에 소스 영역, 드레인 영역, 및 채널 형성 영역을 형성하는 단계를 포함한다.
본 발명에서, 결정성 반도체 잉곳은, 가열되면서 원주를 따라 회전된다.
또한, 본 발명은 반도체 장치를 제작하는 방법에 관한 것이며, 상기 방법은, 원주형 결정성 반도체 잉곳을 회전시키면서, 상기 원주형 결정성 반도체 잉곳에 수소 이온들을 조사하여, 관 모양의 수소 이온 조사 영역을 형성하는 단계; 상기 수소 이온 조사 영역의 외부 영역을 대형 절연 기판에 부착하여, 대형 절연 기판이 상기 결정성 반도체 잉곳의 상기 수소 이온 조사 영역을 감싸는 단계; 상기 대형 절연 기판 및 상기 결정성 반도체 잉곳을 가열하면서, 상기 수소 이온 조사 영역의 상기 외부 영역인 결정성 반도체층을 상기 수소 이온 조사 영역으로부터 분리하고, 상기 결정성 반도체층을 상기 대형 절연 기판에 부착하는 단계; 상기 결정성 반도체층을 에칭하여, 반도체 섬 영역을 형성하는 단계; 상기 반도체 섬 영역 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계; 및 마스크로서 상기 게이트 전극을 사용하는 상기 반도체 섬 영역에 하나의 도전성을 부여하는 불순물 원소를 첨가하여, 상기 반도체 섬 영역 내에 소스 영역, 드레인 영역, 및 채널 형성 영역을 형성하는 단계를 포함한다.
본 발명에서, 제 1 절연막, 제 2 절연막, 테트라에틸오르소실리케이트를 재료로서 사용한 산화 규소막을 사용한 제 3 절연막은 대형 절연 기판 위에 형성된다.
본 발명에서, 결정성 반도체 잉곳은 결정성 실리콘 잉곳이고, 결정성 반도체층은 결정성 실리콘층이다.
본 발명에서, 결정성 반도체 잉곳은 단결정 반도체 잉곳 또는 다결정 반도체 잉곳이고, 결정성 반도체층은 단결정 반도체층 또는 다결정층이다.
또한, 본 발명은 반도체 장치를 제작하는 방법에 관한 것이며, 상기 방법은, 직사각 기둥형 다결정 반도체 잉곳에 수소 이온들을 조사하여, 상기 직사각 기둥형 다결정 반도체 잉곳 내에 수소 이온 조사 영역을 형성하는 단계; 대형 절연 기판 위에 제 1 절연막, 제 2 절연막, 테트라에틸오르소실리케이트를 재료로서 사용한 산화 규소막을 사용한 제 3 절연막을 형성하는 단계; 다결정층이 되는 상기 직사각 기둥형 다결정 반도체 잉곳 및 상기 제 3 절연막을 대향시키고, 가열하면서, 상기 수소 이온 조사 영역으로부터 상기 다결정층을 분리하고, 상기 다결정층을 상기 대형 절연 기판에 부착하는 단계; 상기 다결정 반도체층을 에칭하여, 반도체 섬 영역을 형성하는 단계; 상기 반도체 섬 영역 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계; 및 마스크로서 상기 게이트 전극을 사용하는 상기 반도체 섬 영역에 하나의 도전성을 부여하는 불순물 원소를 첨가하여, 상기 반도체 섬 영역 내에 소스 영역, 드레인 영역, 및 채널 형성 영역을 형성하는 단계를 포함한다.
본 발명에서, 직사각 기둥형 다결정 반도체 잉곳은 직사각 기둥형 다결정 실리콘 잉곳이고, 다결정층은 다결정 실리콘층이다.
본 발명에서, 제 1 절연막은 산소를 포함하는 질화 규소막을 사용하여 형성되고, 제 2 절연막은 질소를 포함하는 질화 규소막을 사용하여 형성된다.
본 발명에서, 규소막을 열적으로 산화함으로써 획득된 열산화막(산화 규소막)은, 재료로서 테트라에틸오르소실리케이트를 사용하는 산화 규소 대신에 제 3 절연막으로서 사용될 수 있다는 것을 유의하라.
도 1a 내지 도 1c 각각은 본 발명의 결정성 반도체층을 형성하는 단계를 예시한 도면.
도 2a 내지 도 2d는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 3a 및 도 3b는 본 발명의 결정성 반도체층을 형성하는 단계를 예시한 도면.
도 4a 내지 도 4d는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 5a 내지 도 5d는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 6a 및 도 6b 각각은 본 발명의 결정성 반도체층을 형성하는 단계를 예시한 도면.
도 7a 내지 도 7e는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 8a 내지 도 8c는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 9a 내지 도 9e는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 10a 내지 도 10d는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 11a 및 도 11b는 본 발명의 결정성 반도체층을 형성하는 단계들을 예시한 도면.
도 12a 내지 도 12e는 본 발명의 결정성 반도체층을 사용하는 반도체 장치를 제작하는 단계들을 예시한 도면.
도 13a 내지 도 13d는 본 발명의 결정성 반도체층을 사용하는 반도체 장치를 제작하는 단계들을 예시한 도면.
도 14a 및 도 14b는 본 발명의 결정성 반도체층을 사용하는 반도체 장치를 제작하는 단계들을 예시한 도면.
도 15a 내지 도 15c는 본 발명의 결정성 반도체층을 사용하는 반도체 장치를 제작하는 단계들을 예시한 도면.
도 16은 본 발명의 결정성 반도체층을 사용하는 반도체 장치를 제작하는 단계를 예시한 도면.
도 17은 본 발명의 전자 장치를 예시한 도면.
도 18은 본 발명의 전자 장치의 블록도.
도 19a 및 도 19b 각각은 본 발명의 전자 장치를 예시한 도면.
도 20a 및 도 20b는 각각 본 발명의 전자의 도면 및 그의 블록도.
도 21은 본 발명의 전자 장치를 예시한 도면.
도 22a 내지 도 22e 각각은 본 발명의 전자 장치를 예시한 도면.
도 23a 및 도 23b는 본 발명의 전자 장치를 예시한 도면.
도 24는 본 발명의 전자 장치의 블록도.
도 25는 본 발명의 전자 장치의 블록도.
도 26a 및 도 26b는 본 발명의 결정성 반도체층을 사용하는 반도체 장치를 제작하는 단계들을 예시한 도면.
도 27은 본 발명의 하나의 화소의 상면도.
도 28a 내지 도 28c는 본 발명의 전자 장치들을 예시한 도면.
실시 형태들
본 발명의 실시 형태들 및 실시예들은 도면들을 참조하여 설명될 것이다. 그러나, 본 발명은 다음의 설명으로 제한되지 않는다. 본 기술 분야의 숙련자에 의해 쉽게 이해되는 바와 같이, 본 발명의 형태 및 상세는 본 발명의 정신 및 범위를 벗어나지 않고 다양한 방법들로 변경될 수 있다. 따라서, 본 발명은 이하에 주어진 실시 형태들의 설명으로 제한되는 것으로 해석되어서 안된다. 본 발명의 구조들을 예시하기 위한 도면들에서, 동일한 부분들은 도면들에 걸쳐 동일한 참조 번호들에 의해 표기된다는 것을 유의하라.
본 명세서에서, "반도체 장치"는 반도체 속성들을 활용함으로써 기능할 수 있는 일반적인 장치들을 지칭하고, 액정, 일렉트로루미네선스(electroluminescence; EL) 등을 사용하는 디스플레이 장치들, 반도체 회로들 및 전자 장치들은 모두 반도체 장치들로서 규정된다.
[실시 형태 1]
이러한 실시 형태는 도 1a 내지 도 1c, 도 2a 내지 도 2d, 및 도 7a 내지 도 7e를 참조하여 설명될 것이다.
이러한 실시 형태에서, 실리콘 잉곳이 단결정 반도체 잉곳 및 대면적을 갖는 단결정 반도체층으로서 사용되고, 단결정 실리콘층이 실리콘 잉곳으로부터 분리되고, 대형 절연 기판, 예를 들면, 대형 유리 기판에 접합되는 예가 설명될 것이다.
먼저, 실리콘 잉곳(100)의 전체 측면에 대해 양극 처리가 수행되고, 제 1 다공성 실리콘층(101) 및 제 2 다공성 실리콘층(102)은 각각 제 1 다공층 및 제 2 다공층으로서 형성된다. 이러한 실시 형태에서, 사용된 실리콘 잉곳(100)은 30 cm의 직경 및 100 cm 이상의 길이를 갖는다.
본 발명에서, 반도체는 실리콘에 제한되지 않고, 가능하면, 또 다른 반도체, 예를 들면, 게르마늄, 실리콘 게르마늄 등 및 산화물 반도체가 사용될 수 있다는 것을 유의하라. 대면적을 갖는 단결정 반도체층은 그러한 반도체 잉곳을 사용하여 형성될 수 있다. 또한, 다공층은 사용된 반도체에 대응하는 다공층이 된다.
도 1c에 도시된 바와 같이, 용기(receptacle)(111)는 플루오르화수소산 에탄올(hydrofluoric acid ethanol)의 혼합 용액(113)으로 채워지고, 실리콘 잉곳(100)이 그 안에 제공된다. 용기(111)에 제공된 실리콘 잉곳(100) 및 전극(112)은 전류의 인가를 위해 양극 및 음극으로서 전류원(115)에 각각 접속된다. 백금(Pt) 등은 전극(112)용으로 사용될 수 있다.
전류를 인가할 때, 수십 nm의 간격을 둔 수 nm의 직경을 갖는 구멍들을 갖는 다공성 실리콘층은 실리콘 잉곳(100)의 표면 위에 형성된다.
다공성 실리콘층을 형성할 때, 제 1 다공성 실리콘층(101) 및 제 2 다공성 실리콘층(102)이 형성될 수 있도록 전류 밀도와 같은 형성 조건들이 변경된다.
제 1 다공성 실리콘층(101)과 제 2 다공성 실리콘층 간의 계면에서 변형(strain)이 국한된다. 제 2 다공성 실리콘층(102)의 구멍들의 크기가 클수록, 변형들이 더 커진다.
이후에, 수소 대기에서 약 1000℃ 내지 1100℃에서 가열이 수행된다. 가열 단계는 제 1 다공성 실리콘층(101) 및 제 2 다공성 실리콘층의 표면들에 형성된 구멍들을 밀봉하고, 상기 표면들이 평탄화된다.
다음에, 실리콘 에피택셜층(103)(단결정 실리콘층)이 CVD 등에 의해 제 2 다공성 실리콘층(102) 위에 성장된다. 이 때, 홈(104)은 제 2 다공성 실리콘층(102)의 측면에 형성될 수 있다. 홈(104)이 형성되지 않더라도, 제 1 다공성 실리콘층(101) 및 제 2 다공성 실리콘층(102)은 다음의 단계들 동안에 워터 제트(103)를 사용함으로써 분리될 수 있다.
홈(104)을 형성하는 경우에, 에피택셜층(103)이 성장될 때, 마스크는 에피택셜 성장 없이 홈(104)을 형성하기 위해 제 2 다공성 실리콘층(102)의 일부 위에 형성될 수 있다.
또한, 홈(104)을 형성하는 경우에, 에피택셜층(103)이 제 2 다공성 실리콘층(102)의 전체 표면 위에 형성된 후에, 홈(104)은 레이저 또는 칼날과 같은 다이서(dicer)를 사용하여 에피택셜층(103)의 일부를 제거함으로써 형성될 수 있다.
상술된 바와 같이, 제 1 다공성 실리콘층(101), 제 2 다공성 실리콘층(102), 실리콘 에피택셜층(103), 및 홈(104)은 실리콘 잉곳(100) 위에 형성되고, 그들은 총괄하여 잉곳(105)으로서 규정된다. 도 1a는 잉곳(105)의 단면도이고, 도 1b는 잉곳(105)의 사시도이다.
또한, 이러한 실시 형태에서, 유리 기판이 대형 절연 기판(120)으로서 사용되고, 제 1 절연막(121), 제 2 절연막(122), 및 제 3 절연막(123)은 대형 절연 기판(120) 위에 형성된다. 이러한 실시 형태에서, 산소를 포함하는 질화 규소막 및 질소를 포함하는 산화 규소막은 플라즈마 CVD에 의해, 각각 제 1 절연막(121) 및 제 2 절연막(122)으로서 형성된다. 또한, 제 3 절연막(123)으로서, 산화 규소막은 50 nm 내지 100 nm의 두께를 갖도록 재료로서 TEOS(tetraethylorthosilicate)를 사용하여 플라즈마 CVD에 의해 형성된다. 또한, 제 3 절연막(123)으로서, 우선 규소막을 형성하고, 이를 열산화 처리함으로써 획득된 열 산화막(산화 규소막)이 사용될 수 있다. 또한, 대형 절연 기판(120), 제 1 절연막(121), 제 2 절연막(122), 및 제 3 절연막(123)은 총괄하여 기판(124)으로서 지칭된다(도 2a 참조).
대형 절연 기판(120)으로서, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노 보로실리케이트 유리(alumino-borosilicate glass), 바륨 보로실리케이트 유리(barium borosilicate glass) 등의 유리 기판, 또는 유리 기판들 이외의 석영 유리의 반도체 기판, 외에, 플라스틱 기판 등이 사용될 수 있다.
다음에, 잉곳(105)의 홈(104)은 기판(124)에 부착된다. 홈(104)이 형성되지 않는 경우에서, 에피택셜층(103)의 일부는 기판(124)과 접촉된다.
또한, 워터 제트(130)가 변형들이 큰 제 1 다공성 실리콘층(101)과 제 2 다공성 실리콘층(102) 간의 계면의 일부에 향하게 되므로, 제 1 다공성 실리콘층(101) 및 제 2 다공성 실리콘층(102)은 분리된다.
도 2b는 잉곳(105)의 측면으로부터 본 기판(124) 및 잉곳(105)의 단면도이고, 도 2c는 잉곳(105)의 단면으로부터 본 기판(124) 및 잉곳(105)의 단면도이다.
도 2b에 도시된 바와 같이, 워터 제트(130)는 잉곳(105)의 단면에 향하게 된다. 또한, 도 2c에 도시되지는 않았지만, 워터 제트(130)는 지면의 표면에서 이면으로의 방향으로 향하게 된다.
잉곳(105)은 기판(124) 위의 잉곳(105)의 중심축에 수직 방향으로 회전되고, 시작으로서 홈(104)을 사용하여 화살표(135)에 의해 표시된 방향으로 이동하게 되므로, 실리콘 에피택셜층(103) 및 제 2 다공성 실리콘층(102)이 분리된다(도 2d 참조).
이러한 실시 형태에서, 30 cm의 직경 및 100 cm 이상의 길이를 갖는 실리콘 잉곳은 실리콘 잉곳(100)으로서 사용되므로, 94.2 cm x 100 cm 이상의 크기를 갖는 실리콘 에피택셜층(103)이 기판(124) 위에 형성될 수 있다.
그후, 제 2 다공성 실리콘층(102)은 선택적인 에칭에 의해 제 2 다공성 실리콘층(102) 및 실리콘 에피택셜층(103)으로부터 제거된다(도 7a 참조). 다공성 실리콘이 상당히 큰 표면 면적(예를 들면, 약 100 m2/cm3)을 갖기 때문에, 에칭 속도가 높다. 따라서, 단지 제 2 다공성 실리콘층(102)이 선택적으로 에칭되고, 단지 실리콘 에피택셜층(103)이 기판(124) 상에 남겨진다.
또한, 에칭 후에, 원자 레벨에서 실리콘 에피택셜층(103)을 평탄화하기 위해 수소 어닐링 방법에 의해 표면 실리콘 원자들의 이동이 촉진된다.
상술된 방법에서, 실리콘 에피택셜층(103)이 대면적을 갖는 기판(124)의 전체 표면 위에 형성될 수 있다.
또한, 제 2 다공성 실리콘층(102) 및 실리콘 에피택셜층(103)이 분리되는 실리콘 잉곳(100), 및 제 1 다공성 실리콘층(101)(도 7b 참조)은 제 2 다공성 실리콘층(102)을 형성하는 동일한 단계들을 통해 재사용될 수 있다(도 7c 참조).
또한, 남아있는 제 1 다공성 실리콘층(101)은 실리콘 잉곳(100)으로부터 한번 제거되고,(도 7d 참조), 제 1 다공성 실리콘층(101) 및 제 2 다공성 실리콘층(102)이 새롭게 형성될 수 있다(도 7e 참조).
또한, 실리콘 잉곳(100)의 직경이 더 작은 경우에, 이는 실리콘 웨이퍼로서 사용될 수 있다.
이러한 실시 형태에 따라, 대면적을 갖는 단결정 실리콘층은 대면적을 갖는 절연 기판 위에 형성될 수 있다. 또한, 단결정 실리콘층을 형성하는 재료인 실리콘 잉곳이 재사용될 수 있고, 대면적을 갖는 단결정 실리콘층들이 대량 생산될 수 있다.
[실시 형태 2]
이러한 실시 형태에서, 실시 형태 1에서의 방법과 상이한, 대면적을 갖는 단결정 실리콘층을 획득하는 방법, 단결정 실리콘층을 획득하는 방법, 단결정 실리콘층을 사용하여 반도체 장치를 제작하는 방법은 도 3a 및 도 3b, 도 4a 내지 도 4d, 및 도 8a 내지 도 8c를 참조하여 설명될 것이다.
또한, 이러한 실시 형태에서, 실리콘 잉곳이 단결정 반도체 잉곳 및 대면적을 갖는 단결정 반도체층으로서 사용되고, 단결정 실리콘층이 실리콘 잉곳으로부터 분리되고, 대형 절연 기판, 예를 들면, 대형 유리 기판에 접합되는 예가, 실시 형태 1에서와 같이 설명될 것이다.
먼저, 실시 형태 1에 기초하여, 제 1 절연막(121), 제 2 절연막(122), 및 제 3 절연막(123)이 대형 절연 기판(120) 위에 형성되는 기판(124)이 준비된다.
이러한 실시 형태에서, 680 mm x 880 mm 또는 730 mm x 920 mm의 유리 기판이 대형 절연 기판(120)으로서 사용된다.
한편, 예를 들면, 300 mm의 직경(원주는 약 942 mm) 및 1000 mm의 길이를 갖는 실리콘 잉곳이 실리콘 잉곳(100)으로서 사용된다.
실리콘 잉곳(100)은 기판(124) 위에 배치되고, 실리콘 잉곳(100)이 제공되지 않는 기판(124)의 표면 위에 압착 롤러(crimping roller)(141)가 형성된다. 압착 롤러(141) 및 실리콘 잉곳(100)은 점선 화살표들(142 및 143)의 방향으로 각각 회전된다(도 3a 참조). 도 3a는 단면 방향에서 본 실리콘 잉곳(100)의 단면도이고, 도 3b는 실리콘 잉곳(100)이 배치된 기판(124)의 표면 측으로부터의 사시도라는 것을 유의하라.
실리콘 잉곳(100)의 표면에는 실리콘 잉곳(100)의 표면을 평탄화하는 평탄화 장치(147)가 제공된다.
수소 이온들은 실리콘 잉곳(100)의 중심축에 수직 방향으로 실리콘 잉곳(100)의 표면으로부터 인가된다. 특히, 실리콘 잉곳(100)은 수소 이온들(145)로 이온 도핑 또는 이온 주입이 행해진다. 따라서, 수소 이온 조사 영역(146)은 실리콘 잉곳(100)의 내부에서 나선 모양으로 형성된다.
실리콘 잉곳(100)이 기판(124) 위에 배치된 후에, 실리콘 잉곳(100)을 가열하면서, 실리콘 잉곳(100)은 원주를 따라 점선 화살표(143)를 따라 회전되고, 실선 화살표(144)로 표시된 실리콘 잉곳(100)의 중심축에 수직 방향으로 이동한다. 따라서, 수소 이온 조사 영역(146)은 단결정 실리콘층(151)으로부터 분리되고, 기판(124)에 접합된다.
실리콘 잉곳(100)의 반경 방향(중심축 방향)에 수직인 결정 방향(161) 및 기판(124) 위에 형성된 단결정 실리콘층(151)의 결정 방향(162)은 서로 일치한다(도 4a 참조). 또한, 단결정 실리콘층(151)의 결정 방향(162)은 실리콘 잉곳(100)의 이동 방향(실선 화살표(144))에 수직이고, 또한 기판(124)의 법선 방향에 수직이다.
따라서, 단결정 실리콘층(151)을 사용하여 반도체 장치, 예를 들면, 트랜지스터를 형성하는 경우에, 단결정 실리콘층(151)이 기판(124)의 전체 표면 위에 형성된 후에(도 4b 참조), 화살표(163)에 의해 표시된, 트랜지스터의 캐리어들의 흐름 방향이 단결정 실리콘층(151)의 결정 방향(162)과 일치하도록 회로들을 설계함으로써 변동이 감소된 반도체 장치가 제작될 수 있다(도 4c 및 도 4d 참조).
도 4c 및 도 4d에 도시된 트랜지스터들이 단결정 실리콘층(151)으로부터 형성된 활성층(171) 및 게이트 전극(172)을 갖는다는 것을 유의하라. 또한, 활성층(171)에, 소스 영역 및 드레인 영역 중 하나인 영역(181), 소스 영역 및 드레인 영역 중 다른 하나인 영역(182), 영역(181)과 영역(182) 사이에 개재되고, 게이트 절연막을 개재하여 게이트 전극(172)과 중첩하는 채널 형성 영역(183)이 존재한다.
도 8a에 도시된 바와 같이, 실리콘 잉곳(100)의 반경은 r이고, 실리콘 잉곳(100)의 길이는 W이고, 단결정 실리콘층(151)의 길이는 L이다. 수소 이온들은 수소 이온 조사 영역(146)을 형성하기 위해 실리콘 잉곳(100)의 측면에 주입되고, 그후 실리콘 잉곳(100)은 기판(124)에 접합되므로, L의 최대값은 2πr이다. 또한, 단결정 실리콘층(151)의 면적은 W x (2πr)이 된다(도 8b 참조). 실시 형태 1에서 상술된 바와 같이, 단결정 실리콘층(151)이 한번 분리된 실리콘 잉곳(100)이 재사용될 수 있어, 대면적을 갖는 새로운 단결정 실리콘층이 형성될 수 있다는 것을 유의하라.
한편, 이러한 실시 형태에서 상술된 바와 같이, 수소 이온 조사 영역(146)의 형성 및 접합은 수소 이온 주입에 의해 동시에 수행되고, 단결정 실리콘층(151)의 길이 L은 2πr 이상으로 선택될 수 있다. 실리콘 잉곳(100)이 소멸될 때까지, 대면적을 갖는 단결정 실리콘층이 반복적으로 분리될 수 있다.
다결정 실리콘 잉곳이 단결정 실리콘 잉곳(100) 대신에 사용될 수 있고, 다결정 실리콘층이 단결정 실리콘층(151) 대신에 분리될 수 있다는 것을 유의하라. 따라서, 이러한 실시 형태에 따라, 단결정 실리콘층 또는 다결정 실리콘층인 결정성 실리콘층은, 단결정 실리콘 잉곳 또는 다결정 실리콘 잉곳인 결정성 실리콘 잉곳으로부터 분리될 수 있다.
이러한 실시 형태에서, 실시 형태 1에서와 같이 반도체는 실리콘에 제한되지 않고, 가능하면, 또 다른 반도체, 예를 들면, 게르마늄, 실리콘 게르마늄 등 및 산화물 반도체 등이 사용될 수 있다. 따라서, 이러한 실시 형태에 따라, 결정성 반도체층은 결정성 반도체 잉곳으로부터 분리될 수 있다.
[실시 형태 3]
이러한 실시 형태에서, 실시 형태 1 및 실시 형태 2에서의 방법들과 상이한, 대면적을 갖는 결정성 실리콘층을 획득하는 방법이 도 5a 내지 도 5d 및 도 6a 내지 도 6b를 참조하여 설명될 것이다.
먼저, 원주형의 결정성 반도체 잉곳(1100)을 회전시키면서, 수소 이온들(145)이 인가된다(도 5a 및 도 5b 참조). 도 5a는 결정성 실리콘 잉곳(1100)의 단면 방향에서 본 단면도이고, 도 5b는 결정성 실리콘 잉곳(1100)의 측면 방향에서 본 사시도라는 것을 유의하라.
이러한 실시 형태에서, 880 mm의 직경 및 300 mm의 길이를 갖는 결정성 실리콘 잉곳이 결정성 실리콘 잉곳(1100)으로서 사용된다. 결정성 실리콘 잉곳(1100)으로서, 단결정 실리콘 잉곳 또는 다결정 실리콘 잉곳 중 어느 하나가 사용될 수 있다.
수소 이온들(145)이 결정성 실리콘 잉곳(1100)에 주입되어, 원형, 보다 상세하게는, 결정성 실리콘 잉곳(1100) 내부의 결정성 실리콘 잉곳의 상부면과 동심원 상에 수소 이온 조사 영역(146)이 형성된다. 또한, 수소 이온 조사 영역(146) 외부의 영역은 나중의 단계에서 결정성 실리콘층(1151)이 되도록 분리된다. 결정성 실리콘 잉곳(1100)이 단결정 실리콘 잉곳이라면, 결정성 실리콘층(1151)은 단결정 실리콘층이고, 결정성 실리콘 잉곳(1100)이 다결정 실리콘 잉곳이라면, 결정성 실리콘층(1151)은 다결정 실리콘층이다.
다음에, 결정성 실리콘층(1151)이 될 영역을 감싸기 위해 기판(124)이 접합된다(도 5c 및 도 5d 참조). 도 5c가 결정성 실리콘 잉곳(1100)의 단면 방향에서 본 단면도이고, 도 5d가 결정성 실리콘 잉곳(1100)의 측면 방향에서 본 사시도라는 것을 유의하라.
기판(124)은 실시 형태 1에서의 기판(124)과 동일하고, 이는 대형 절연 기판(120), 제 1 절연막(121), 제 2 절연막(122), 및 제 3 절연막(123)을 갖는다. 제 3 절연막(123) 및 결정성 실리콘층(1151)이 될 영역은 서로 접촉하게 된다.
대형 절연 기판(120)에 대해 상대적으로 쉽게 구부릴 수 있는 얇은 유리 기판이 사용될 수 있다.
다음에, 기판(124) 및 결정성 실리콘 잉곳(1100)을 가열하면서, 결정성 실리콘층(1151)은 수소 이온 조사 영역(146)으로부터 분리되고, 기판(124)에 접합된다(도 6a 참조).
상기 단계들을 통해, 결정성 실리콘층(1151)은 기판(124)의 전체 표면 위에 형성된다. 이러한 실시 형태에서, 880 mm의 직경 및 300 mm의 길이를 갖는 결정성 실리콘 잉곳이 결정성 실리콘 잉곳(1100)으로 사용되어, (880π) x 300 mm2 까지의 면적을 갖는 결정성 실리콘층(1151)이 획득될 수 있다.
이러한 실시 형태에서, 도 8b에서와 같이, 결정성 실리콘 잉곳(1100)의 반경이 r 이고, 결정성 실리콘 잉곳(1100)의 길이가 W 이고, 결정성 실리콘층(1151)의 길이가 L일 때, 결정성 실리콘층(1151)의 면적은 W x (2πr)이라는 것을 유의하라.
실시 형태 1에서와 같이, 결정성 실리콘층(1151)이 한번 분리된 결정성 실리콘 잉곳(1100)이 재사용될 수 있어, 대면적을 갖는 새로운 결정성 실리콘층이 형성될 수 있다는 것을 유의하라.
[실시 형태 4]
이러한 실시 형태에서, 실시 형태 1 내지 실시 형태 3의 방법들과 상이한, 대면적을 갖는 결정성 실리콘층을 형성하는 방법은 도 9a 내지 도 9e, 도 10a 내지 도 10d, 및 도 11a 및 도 11b를 참조하여 설명될 것이다.
재료(202)를 도가니(crucible)(201)에 넣고(도 9a 참조), 실리콘 재료(202)를 용해하기 위해 가열이 수행되고, 따라서, 용해액(203)이 획득된다(도 9b 참조). 이후에, 용해액(203)이 냉각되고, 도가니(201)의 하부에서 상부로 결정 성장이 개시되어, 결정이 화살표(211)로 표시된 방향으로 성장하는 실리콘 잉곳이 형성된다(도 9c 참조). 도가니(201)가 직사각 기둥 모양을 갖는 경우, 직사각 기둥형 잉곳(205)이 형성되고(도 9d 참조), 도가니(201)가 원주형을 갖는 경우에, 원주형 실리콘 잉곳(206)이 형성된다(도 9e 참조).
실리콘 이외의, 예를 들면, 게르마늄, 실리콘 게르마늄 등의 반도체, 및 산화물 반도체 등이 반도체로서 사용되는 경우에, 재료들은 재료(202)라는 것을 유의하라.
용해액(203)이 냉각되고, 도가니(201)의 하부에서 상부로 결정 성장이 개시될 때, 도가니(201)에서 화살표(211)로 표시된 결정 성장 방향으로 격벽들(204)이 배치된다는 것을 유의하라(도 9c 참조). 용해액(203)이 냉각될 때, 도가니(201)의 최하부에서 종결정(seed crystal)이 생성되고, 격벽들(204)을 따라 종결정으로부터 결정 성장이 진행되므로, 다결정 실리콘 잉곳이 형성된다.
이러한 방법으로 형성된 다결정 실리콘 잉곳들의 직사각 기둥형 잉곳(205)은 세로 길이 b, 측면 길이 a, 및 높이 c를 갖고, 원주형 실리콘 잉곳(206)은 지름 d 및 높이 e를 갖는다.
직사각 기둥형 잉곳(205)을 사용하여 대면적을 갖는 다결정 실리콘층을 형성하는 방법은 도 10a 내지 도 10d를 참조하여 설명될 것이다.
도 10a에 도시된 바와 같이, 결정 성장 방향을 나타내는 화살표(211)에 수직으로, 즉, 지면의 표면에서 이면으로의 방향으로, 수소 이온들(145)이 주입되고, 수소 이온 조사 영역(146)이 직사각 기둥형 잉곳(205) 내부에 형성된다.
도 2a에서와 같이, 제 1 절연막(121), 제 2 절연막(122), 및 제 3 절연막(123)이 대형 절연 기판(120) 위에 형성된 기판(124)은, 수소 이온 조사 영역(146)이 형성된 직사각 기둥형 잉곳(205)에 대향한다(도 10c 참조).
다음에, 다결정 실리콘층(1251)은 가열에 의해 수소 이온 조사 영역(146)으로부터 분리되고, 기판(124)에 접합된다(도 10d 참조). 직사각 기둥형 잉곳(205)은 수소 이온들로 조사되는데 재사용되고, 다결정 실리콘층이 분리될 것이다.
예를 들면, 880 mm의 세로 길이 b, 880 mm의 측면 길이 a, 및 205 mm의 높이 c를 갖는 직사각 기둥형 잉곳(205)이 획득된다고 가정하면, 이것이 결정 성장 방향을 나타내는 화살표(211)를 따라 절단될 때, 880 mm x 205 mm까지의 다결정 실리콘층(1251)이 획득될 수 있다.
또한, 다결정 실리콘층(1251)을 사용하여, 다결정 실리콘층(1251)의 결정 성장 방향 및 반도체 장치, 예를 들면, 트랜지스터의 활성층의 캐리어 이동 방향이 서로 일치하도록 반도체 장치가 제작될 수 있다.
또한, 도 10b에 도시된 바와 같이, 수소 이온들(145)은 직사각 기둥형 잉곳(205) 내에 수소 이온 조사 영역(146)을 형성하기 위해 결정 성장 방향을 나타내는 화살표(211)를 따라 주입된다.
제 3 절연막(123) 및 다결정 실리콘층(1251)이 될 영역은 대향하고 가열되고, 다결정 실리콘층(1251)은 결정 성장 방향을 나타내는 화살표(211)에 수직 방향으로 수소 이온 조사 영역(146)으로부터 분리되고, 다결정 실리콘층(1251)은 기판(124)에 접합된다(도 10c 및 도 10d 참조).
이러한 경우에, 세로 길이 b x 측면 길이 a의 면적을 갖는 다결정 실리콘층(1251)이 획득될 수 있다. 예를 들면, 세로 길이 b가 880 mm이고, 측면 길이 a가 880 mm이고, 높이 c가 205 mm인 경우에, 880 mm x 880 mm까지의 다결정 실리콘층(1251)이 획득될 수 있다.
또한, 1250 mm의 세로 길이 b, 1250 mm의 측면 길이 a, 및 500 mm의 높이 c를 갖는 직사각 기둥형 잉곳(205)이 획득되는 경우에, 직사각 기둥형 잉곳(205)이 결정 성장 방향을 나타내는 화살표(211)를 따라 분리될 때, 1250 mm x 500 mm까지의 다결정 실리콘층(1251)이 획득될 수 있고, 직사각 기둥형 잉곳(205)이 화살표(211)에 수직 방향으로 분리될 때, 1250 mm x 1250 mm까지의 다결정 실리콘층(1251)이 획득될 수 있다.
또한, 도 9c에 도시된 단계에서, 기판(124)이 격벽들(204) 대신에 배치되면(도 11a 참조), 분리 및 접합 단계들 없이 대면적을 갖는 다결정 실리콘층(1251)이 기판(124) 위에 형성될 수 있다(도 11b 참조). 또한, 활성층 내의 캐리어들의 이동 방향이 화살표(211)에 의해 표시된 결정 성장 방향과 일치하는 반도체 장치가 제작될 수 있다. 따라서, 반도체 장치 내의 변동들이 감소될 수 있다.
[실시 형태 5]
이러한 실시 형태에서, 실시 형태 1 내지 실시 형태 4에 의해 획득된 대면적을 갖는 결정성 반도체층을 사용하여 반도체 장치를 제작하는 예가 도 12a 내지 도 12e, 도 13a 내지 도 13d, 도 14a 및 도 14b, 도 15a 내지 15c, 도 16, 도 17 및 도 27을 참조하여 설명될 것이다.
먼저, 실시 형태 1 내지 실시 형태 4에 기초하여, 결정성 실리콘층(302)은 결정성 반도체층으로서 기판(301) 위에 형성된다(도 12a 참조). 기판(124)과 동일한 기판이 기판(301)으로서 사용될 수 있고, 실리콘 에피택셜층(103), 단결정 실리콘층(151), 결정성 실리콘층(1151), 및 다결정 실리콘층(1251)이 결정성 실리콘층(302)으로서 사용될 수 있다.
다음에, 결정성 실리콘층(302)은 반도체 섬 영역(304), 반도체 섬 영역(305) 및 반도체 섬 영역(306)을 형성하기 위해 에칭된다(도 12b 참조).
실시 형태 2에서 또한 설명된 바와 같이, 결정성 실리콘층(302)의 결정 성장 방향 및 캐리어들이 반도체 섬 영역(306) 내에서 흐르는 방향이 서로 일치하도록 구성되고, 감소된 변동을 갖는 반도체 장치가 제작될 수 있다는 것을 유의하라.
다음에, 게이트 절연막(308)이 반도체 섬 영역(304), 반도체 섬 영역(305) 및 반도체 섬 영역(306) 위에 형성된다. 게이트 절연막(308)은 5 nm 내지 50 nm의 두께로 형성된다. 게이트 절연막(308)이 산화 규소막 또는 산소를 포함하는 질화 규소막으로 형성되는 것이 바람직하다는 것을 유의하라.
이러한 실시 형태에서, 게이트 절연막(308)은 기상 에피택시(vapor phase epitaxy)에 의해 형성된다. 450 ℃ 이하의 온도에서 양호한 품질을 갖는 게이트 절연막(308)을 형성하는 경우에, 플라즈마 CVD 방법이 사용되는 것이 바람직하다는 것을 유의하라. 특히, 약 1 x 1011 cm-3 내지 1 x 1013 cm-3의 전자 밀도 및 약 0.2 eV 내지 2.0 eV의 전자 온도(바람직하게는, 0.5 eV 내지 1.5 eV)를 갖는 마이크로웨이브 플라즈마 CVD 방법을 사용하는 것이 바람직하다. 전자 밀도가 높고, 전자 온도가 낮을 때, 활성종들(active species)의 운동 에너지가 낮은 플라즈마를 사용하여 더 적은 플라즈마 손상으로 인해 더 적은 결함들을 갖는 막이 형성될 수 있고, 결함들이 감소된 침전막이 형성될 수 있다.
게이트 절연막(308)을 형성한 후에, p 형 도전성을 부여하는 불순물 원소(321)가 반도체 섬 영역(304), 반도체 섬 영역(305) 및 반도체 섬 영역(306)에 첨가될 수 있다(도 12c 참조). 이러한 실시 형태에서, 게이트 절연막(308)이 형성된 후에, 불순물 원소(321)가 첨가되지만, 게이트 절연막(308)을 형성하기 전에, 불순물 원소(321)가 첨가될 수 있다는 것을 유의하라. 또한, 반도체 섬 영역들(304 내지 306)을 형성하기 전에, 불순물 원소(321)는 결정성 실리콘층(302)에 첨가될 수 있다.
나중 단계에서 완성될 트랜지스터의 임계값을 제어하기 위해 p 형 도전성을 부여하는 불순물 원소(321)가 첨가되지만, 필요하지 않다면, p 형 도전성을 부여하는 불순물 원소(321)가 첨가될 필요가 없다.
게이트 절연막(308)을 형성한 후에, 도전막이 게이트 절연막(308) 위에 형성되고, 게이트 전극을 형성하기 위해 에칭된다. 이러한 실시 형태에서, 제 1 도전막 및 제 2 도전막은 게이트 절연막(308) 위에 형성되고, 계층 구조를 갖는 게이트 전극을 형성하기 위해 에칭된다. 게이트 전극을 형성하는데 사용되는 도전막으로서, 예를 들면, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 바륨(Ba), 네오디뮴(Nd)과 같은 금속 원소, 또는 상기 금속 원소를 주성분으로서 갖는 합금 재료, 상기 금속 원소를 포함하는 질화 금속과 같은 화합물 재료 또는 이들 중 하나 이상을 사용하는 재료가 사용될 수 있다.
이러한 실시 형태에서, 몰리브덴(Mo)은 제 1 도전막으로서 사용되고, 텅스텐(W)은 제 2 도전막으로서 사용된다.
게이트 전극(311) 및 게이트 전극(315)은 게이트 절연막(308)을 개재하여 반도체 섬 영역(304) 위에 형성되고, 게이트 전극(312) 및 게이트 전극(316)은 게이트 절연막(308)을 개재하여 반도체 섬 영역(305) 위에 형성되고, 게이트 전극(313) 및 게이트 전극(317)은 게이트 절연막(308)을 개재하여 반도체 섬 영역(306) 위에 형성된다(도 12d 참조). 이러한 실시 형태에서, 게이트 전극들(311 내지 313)은 몰리브덴으로 형성되고, 게이트 전극들(315 내지 317)은 텅스텐으로 형성된다.
이러한 실시 형태에서, 게이트 전극(311) 및 게이트 전극(315), 게이트 전극(312) 및 게이트 전극(316), 및 게이트 전극(313) 및 게이트 전극(317)의 2 층 구조를 갖는 게이트 전극들이 각각 형성되지만, 본 발명은 이에 제한되지 않는다는 것을 유의하라. 게이트 전극은 단층 도전막을 사용하여 형성되거나 3 층 이상의 적층 구조를 가질 수 있다.
다음에, 레지스트 마스크(337)는 반도체 섬 영역 위에 형성되고, n 형 도전성을 부여하는 불순물 원소(322), 예를 들면, 인(P)으로 제 1 농도로 도핑된다. n 형 도전성을 부여하는 불순물 원소(322)는 반도체 섬 영역(305)에 첨가되지 않는다. 또한, 반도체 섬 영역(304)에서, 게이트 전극(311) 및 게이트 전극(315)이 마스크들로서 기능하기 때문에, n 형 도전성을 부여하는 불순물 원소(322)는 게이트 전극(311) 및 게이트 전극(315) 아래의 영역들에 첨가되지 않는다. 또한, 반도체 섬 영역(306)에서, 게이트 전극(313) 및 게이트 전극(317)이 마스크들로서 기능하기 때문에, n 형 도전성을 부여하는 불순물 원소(322)는 게이트 전극(313) 및 게이트 전극(317) 아래의 영역들에 첨가되지 않는다.
따라서, 반도체 섬 영역(304)에서, 불순물 영역(332a) 및 불순물 영역(332b), 및 불순물 영역(332a)과 불순물 영역(332b) 간의 채널 형성 영역(331)이 형성된다. 또한, 반도체 섬 영역(306)에서, 불순물 영역(336a) 및 불순물 영역(336b), 및 불순물 영역(336a)과 불순물 영역(336b) 간의 채널 형성 영역(335)이 형성된다(도 12e 참조). 인(P) 이외에 n 형 도전성을 부여하는 불순물 원소(322)로서, 비소(As)가 사용될 수 있다.
다음에, 레지스트 마스크(338)는 반도체 섬 영역(304) 위에 형성되고, 레지스트 마스크(339)는 반도체 섬 영역(306) 위에 형성되고, 반도체 섬 영역(304) 및 반도체 섬 영역(306)은 p 형 도전성을 부여하는 불순물 원소(324), 예를 들면, 붕소(B)로 제 2 농도로 도핑된다. p 형 도전성을 부여하는 불순물 원소(324)는 반도체 섬 영역(304) 및 반도체 섬 영역(306)에 첨가되지 않는다. 또한, 반도체 섬 영역(305)에서, 게이트 전극(312) 및 게이트 전극(316)이 마스크들로서 기능하기 때문에, p 형 도전성을 부여하는 불순물 원소(324)는 게이트 전극(312) 및 게이트 전극(316) 아래의 영역들에 첨가되지 않는다.
따라서, 반도체 섬 영역(305)에서, 불순물 영역(334a) 및 불순물 영역(334b), 및 불순물 영역(334a)과 불순물 영역(334b) 간의 채널 형성 영역(333)이 형성된다(도 13a 참조).
다음에, 절연막은 게이트 절연막(308), 게이트 전극들(311 내지 313), 및 게이트 전극들(315 내지 317) 위에 형성되고, 이방성 에칭에 의해 에칭되어, 측벽(381a) 및 측벽(381b)이 게이트 전극(311) 및 게이트 전극(315)의 측면들 상에 형성되고, 측벽(382a) 및 측벽(382b)이 게이트 전극(312) 및 게이트 전극(316)의 측면들 상에 형성되고, 측벽(383a) 및 측벽(383b)이 게이트 전극(313) 및 게이트 전극(317)의 측면들 상에 형성된다(도 13b 참조). 산화 규소막, 질소를 포함하는 질화 규소막, 질화 규소막, 및 산소를 포함하는 질화 규소막 또는 그들 중 2 개 이상을 포함하는 적층막 중 임의의 하나는 측벽(381a), 측벽(381b), 측벽(382a), 측벽(382b), 측벽(383a), 및 측벽(383b)의 재료인 절연막으로서 사용될 수 있다.
다음에, 레지스트 마스크(355)는 반도체 섬 영역(305) 위에 형성되고, n 형 도전성을 부여하는 불순물 원소(325)로 제 3 농도로 도핑된다. n 형 도전성을 부여하는 불순물 원소(325)는 반도체 섬 영역(305)에 첨가되지 않는다. 또한, 반도체 섬 영역(304)에서, 게이트 전극(311) 및 게이트 전극(315), 및 측벽(381a) 및 측벽(381b)이 마스크로서 기능하기 때문에, n 형 도전성을 부여하는 불순물 원소(325)는 게이트 전극(311) 및 게이트 전극(315), 및 측벽(381a) 및 측벽(381b) 아래의 영역들에 첨가되지 않는다.
불순물 원소(325)는 불순물 원소(322)와 동일하거나 상이할 수 있지만, 제 3 농도는 제 1 농도보다 높고, 더 높은 농도의 불순물 영역들은 불순물 영역(332a), 불순물 영역(332b), 불순물 영역(336a), 및 불순물 영역(336b) 각각에 형성된다.
n 형 도전성을 부여하는 불순물 원소(325)의 첨가로, 고농도 불순물 영역(342a) 및 고농도 불순물 영역(342b), 저농도 불순물 영역(343a) 및 저농도 불순물 영역(343b), 채널 형성 영역(331)이 반도체 섬 영역(304) 내에 형성된다. 또한, 고농도 불순물 영역(346a) 및 고농도 불순물 영역(346b), 저농도 불순물 영역(347a) 및 저농도 불순물 영역(347b), 채널 형성 영역(335)이 반도체 섬 영역(306) 내에 형성된다(도 13c 참조).
다음에, 레지스트 마스크(355)가 제거되고, 레지스트 마스크(356)가 반도체 섬 영역(304) 위에 형성되고, 레지스트 마스크(357)가 반도체 섬 영역(306) 위에 형성된다. 반도체 섬 영역(305)은 p 형 도전성을 부여하는 불순물 원소(326)로 제 4 농도로 도핑된다. p 형 도전성을 부여하는 불순물 원소(326)는, p 형 도전성을 부여하는 불순물 원소(324)와 동일하거나 상이할 수 있지만, 제 4 농도는 제 2 농도보다 더 높고, 더 높은 농도의 불순물 영역들이 불순물 영역(334a) 및 불순물 영역(334b) 내에 형성된다.
반도체 섬 영역(305)은 게이트 전극(312) 및 게이트 전극(316), 및 측벽(382a) 및 측벽(382b)을 마스크들로서 사용하여 p 형 도전성을 부여하는 불순물 원소(326)로 도핑되므로, 고농도 불순물 영역(344a) 및 고농도 불순물 영역(344b), 저농도 불순물 영역(345a) 및 저농도 불순물 영역(345b), 및 채널 형성 영역(333)이 반도체 섬 영역(305) 내에 형성된다(도 13d 참조).
또한, 도 12e 및 도 13a 내지 도 13d에 예시된 제작 공정과 상이한 불순물 영역 형성 방법이 도 15a 내지 도 15c를 참조하여 설명될 것이다.
먼저, 도 13b의 제작 단계에 기초하여, 도 12d에 도시된 게이트 전극들(311 내지 313, 및 315 내지 317)을 형성하는 단계들까지 수행한 후에, 측벽(381a) 및 측벽(381b)이 게이트 전극(311) 및 게이트 전극(315)의 측면들 상에 형성되고, 측벽(382a) 및 측벽(382b)이 게이트 전극(312) 및 게이트 전극(316)의 측면들 상에 형성되고, 측벽(383a) 및 측벽(383b)이 게이트 전극(313) 및 게이트 전극(317)의 측면들 상에 형성된다(도 15a 참조).
레지스트 마스크(355)는 반도체 섬 영역(305) 위에 형성되고, 반도체 섬 영역(304) 및 반도체 섬 영역(306)은 n 형 도전성을 부여하는 불순물 원소(325)로 도핑된다. n 형 도전성을 부여하는 불순물 원소(325)는 측벽(381a) 및 측벽(381b)을 통과하고, 반도체 섬 영역(304)에 첨가되므로, 측벽(381a) 및 측벽(381b) 아래의 반도체 섬 영역(304) 내의 영역들의 농도는 측벽(381a) 및 측벽(381b)이 형성되지 않은 영역들의 농도보다 높다. 이것은 또한 반도체 섬 영역(306)에 적용된다.
n 형 도전성을 부여하는 불순물 원소(325)의 첨가로, 고농도 불순물 영역(392a) 및 고농도 불순물 영역(392b), 저농도 불순물 영역(393a) 및 저농도 불순물 영역(393b), 및 채널 형성 영역(331)이 반도체 섬 영역(304) 내에 형성된다. 또한, 반도체 섬 영역(306)에서, 고농도 불순물 영역(396a) 및 고농도 불순물 영역(396b), 저농도 불순물 영역(397a) 및 저농도 불순물 영역(397b), 및 채널 형성 영역(335)이 형성된다(도 15b 참조).
다음에, 레지스트 마스크(355)가 제거되고, 레지스트 마스크(356)가 반도체 섬 영역(304) 위에 형성되고, 레지스트 마스크(357)가 반도체 섬 영역(306) 위에 형성되고, 반도체 섬 영역(305)이 p 형 도전성을 부여하는 불순물 원소(326)로 도핑된다. p 형 도전성을 부여하는 불순물 원소(326)는 측벽(382a) 및 측벽(382b)을 통과하고, 반도체 섬 영역(305)에 첨가되므로, 측벽(382a) 및 측벽(382b) 아래의 반도체 섬 영역(305) 내의 영역들의 농도는 측벽(382a) 및 측벽(382b)의 영역들의 농도보다 더 낮게 된다.
p 형 도전성을 부여하는 불순물 원소(326)의 첨가로, 반도체 섬 영역(305)에서, 고농도 불순물 영역(394a) 및 고농도 불순물 영역(394b), 저농도 불순물 영역(395a) 및 저농도 불순물 영역(395b), 및 채널 형성 영역(333)이 형성된다(도 15c 참조).
도 13d 또는 도 15c에 도시된 제작 단계를 완료한 후에, 레지스트 마스크(356) 및 레지스트 마스크(357)가 제거된다. 보호막(351)은 반도체 섬 영역들(304 내지 306), 게이트 전극들(311 내지 313), 게이트 전극들(315 내지 317), 측벽(381a), 측벽(381b), 측벽(382a), 측벽(382b), 측벽(383a), 및 측벽(383b)을 덮기 위해 형성된다.
질화 규소막 또는 산소를 포함하는 질화 규소막은 보호막(351)으로 사용될 수 있다. 층간 절연막(352)은 보호막(351) 위에 형성된다. 산화 규소막, 질화 규소막, 질소를 포함하는 질화 규소막, 산소를 포함하는 질화 규소막과 같은 무기 절연막, BPSG(borophosphosilicate glass) 막의 단층막 또는 폴리이미드막으로 대표되는 유기 수지막, 또는 2 개 이상의 층들이 적층되는 적층막이 층간 절연막(352)으로서 사용될 수 있다(도 14a 참조).
콘택트 홀들은 층간 절연막(352) 내에 형성되고, 도전막은 층간 절연막(352) 및 콘택트 홀들을 덮도록 형성되고, 도전막은 배선들(361 내지 365)을 형성하도록 에칭된다.
배선들(361 내지 365)을 형성하기 위한 도전막으로서, 몰리브덴, 크롬, 티타늄의 금속막의 하부층, 알루미늄막 또는 알루미늄 합금막의 중간층, 및 몰리브덴, 크롬, 티타늄 등의 금속막의 상부층이 적층된 도전막이 사용될 수 있다. 몰리브덴, 크롬, 티타늄 등의 금속막은 알루미늄 막 또는 알루미늄 합금막의 배리어 금속으로서 기능한다.
배선(361)은 층간 절연막(352) 및 보호막(351)에 제공된 콘택트 홀을 통해 고농도 불순물 영역(342a) 또는 고농도 불순물 영역(392a)에 전기적으로 접속된다. 배선(362)은 고농도 불순물 영역(342b) 또는 고농도 불순물 영역(392b) 및 고농도 불순물 영역(344a) 또는 고농도 불순물 영역(394a)에 전기적으로 접속된다. 배선(363)은 고농도 불순물 영역(344b) 또는 고농도 불순물 영역(394b)에 전기적으로 접속된다. 배선(364)은 고농도 불순물 영역(346a) 또는 고농도 불순물 영역(396a)에 전기적으로 접속된다. 배선(365)은 고농도 불순물 영역(346b) 또는 고농도 불순물 영역(396b)에 전기적으로 접속된다(도 14b 참조).
소스 및 드레인 영역들인 고농도 불순물 영역(342a) 및 고농도 불순물 영역(342b), 저농도 불순물 영역(343a) 및 저농도 불순물 영역(343b), 및 채널 형성 영역(331)을 갖는 반도체 섬 영역(304); 게이트 절연막(308); 및 게이트 전극(311) 및 게이트 전극(315)을 포함하는 트랜지스터(371)는 n 채널 트랜지스터이다. 소스 및 드레인 영역들인 고농도 불순물 영역(344a) 및 고농도 불순물 영역(344b), 저농도 불순물 영역(345a) 및 저농도 불순물 영역(345b), 및 채널 형성 영역(333)을 갖는 반도체 섬 영역(305); 게이트 절연막(308); 및 게이트 전극(312) 및 게이트 전극(316)을 포함하는 트랜지스터(372)는 p 채널 트랜지스터이다. 소스 및 드레인 영역들인 고농도 불순물 영역(346a) 및 고농도 불순물 영역(346b), 저농도 불순물 영역(347a) 및 저농도 불순물 영역(347b), 및 채널 형성 영역(335)을 갖는 반도체 섬 영역(306); 게이트 절연막(308); 및 게이트 전극(313) 및 게이트 전극(317)을 포함하는 트랜지스터(374)는 n 채널 트랜지스터이다. 트랜지스터(371) 및 트랜지스터(372)는 CMOS 회로(373)에 포함된다.
유사하게, 소스 및 드레인 영역들인 고농도 불순물 영역(392a) 및 고농도 불순물 영역(392b), 저농도 불순물 영역(393a) 및 저농도 불순물 영역(393b), 및 채널 형성 영역(331)을 갖는 반도체 섬 영역(304); 게이트 절연막(308); 및 게이트 전극(311) 및 게이트 전극(315)을 포함하는 트랜지스터(371)는 n 채널 트랜지스터이다. 소스 및 드레인 영역들인 고농도 불순물 영역(394a) 및 고농도 불순물 영역(394b), 저농도 불순물 영역(395a) 및 저농도 불순물 영역(395b), 및 채널 형성 영역(333)을 갖는 반도체 섬 영역(305); 게이트 절연막(308); 및 게이트 전극(312) 및 게이트 전극(316)을 포함하는 트랜지스터(372)는 p 채널 트랜지스터이다. 소스 및 드레인 영역들인 고농도 불순물 영역(396a) 및 고농도 불순물 영역(396b), 저농도 불순물 영역(397a) 및 저농도 불순물 영역(397b), 및 채널 형성 영역(335)을 갖는 반도체 섬 영역(306); 게이트 절연막(308); 및 게이트 전극(313) 및 게이트 전극(317)을 포함하는 트랜지스터(374)는 n 채널 트랜지스터이다. 트랜지스터(371) 및 트랜지스터(372)는 CMOS 회로(373)에 포함된다.
p 채널 트랜지스터인 트랜지스터(372)에 대해, 소스 및 드레인 영역들인 고농도 불순물 영역들이, 저농도 불순물 영역(345a) 및 저농도 불순물 영역(345b), 또는 저농도 불순물 영역(395a) 및 저농도 불순물 영역(395b)을 형성하지 않고 형성될 수 있다는 것을 유의하라. 이러한 경우에, 반도체 섬 영역(305)에서, 채널 형성 영역(333)은 게이트 전극(312) 및 게이트 전극(316) 아래의 영역에 형성되고, 고농도 불순물 영역들은 상기 영역 이외의 영역들에 형성된다. 그러한 구조를 획득하기 위해, 게이트 전극(312) 및 게이트 전극(316)을 반도체 섬 영역(305) 위에 형성한 후에, p 형 도전성을 부여하는 불순물 원소가 고농도로 첨가될 수 있다.
또한, p 채널 트랜지스터를 독립적으로 사용하는 경우에, 배선(362)은 n 채널 트랜지스터(372)에 접속되지 않는다.
또한, 이러한 실시 형태에서, 측벽들이 형성되지만, 필요하지 않다면, 측벽들을 형성하지 않고 게이트 전극들만이 형성될 수 있다. 그러한 경우에, 하나의 도전성을 부여하는 불순물로 도핑하기 위한 마스크로서, 게이트 전극, 게이트 절연막, 및 새롭게 형성된 레지스트 마스크, 또는 그들 중 2 개 이상의 조합이 사용될 수 있다.
이러한 실시 형태에 따라 형성된 CMOS 회로(373) 및 트랜지스터(374)를 액정 표시 장치에 적용하는 예는 도 16, 도 17 및 도 27을 참조하여 설명될 것이다.
도 16은 액정 표시 장치의 화소부의 단면도를 예시한다. 배향층(alignment layer)(402)은 화소 트랜지스터로서 기능하는 트랜지스터(374), 층간 절연막(352), 및 화소 전극(401)을 덮도록 형성된다. 배향층(402)은 액적 토출 방법(droplet discharge method), 스크린 인쇄, 또는 오프셋 인쇄에 의해 형성될 수 있다. 이후에, 배향막(402)의 표면에 대해 러빙 처리(rubbing treatment)가 수행된다.
그후, 대향 기판(411)에는, 차광층(412)(또한 블랙 매트릭스라 함), 착색층(413), 및 오버코트층(overcoat layer)(414)을 포함하는 컬러 필터가 제공되고, 또한, 투광성 전극으로 구성된 대향 전극(415) 및 그 위에 배향층(416)이 형성된다. 대향 전극(415)은 투과성 전극으로 구성되므로, 이러한 실시 형태의 액정 표시 장치는 투과형 액정 표시 장치이다. 대향 전극(415)이 반사 전극으로 구성될 때, 이러한 실시 형태의 액정 표시 장치는 반사형 액정 표시 장치가 된다는 것을 유의하라. 도 27은 도 16에 도시된 트랜지스터(374)와 화소 전극(401) 간의 위치 관계를 예시하는 상면도라는 것을 유의하라.
도 17은 도 16에 도시된 화소부를 갖는 액정 표시 장치를 예시한다. 도 17에 도시된 액정 표시 장치는 복수의 화소들이 제공된 화소부(422), 주사선 구동 회로(423), 비디오 신호들을 선택된 화소들에 제공하는 신호선 구동 회로(424)를 갖는 액정 표시 패널(421), 및 제어 회로(432) 및 신호 분할 회로(433)가 형성된 회로 기판(431)을 포함한다. 액정 표시 패널(421) 및 회로 기판(431)은 접속 배선(434)과 전기적으로 접속된다.
상기 단계들을 통해, 트랜지스터 및 액정 표시 장치는 증가된 면적을 갖는 단결정 반도체 막을 갖는 SOI 기판을 사용하여 제작될 수 있다.
이러한 실시 형태에서, 트랜지스터는 일정한 결정 방향을 갖는 대형 단결정 실리콘막을 사용하여 형성되고, 이는 실시 형태 1 내지 실시 형태 4에 설명된 방법에 의해 형성되므로, 고성능을 갖는 일정한 트랜지스터들이 획득될 수 있다. 상세하게, 임계값 및 이동도(mobility)와 같은 중요한 트랜지스터 특성의 불균일성이 제어되어, 더 높은 이동도와 같은 더 높은 성능이 성취될 수 있다.
[실시 형태 6]
이러한 실시 형태에서, 실시 형태 1 내지 실시 형태 4에 따른 결정성 반도체층을 사용하는 발광 장치 및 실시 형태 5에 따른 트랜지스터는 도 26a 및 도 26b를 참조하여 설명될 것이다.
도 26a는 발광 장치의 화소의 평면도이고, 발광 장치는 신호선(882)에 접속된 선택 트랜지스터(851) 및 전류선(852)에 접속된 표시 제어 트랜지스터(853)를 포함한다. 발광 장치는, 한 쌍의 전극들 간의 일렉트로루미네선스 재료를 포함하도록 구성된 발광층(EL 층으로서 지칭됨)을 갖는 발광 소자가 발광 장치의 각각의 화소에 제공되는 구조를 갖는다. 발광 소자를 형성하는 전극들 중 하나는 화소 전극(883)이고, 화소 전극은 표시 제어 트랜지스터(853)에 접속된다. 도 26b는 그러한 화소의 주요 부분을 도시한 단면도이다.
도 26b에서, 반도체막(879), 게이트 절연막(884), 및 게이트 전극(885)이 형성되고 기판(871) 위에 적층된 부분이 존재한다. 선택 트랜지스터(851) 및 표시 제어 트랜지스터(853)는 그러한 부분을 갖도록 형성된다. 반도체막(879)은 실시 형태 1 내지 실시 형태 4에 따른 결정성 반도체층일 수 있고, 표시 제어 트랜지스터(853)는 실시 형태 5에 따른 트랜지스터들일 수 있다.
또한, 층간 절연막(887)은 표시 제어 트랜지스터(853)의 게이트 전극(885)을 덮도록 형성된다. 신호선(882), 전류선(852), 전극들(859 및 860) 등은 층간 절연막(887) 위에 형성된다. 또한, 전극(860)에 전기적으로 접속된 화소 전극(883)은 층간 절연막(887) 위에 형성된다. 화소 전극(883)의 주변은 절연 격벽층(854)에 의해 둘러싸인다. 발광층(855)은 화소 전극(883) 위에 형성된다. 대향 전극(856)은 발광층(855) 위에 형성된다. 화소부는 밀봉 수지(857)로 채워지고, 보강판으로서 대향 기판(858)이 제공된다.
선택 트랜지스터(851)의 소스 영역 및 드레인 영역 중 하나는 상술된 바와 같이 신호선(882)에 전기적으로 접속된다. 또한, 선택 트랜지스터(851)의 소스 영역 및 드레인 영역 중 다른 하나는 전극(859)을 통해 표시 제어 트랜지스터(853)의 게이트 전극(885)에 전기적으로 접속된다. 또한, 선택 트랜지스터(851)는 게이트 전극에 직렬로 접속된 게이트 배선(880)을 갖는다.
이러한 실시 형태의 발광 장치는 대형 결정성 반도체층을 사용하여 형성되고, 이는 일정한 결정 방향을 갖는 결정성 반도체층으로 형성되므로, 각각의 트랜지스터 간의 특성 편차가 감소될 수 있다. 결정성 반도체층으로 형성된 트랜지스터가, 예를 들면, 비정질 실리콘 트랜지스터들보다 전류 구동 능력과 같은 모든 동작 특성들에서 탁월하므로, 트랜지스터의 크기가 감소될 수 있어, 디스플레이 패널 내의 화소부의 개구율(aperture ratio)이 향상될 수 있다는 것을 유의하라. 결과적으로, 고품질의 표시가 성취될 수 있다.
[실시 형태 7]
이러한 실시 형태에서, 마이크로프로세서는 실시 형태 1 내지 실시 형태 4에 따른 결정성 반도체층 및 실시 형태 5에 따른 트랜지스터를 사용하여 제작된 반도체 장치의 예로서 도 24를 참조하여 설명될 것이다.
도 24에 도시된 마이크로프로세서(800)는 ALU(801), ALU 제어기(802), 명령 디코더(803), 인터럽트 제어기(804), 타이밍 제어기(805), 레지스터(806), 레지스터 제어기(807), 버스 인터페이스(Bus I/F)(808), 판독 전용 메모리(ROM)(809), 및
메모리 인터페이스(ROM I/F)(810)를 포함한다.
ALU(801), ALU 제어기(802), 명령 디코더(803), 인터럽트 제어기(804), 타이밍 제어기(805), 레지스터(806), 레지스터 제어기(807), 버스 인터페이스(808), 판독 전용 메모리(ROM)(809), 및 메모리 인터페이스(810) 중 하나 이상 또는 각각은 실시 형태 1 내지 실시 형태 4의 결정성 반도체층 및 실시 형태 5의 트랜지스터를 사용하여 형성된다.
버스 인터페이스(808)를 통해 마이크로프로세서(800)에 입력된 명령은 명령 디코더(803)에 입력되고, 그 안에서 디코딩되고, 그후 ALU 제어기(802), 인터럽트 제어기(804), 레지스터 제어기(807), 및 타이밍 제어기(805)에 입력된다. ALU 제어기(802), 인터럽트 제어기(804), 레지스터 제어기(807), 및 타이밍 제어기(805)는 디코딩된 명령에 기초하여 다양한 제어들을 수행한다.
구체적으로, ALU 제어기(802)는 ALU(801)의 동작을 제어하는 신호들을 생성한다. 마이크로프로세서가 프로그램을 실행하면서, 인터럽트 제어기(804)는 인터럽트 요청의 우선 순위 또는 마스크 상태에 기초하여 외부 입력/출력 장치 또는 주변 회로로부터의 인터럽트 요청을 처리한다. 레지스터 제어기(807)는 레지스터(806)의 어드레스를 생성하고, 마이크로프로세서의 상태에 따라 레지스터(806)로/레지스터(806)로부터 데이터를 판독/기록한다. 타이밍 제어기(805)는 ALU(801), ALU 제어기(802), 명령 디코더(803), 인터럽트 제어기(804), 및 레지스터 제어기(807)의 동작들의 타이밍을 제어하는 신호들을 생성한다. 예를 들면, 타이밍 제어기(805)에는 기준 클록 신호 CLK1에 기초하여 내부 클록 신호 CLK2를 생성하기 위한 내부 클록 생성기가 제공되고, 내부 클록 신호 CLK2를 상기 회로들에 공급한다. 도 24에 도시된 마이크로프로세서(800)는 간략한 구조의 예일 뿐이며, 실제로 마이크로프로세서들은 용도에 따라 다양한 구조들을 가질 수 있다는 것을 유의하라.
이러한 실시 형태에 따른 마이크로프로세서(800)는, 실시 형태 1 내지 실시 형태 4에 설명된 방법에 의해 형성된 대형 단결정 실리콘막을 사용하여 제작되고, 집적 회로는 일정한 결정을 갖는 반도체 막을 사용하여 형성되므로, 박막 트랜지스터는 저전력 소비 및 고속 처리를 성취할 수 있다.
[실시 형태 8]
이러한 실시 형태에서, 실시 형태 1 내지 실시 형태 4에 따른 결정성 반도체층 및 실시 형태 5에 따른 트랜지스터를 사용하여 제작된 반도체 장치의 예로서, 접촉 없이 데이터를 전송 및 수신할 수 있는, 연산 기능을 갖는 반도체 장치가 도 25를 참조하여 설명될 것이다.
도 25는 무선 통신에 의해 외부 장치로/외부 장치로부터 신호를 전송 및 수신함으로써 동작하는 컴퓨터(이하에 RFCPU로서 지칭됨)의 예이다. RFCPU(821)는 아날로그 회로부(822) 및 디지털 회로부(823)를 갖는다. 아날로그 회로부(822)는 공진 캐패시터를 갖는 공진 회로(824), 정류 회로(825), 정전압 회로(826), 리셋 회로(827), 발진 회로(828), 복조 회로(829), 및 변조 회로(830)를 포함한다. 디지털 회로부(823)는 RF 인터페이스(831), 제어 레지스터(832), 클록 제어기(833), CPU 인터페이스(834), 중앙 처리 장치(CPU)(835), RAM(Random Access Memory)(836), 판독 전용 메모리(ROM)(837)를 포함한다.
공진 회로(824), 정류 회로(825), 정전압 회로(826), 리셋 회로(827), 발진 회로(828), 복조 회로(829), 변조 회로(830), RF 인터페이스(831), 제어 레지스터(832), 클록 제어기(833), CPU 인터페이스(834), CPU(835), RAM(836), ROM(837) 각각 또는 하나 이상은 실시 형태 1 내지 실시 형태 4의 결정성 반도체층 및 실시 형태 5의 트랜지스터를 사용하여 형성된다.
그러한 구조를 갖는 RFCPU(821)의 동작은 이하에 대략 설명된다. 안테나(838)에서 수신된 신호는 공진 회로(824)에서 유도 기전력(induced electromotive force)을 발생시킨다. 유도 기전력은 정류 회로(825)를 통해 캐패시터부(839)에 저장된다. 캐패시터부(839)는 세라믹 캐패시터 또는 전기 이중층 캐패시터와 같은 캐패시터를 사용하여 형성되는 것이 바람직하다. 캐패시터부(839)는 RFCPU(821)과 동일한 기판 위에 형성될 수 있고, 다른 구성요소로서, RFCPU(821)를 부분적으로 구성하는 절연 표면을 갖는 기판에 부착될 수 있다.
리셋 회로(827)는 디지털 회로부(823)가 초기화되도록 리셋하는 신호를 생성한다. 예를 들면, 리셋 회로(827)는 리셋 신호로서, 전력 공급 전압에서의 증가 후의 지연으로 일어나는 신호를 생성한다. 발진 회로(828)는 정전압 회로(826)에 의해 생성된 제어 신호에 따라 클록 신호의 주파수 및 듀티비를 변경한다. 저대역 통과 필터를 포함하는 복조 회로(829)는, 예를 들면, 진폭 편이 변조(amplitude shift keying; ASK) 시스템의 수신 신호들의 진폭에서의 변화들을 이진화한다. 변조 회로(830)는 전송될 진폭 편이 변조(ASK) 시스템의 전송 신호들의 진폭을 변경한다. 변조 회로(830)는 공진 회로(824)의 공진점을 변경하여, 통신 신호들의 진폭을 변경한다. 클록 제어기(833)는 전력 공급 전압 또는 CPU(835)에서의 전류 소비에 따라 클록 신호의 주파수 및 듀티비를 변경하는 제어 신호를 생성한다. 전력 공급 전압은 전력 공급 제어 회로(840)에 의해 감시된다.
안테나(838)로부터 RFCPU(821)에 입력된 신호는 복조 회로(829)에 의해 복조되고, 그후 RF 인터페이스(831)에 의해 제어 명령, 데이터 등으로 분할된다. 제어 명령은 제어 레지스터(832)에 저장된다. 제어 명령은 ROM(837) 내에 저장된 데이터의 판독, RAM(836)으로의 데이터 기록, CPU(835)에 대한 연산 명령 등을 포함한다. CPU(835)는 CPU 인터페이스(834)를 통해 ROM(837), RAM(836) 및 제어 레지스터(832)를 액세스한다. CPU 인터페이스(834)는 CPU(835)에 의해 요청된 어드레스에 기초하여 ROM(837), RAM(836), 및 제어 레지스터(832) 중 임의의 하나에 대한 액세스 신호를 생성하는 기능을 갖는다.
CPU(835)의 연산 방법으로서, ROM(837)이 OS(운영 시스템)을 저장하고, 시작 동작의 시간에서 판독 프로그램이 실행되는 방법이 채용될 수 있다. 또한, 연산 회로가 전용 회로로 형성되고 연산 공정이 하드웨어를 사용하여 수행되는 방법이 채용될 수 있다. 하드웨어 및 소프트웨어 양자가 사용되는 방법에서, 공정의 일부가 전용 연산 회로에서 수행되고, 연산 공정의 나머지 부분이 프로그램을 사용하여 CPU(835)에 의해 수행되는 방법이 사용될 수 있다.
이러한 실시 형태에 따른 RFCPU(821)가 실시 형태들 1 내지 4에서 설명된 방법에 의해 형성된 단결정 반도체막을 이용하여 형성되고, 집적 회로가 일정한 결정 방향을 갖는 반도체막을 이용하여 형성되므로, RFCPU는 저전력 소비 및 고속 처리를 성취할 수 있다. 이것은, 전력을 공급하는 캐패시터부(839)가 축소되는 때에도 장시간의 동작을 보장하는 것이 가능하게 한다. 도 11a 및 도 11b가 RFCPU의 형태를 예시하지만, 장치가 통신 기능, 연산 처리 기능, 및 메모리 기능을 갖는 한, IC 태그와 같은 장치가 적용될 수 있다.
[실시 형태 9]
이러한 실시 형태에서, 실시 형태 1 내지 실시 형태 4의 결정성 반도체층 및 실시 형태 5의 액정 표시 장치가 적용되는 전자 장치들은 도 18, 도 19a 및 도 19b, 도 20a 및 도 20b, 도 21, 도 22a 내지 도 22e, 도 23a 및 도 23b, 및 도 28a 내지 도 28c를 참조하여 설명될 것이다.
도 18은 액정 텔레비전 수상기의 주요 구조를 예시한 블록도이다. 도 18에 도시된 액정 텔레비전 수상기는 화소부(502), 주사선 구동 회로(503), 및 신호선 구동 회로(504)를 갖는 액정 표시 패널(501)을 포함한다. 액정 표시 패널(501)은 실시 형태 4에 기초하여 제작될 수 있다. 화소부(502), 주사선 구동 회로(503), 및 신호선 구동 회로(504)는 도 17을 참조하여 각각 화소부(422), 주사선 구동 회로(423), 및 신호선 구동 회로(424)에 기초하여 제작된다.
액정 표시 패널(501)은 제어 회로(512) 및 신호 분할 회로(513)에 전기적으로 접속된다. 제어 회로(512) 및 신호 분할 회로(513)는 도 17에 도시된 제어 회로(432) 및 신호 분할 회로(433)에 각각 기초하여 제작된다. 또한, 액정 표시 패널(501), 제어 회로(512)와 신호 분할 회로(513) 간의 전기 접속은 접속 배선(434)과 동일한 배선에 의해 이루어질 수 있다.
동조기(521)는 비디오 신호 및 오디오 신호를 수신한다. 비디오 신호는 비디오 신호 증폭 회로(522), 비디오 신호 증폭 회로(522)로부터 출력된 신호를 적색, 녹색 및 청색의 각각의 컬러에 대응하는 컬러 신호로 변환하기 위한 비디오 신호 처리 회로(523), 및 비디오 신호를 구동 회로의 입력 사양들을 만족하는 신호로 변환하기 위한 제어 회로(512)에 의해 처리된다. 제어 회로(512)는 신호들을 주사선 측 및 신호선 측으로 출력한다. 디지털 구동을 수행하는 경우에, m(m은 양의 정수) 개의 조각들로 분할된 입력 디지털 신호를 제공하기 위해 신호선 측에 신호 분할 회로(513)가 제공되는 구조가 사용될 수 있다.
동조기(521)에 의해 수신된 신호들 중에서 오디오 신호는 오디오 신호 증폭 회로(525)에 전송되고, 오디오 신호 증폭 회로(525)의 출력은 오디오 신호 처리 회로(526)를 통해 스피커(527)에 공급된다. 제어 회로(528)는 수신국(수신 주파수)의 제어 정보 또는 입력부(529)로부터의 음량을 수신하고, 신호들을 동조기(521) 및 오디오 신호 처리 회로(526)에 전송한다.
도 19a에 예시된 바와 같이, 텔레비전 수상기는 도 18에 도시된 액정 표시 장치를 하우징(531)에 내장함으로써 완성될 수 있다. 표시 화면(532)은 액정 표시 장치를 사용하여 형성된다. 또한, 스피커들(533), 동작 스위치들(534) 등이 적절하게 제공될 수 있다.
도 19b는 디스플레이만을 무선으로 휴대할 수 있는 텔레비전 수상기를 예시한다. 전지 및 신호 수신기는 하우징(542)에 내장된다. 전지는 표시부(543) 및 스피커부들(547)을 구동시킨다. 전지는 충전기(541)로 반복적으로 충전될 수 있다. 또한, 충전기(541)는 비디오 신호를 전송 및 수신할 수 있고, 비디오 신호를 디스플레이의 신호 수신기에 전송할 수 있다. 하우징(542)은 동작 키들(546)에 의해 제어된다. 또한, 도 19b에 도시된 장치는, 동작 키들(546)을 동작시킴으로써 하우징(542)으로부터 신호를 충전기(541)에 전송할 수 있는 이미지 오디오 양방향 통신 장치일 수 있다. 또한, 도 19b에 도시된 장치는, 동작 키들(546)을 동작시킴으로써 하우징(542)으로부터 신호를 충전기(541)에 전송할 수 있고, 충전기(541)로부터 전송될 수 있는 신호를 전자 장치가 수신하도록 제작될 때 또 다른 전자 장치의 통신을 제어할 수 있는 범용 원격 제어 장치일 수 있다.
본 발명을 도 18, 도 19a 및 도 19b에 도시된 텔레비전 수상기에 적용함으로써 고품질 표시 장치가 설치된 텔레비전 수상기가 획득될 수 있다.
물론, 본 발명은 TV 수상기에 제한되지 않고, 기차역, 공항 등에서의 정보 표시판 또는 길거리 상의 광고 표시판과 같은 대형 표시 매체뿐만 아니라 퍼스널 컴퓨터의 모니터와 같이 다양한 용도들에 적용될 수 있다.
도 20a은 본 발명을 사용하여 형성된 액정 표시 패널(601) 및 인쇄 배선판(602)이 조합된 모듈을 예시한다. 액정 표시 패널(601)에는 복수의 화소들, 제 1 주사선 구동 회로(604), 제 2 주사선 구동 회로(605), 및 비디오 신호를 선택된 화소에 공급하는 신호선 구동 회로(606)를 포함하는 화소부(603)가 제공된다. 액정 표시 패널(601)은 실시 형태 5에 기초하여 제작될 수 있다.
인쇄 배선판(602)에는 제어기(607), 중앙 처리 장치(CPU)(608), 메모리(609), 전원 회로(610), 오디오 처리 회로(611), 송수신 회로(612) 등이 제공된다. 인쇄 배선판(602) 및 액정 표시 패널(601)은 인쇄 회로(FPC)(613)와 접속된다. 전력 공급 전압 또는 신호 상의 잡음을 방지하거나 신호들이 둔해지는 것을 방지하기 위해 인쇄 배선판(602)에는 저장 캐패시터 소자, 버퍼 회로 등이 제공된다. 제어기(607), 오디오 처리 회로(611), 메모리(609), CPU(608), 전원 회로(610) 등은 COG(Chip On Glass) 방법을 사용함으로써 액정 디스플레이 패널(601) 상에 장착된다. COG 방법이 사용될 때, 인쇄 배선판(602)의 크기가 축소될 수 있다.
다양한 제어 신호들은 인쇄 배선판(602)에 제공된 인터페이스(614)를 통해 입력 및 출력된다. 또한, 안테나로/안테나로부터 신호를 전송 및 수신하기 위한 안테나 포트(615)가 인쇄 배선판(602)에 제공된다.
도 20b은 도 56a에 도시된 모듈의 블록도이다. 상기 모듈은 메모리(609)로서 VRAM(616), DRAM(617), 플래시 메모리(618) 등을 포함한다. VRAM(616)은 상기 패널 상에 표시된 이미지에 대한 데이터를 저장한다. DRAM(617)은 비디오 데이터 또는 오디오 데이터를 저장한다. 플래시 메모리(618)는 다양한 프로그램들을 저장한다.
전원 회로(610)는 액정 표시 패널(601), 제어기(607), CPU(608), 오디오 처리 회로(611), 메모리(609) 및 송수신 회로(612)를 동작시키기 위한 전력을 공급한다. 또한, 패널 사양들에 의존하여, 일부 경우들에서 전원 회로(610)에는 전류원이 제공된다.
CPU(608)는 제어 신호 생성 회로(620), 디코더(621), 레지스터(622), 연산 회로(623), RAM(624), CPU(608)용 인터페이스(619) 등을 포함한다. 인터페이스(619)를 통해 CPU(608)에 입력된 다양한 신호들은 레지스터(622)에 한번 저장되고, 그후 연산 회로(623), 디코더(621) 등에 입력된다. 연산 회로(623)는 다양한 명령들이 전송되는 위치를 지정하기 위해 입력 신호에 기초하여 연산을 수행한다. 한편, 디코더(621)에 입력된 신호가 디코딩되고, 제어 신호 생성 회로(620)에 입력된다. 제어 신호 생성 회로(620)는 입력 신호에 기초하여 다양한 명령들을 포함하는 신호를 생성하고, 연산 회로(623)에 의해 지정된 위치들, 구체적으로, 메모리(609), 송수신 회로(612), 오디오 처리 회로(611), 제어기(607) 등에 신호를 전송한다.
메모리(609), 송수신 회로(612), 오디오 처리 회로(611), 및 제어기(607)는 각각의 명령들에 따라 동작한다. 그의 동작들은 이하에 간략하게 설명된다.
입력 수단(625)으로부터의 신호 입력은 인터페이스(614)를 통해 인쇄 배선판(602) 상에 장착된 CPU(608)에 전송된다. 제어 신호 생성 회로(620)는 포인팅 장치 또는 키보드와 같은 입력 수단(625)으로부터 전송된 신호에 기초하여 VRAM(616)에 저장된 이미지 데이터를 미리 결정된 포맷으로 변환하고, 변환된 데이터를 제어기(607)에 전송한다.
제어기(607)는 패널 사양들에 따라 CPU(608)로부터 전송된 이미지 데이터를 포함하는 신호의 데이터 처리를 수행하고, 상기 신호를 액정 표시 패널(601)에 공급한다. 또한, 제어기(607)는 전원 회로(610)로부터 입력된 전력 공급 전압 또는 CPU(608)로부터 입력된 다양한 신호들에 기초하여 Hsync 신호, Vsync 신호, 클록 신호 CLK, 교류 전압(AC Cont), 및 스위칭 신호 L/R을 생성하고, 상기 신호들을 액정 표시 패널(601)에 공급한다.
송수신 회로(612)는 안테나(628)에 의해 전송 및 수신된 신호를 전파로서 처리한다. 구체적으로, 송수신 회로(612)는 절연체(isolator), 대역 통과 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 커플러, 또는 발룬(balun)과 같은 고주파수 회로를 포함할 수 있다. 송수신 회로(612)에 의해 전송 및 수신된 신호들 중에서, 오디오 정보를 포함하는 신호는 CPU(608)로부터의 명령에 따라 오디오 처리 회로(611)에 전송된다.
CPU(608)로부터의 명령에 따라 전송된, 오디오 정보를 포함하는 신호는 오디오 처리 회로(611)에 의해 오디오 신호로 복조되고, 스피커(627)에 전송된다. 또한, 마이크로폰(626)으로부터 전송된 오디오 신호는 오디오 처리 회로(611)에 의해 변조되고, CPU(608)로부터의 명령에 따라 송수신 회로(612)에 전송된다.
제어기(607), CPU(608), 전원 회로(610), 오디오 처리 회로(611), 및 메모리(609)는 이러한 실시예의 패키지로서 장착될 수 있다. 이러한 실시 형태는 절연체(isolator), 대역 통과 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 커플러, 또는 발룬과 같은 고주파수 회로 이외의 임의의 회로에 적용될 수 있다.
도 21은 도 20a 및 도 20b에 도시된 모듈을 포함하는 휴대 전화의 하나의 형태를 예시한다. 액정 표시 패널(601)은 착탈 가능하도록 하우징(630)에 내장된다. 하우징(630)의 형태 및 크기는 액정 표시 패널(601)의 크기에 따라 적절하게 변경될 수 있다. 액정 표시 패널(601)이 고정된 하우징(630)은 인쇄 회로판(631)에 맞추어 지고, 모듈로서 조립된다.
액정 표시 패널(601)은 FPC(613)를 통해 인쇄 회로판(631)에 접속된다. 인쇄 회로판(631)에는 스피커(632), 마이크로폰(633), 송수신 회로(634), 및 CPU, 제어기 등을 포함하는 신호 처리 회로(635)가 제공된다. 그러한 모듈, 입력 수단(636), 전지(637), 안테나(640)가 조합되고, 하우징(639) 내에 수용된다. 하우징(639) 내에 형성된 개구 창문을 통해 보여지도록 액정 표시 패널(601)의 화소부가 제공된다.
이러한 실시 형태에 따른 셀룰러 폰은 기능들 또는 용도들에 따라 다양한 방법들로 변경될 수 있다. 예를 들면, 복수의 표시 패널들이 제공되고, 하우징이 경첩(hinge)을 사용하여 개폐되도록 적절히 다수의 조각들로 분할되는 구조를 채용하는 경우에서도 상기 효과가 획득될 수 있다.
본 발명을 도 20a 및 도 20b 및 도 21에 도시된 셀룰러 폰에 적용하여, 고품질의 표시 장치를 갖는 셀룰러 폰이 획득될 수 있다.
도 22a는 액정 디스플레이를 예시하고, 이는 하우징(701), 지지대(702), 표시부(703) 등을 포함한다. 표시부(703)는 실시 형태 5에 설명된 액정 표시 장치를 사용하여 제작된다. 본 발명을 사용함으로써, 고품질의 표시 장치를 구비한 액정 디스플레이가 획득될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 22b는 컴퓨터이고, 이는 본체(711), 하우징(712), 표시부(713), 키보드(714), 외부 접속 포트(715), 포인팅 장치(716) 등을 포함한다. 표시부(713)는 실시 형태 5에서 설명된 액정 표시 장치를 사용하여 제작된다. 본 발명을 적용함으로써, 고품질의 표시 장치를 구비한 컴퓨터가 획득될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 22c는 휴대용 컴퓨터이고, 이는 본체(721), 표시부(722), 스위치(723), 동작 키들(724), 적외선 포트(725) 등을 포함한다. 표시부(722)는 실시 형태 5에서 설명된 액정을 사용하여 제작된다. 본 발명을 사용함으로써, 고품질의 표시 장치를 구비한 컴퓨터가 획득될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 22d는 휴대용 게임기를 도시하고, 이는 하우징(731), 표시부(732), 스피커부(733), 동작 키들(734), 기록 매체 삽입부(735) 등을 포함한다. 표시부(732)는 실시 형태 5에서 설명된 액정을 사용하여 제작된다. 본 발명을 사용함으로써, 고품질의 표시 장치를 구비한 게임기가 획득될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 22e는 휴대용 이미지 재생 장치를 예시하고, 이는 기록 매체(구체적으로, DVD 재생 장치)를 포함하고, 본체(741), 하우징(742), 표시부 A(743), 표시부 B(744), 기록 매체, 판독부(745), 동작 키들(746), 스피커부(747) 등을 포함한다. 기록 매체는 DVD 등을 지칭한다. 표시부 A(743)는 주로 이미지 데이터를 표시하지만, 표시부 B(744)는 주로 텍스트 데이터를 표시한다. 표시부 A(743) 및 표시부 B(744)는 실시 형태 5에서 설명된 액정 표시 장치를 사용하여 제작된다. 기록 매체를 구비한 이미지 재생 장치가 또한 가정용 게임기를 포함한다는 것을 유의하라. 본 발명을 사용함으로써, 고품질의 표시 장치를 구비한 이미지 재생 장치가 획득될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 23a 및 도 23b는 본 발명의 액정 표시 장치가 카메라, 예를 들면, 디지털 카메라에 내장된 예를 각각 도시한 도면들이다. 도 23a는 디지털 카메라의 전면측에서 본 사시도이고, 도 23b는 디지털 카메라의 후면측에서 본 사시도이다. 도 23a에서, 디지털 카메라에는 릴리스 버튼(751), 메인 스위치(752), 뷰파인더(753), 플래시부(754), 렌즈(755), 몸통(barrel)(756) 및 하우징(757)이 제공된다.
도 23b에서, 접안 파인더(761), 모니터(762) 및 동작 버튼들(763)이 제공된다.
릴리스 버튼(751)이 반 지점까지 아래로 눌려질 때, 초점 조정 기구 및 노출 조절 기구가 동작되고, 릴리스 버튼이 최하 지점까지 아래로 눌려질 때, 셔터가 개방된다.
메인 스위치(752)를 누르거나 회전시킴으로써, 디지털 카메라의 전력 공급이 스위칭 온 또는 오프된다.
뷰파인더(753)는, 도 23b에 도시된 접안 파인더(761)로부터 촬영 범위 및 초점을 확인하기 위해 디지털 카메라의 전면 상에 있는 렌즈(755) 위에 배치된다.
플래시부(754)는 디지털 카메라의 전면의 상부에 배치된다. 피사체 휘도가 충분하지 않을 때, 릴리스 버튼(751)이 눌려지고 셔터가 개방되는 동시에, 보조 광이 플래시부(754)로부터 조사된다.
렌즈(755)는 디지털 카메라의 전면에 배치되고, 포커싱 렌즈, 줌 렌즈 등으로 구성된다. 렌즈는 도시되지 않은 셔터 및 조리개를 갖는 촬영 광학계를 형성한다. 또한, 렌즈 후방에, CCD(Charge Coupled Device)와 같은 촬상 장치가 제공된다.
몸통(756)은 포커싱 렌즈, 줌 렌즈 등의 초점을 조정하기 위해 렌즈 위치를 이동시킨다. 촬영 시에, 몸통은 미끄러지듯 렌즈(755)를 앞으로 이동시킨다. 또한, 디지털 카메라를 휴대할 때, 렌즈(755)는 뒤로 이동하여 소형이 된다. 이러한 실시예에서, 몸통을 꺼냄으로써 줌에 의해 피사체가 촬영될 수 있는 구조가 채용되지만, 본 발명은 이러한 구조에 제한되지 않고, 디지털 카메라에서, 몸통을 꺼내지 않고 하우징(757) 내부에서 촬영 광학계 구조의 이용으로 줌에 의해 촬영이 수행될 수 있는 구조가 또한 채용될 수 있다는 것을 유의하라.
접안 파인더(761)는 촬영 범위 및 초점을 점검할 시에 그것을 통해 보기 위해 디지털 카메라의 후면 상의 상부 위치에 배치된다.
동작 버튼들(763)은 디지털 카메라의 후면 상에 제공된 다양한 기능들을 위한 버튼들이며, 디지털 카메라는 설정 버튼, 메뉴 버튼, 표시 버튼, 기능 버튼, 선택 버튼 등을 포함한다.
실시 형태 5에서 설명된 액정 표시 장치는 도 23a 및 도 23b에 도시된 카메라의 모니터(762)에 내장될 수 있다. 따라서, 고품질 표시 장치를 구비한 디지털 카메라가 획득될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 28a는 비디오 카메라이고, 이는 본체(901), 표시부(902), 하우징(903), 외부 접속 포트(904), 원격 제어 수신부(905), 이미지 수신부(906), 전지(907), 오디오 입력부(908), 동작 키들(909), 접안부(910) 등을 포함한다.
실시 형태 5에서 설명된 액정 표시 장치 또는 실시 형태 6에서 설명된 발광 장치는 표시부(902)에 적용될 수 있고, 고품질의 디스플레이가 수행될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 28b는 전자 서적이며, 이는 본체(911), 표시부(912), 섀시(chassis)(913), 동작 스위치(914) 등을 포함한다. 또한, 모뎀이 내장될 수 있거나, 데이터를 무선으로 전송 및 수신할 수 있는 구조가 채용될 수 있다. 전자 서적의 메모리부는 20 기가 바이트(GB) 내지 200 기가 바이트(GB)의 메모리 용량을 갖는 NOR 형 비휘발성 메모리를 사용하고, 이미지들 또는 사운드들(음악)을 기록 재생할 수 있다.
실시 형태 7에서 설명된 마이크로프로세서, 실시 형태 8에서 설명된 RFCPU 등은 전자 서적의 데이터를 저장하는 메모리부, 또는 전자 서적을 동작시키는 마이크로프로세서에 적용될 수 있다. 또한, 실시 형태 5에서 설명된 액정 표시 장치 또는 실시 형태 6에서 설명된 발광 장치는 표시부(912)에 사용될 수 있고, 고품질의 디스플레이가 수행될 수 있다.
또한, 실시 형태 5에서 설명된 트랜지스터 또는 CMOS 회로는 제어 회로 영역 등에 적용될 수 있다.
도 28c는 디지털 플레이어이고, 이는 오디오 장치의 전형적인 예이며, 본체(921), 표시부(922), 섀시(923), 동작 스위치(924), 이어폰들(925) 등을 포함한다. 헤드폰 또는 무선 이어폰들은 이어폰들(925) 대신에 사용될 수 있다.
실시 형태 7에서 설명된 마이크로프로세서, 실시 형태 8에서 설명된 RFCPU 등은 음악 데이터를 저장하는 메모리부, 또는 디지털 플레이어를 동작시키는 마이크로프로세서에 적용될 수 있다. 디지털 플레이어는 소형 및 경량화될 수 있고, 실시 형태 6에서 설명된 액정 표시 장치 또는 실시 형태 6에서 설명된 액정 표시 장치는 표시부(922)에 적용되고, 스크린 크기가 약 0.3 인치 내지 2 인치일지라도, 고해상도 이미지 또는 텍스트가 표시될 수 있다.
본 출원은 2007년 10월 29일자로 일본 특허청에 제출된 일본 특허 출원 번호 제 2007-280115 호에 기초하며, 그의 전체 내용들은 참조로서 본원에 통합된다.
100: 실리콘 잉곳 101: 다공성 실리콘층 102: 다공성 실리콘층 103: 에피택셜층 104: 홈 105: 잉곳 111: 용기 112: 전극 113: 혼합 용액 115: 전류원 120: 대형 절연 기판 121: 제 1 절연막 122: 제 2 절연막 123: 제 3 절연막 124: 기판 130: 워터 제트 135: 화살표 141: 압착 롤러 142: 화살표 143: 화살표 144: 화살표 145: 수소 이온 146: 수소 이온 조사 영역 147: 평탄화 장치 151: 단결정 실리콘층 161: 결정 방향 162: 결정 방향 163: 화살표 171: 활성층 172: 게이트 전극 181: 영역 182: 영역 183: 채널 형성 영역 201: 도가니 202: 재료 203: 용해액 204: 격벽 205: 직사각 기둥형 실리콘 잉곳 206: 원주형 실리콘 잉곳 211: 화살표 301: 기판 302: 결정성 실리콘층 304: 반도체 섬 영역 305: 반도체 섬 영역 306: 반도체 섬 영역 308: 게이트 절연막 311: 게이트 전극 312: 게이트 전극 313: 게이트 전극 315: 게이트 전극 316: 게이트 전극 317: 게이트 전극 321: 불순물 원소 322: 불순물 원소 324: 불순물 원소 325: 불순물 원소 326: 불순물 원소 326: 불순물 원소 331: 채널 형성 영역 332a: 불순물 영역 332b: 불순물영역 333: 채널 형성 영역 334a: 불순물 영역 334b: 불순물 영역 335: 채널 형성 영역 336a: 불순물 영역 336b: 불순물 영역 337: 레지스트 마스크 338: 레지스트 마스크 339: 레지스트 마스크 342a: 고농도 불순물 영역 342b: 고농도 불순물 영역 343a: 저농도 불순물 영역 343b: 저농도 불순물 영역 344a: 고농도 불순물 영역 344b: 고농도 불순물 영역 345a: 저농도 불순물 영역 345b: 저농도 불순물 영역 346a: 고농도 불순물 영역 346b: 고농도 불순물 영역 347a: 저농도 불순물 영역 347b: 저농도 불순물 영역 351: 보호막 352: 층간 절연막 355: 레지스트 마스크 356: 레지스트 마스크 357: 레지스트 마스크 361: 배선 362: 배선 363: 배선 364: 배선 365: 배선 371: 트랜지스터 372: 트랜지스터 373: CMOS 회로 374: 트랜지스터 381a: 측벽 381b: 측벽 382a: 측벽 382b: 측벽 383a: 측벽 383b: 측벽 392a:고농도 불순물 영역 392b: 고농도 불순물 영역 393a: 저농도 불순물 영역 393b: 저농도 불순물 영역 394a: 고농도 불순물 영역 394b: 고농도 불순물 영역 395a: 저농도 불순물 영역; 395b: 저농도 불순물 영역 396a: 고농도 불순물 영역 396b: 고농도 불순물 영역 397a: 저농도 불순물 영역 397b: 저농도 불순물 영역 401: 화소 전극 402: 배향막 411: 대향 기판 412: 차광층 413: 착색층 414: 오버코트층 415: 대향 전극 416: 배향막 421: 액정 표시 패널 422: 화소부 423: 주사선 구동 회로 424: 신호선 구동 회로 431: 회로 기판 432: 제어 회로 433: 신호 분할 회로 434: 접속 배선 501: 액정 표시 패널 502: 화소부 503: 주사선 구동 회로 504: 신호선 구동 회로 512: 제어 회로 513: 신호 분할 회로 521: 동조기 522: 영상 신호 증폭 회로 523: 영상 신호 처리 회로 525: 음성 신호 증폭 회로 526: 음성 신호 처리 회로 527: 스피커 528: 제어 회로 529: 입력부 531: 하우징 532: 표시 화면 533: 스피커 534: 동작 스위치 541: 충전기 542: 하우징 543: 표시부 546: 동작 키 547: 스피커부 601: 액정 표시 패널 602: 인쇄 배선 기판 603: 화소부 604: 주사선 구동 회로 605: 주사선 구동 회로 606: 신호선 구동 회로 607: 제어기 608: CPU 609: 메모리 610: 전원 회로 611: 음성 처리 회로 612: 송수신 회로 613: FPC 614: 인터페이스 615: 안테나 포트 616: VRAM 617: DRAM 618: 플래시 메모리 619: 인터페이스 620: 제어 신호 생성 회로 621: 디코더 622: 레지스터 623: 연산 회로 624: RAM 625: 입력 수단 626: 마이크로폰 627: 스피커 628: 안테나 630: 하우징 631: 인쇄 회로 기판 632: 스피커 633: 마이크로폰 634: 송수신 회로 635: 신호 처리 회로 636: 입력 수단 637: 전지 639: 하우징 640: 안테나 701: 하우징 702: 지지대 703: 표시부 711: 본체 712: 하우징 713: 표시부 714: 키보드 715: 외부 접속 포트 716: 포인팅 장치 721: 본체 722: 표시부 723: 스위치 724: 동작 키 725: 적외선 포트 731: 하우징 732: 표시부 733: 스피커부 734: 동작 키 735: 기록 매체 삽입부 741: 본체 742: 하우징 743: 표시부 A 744: 표시부 B 745: 판독부 746: 동작 키 747: 스피커부 751: 릴리스 버튼 752: 메인 스위치 753: 뷰파인더 754: 플래시 755 : 렌즈 756: 몸통 757: 하우징 761: 접안 파인더 762: 모니터 763: 동작 버튼 800: 마이크로프로세서 801: ALU 802: ALU 제어부 803: 명령 디코더 804: 인터럽트 제어기 805: 타이밍 제어기 806: 레지스터 807: 레지스터 제어기 808: 버스 인터페이스 809: 판독 전용 메모리 810: 메모리 인터페이스 821: RFCPU 822: 아날로그 회로부 823: 디지털 회로부 824: 공진 회로 825: 정류 회로 826: 정전압 회로 827: 리셋 회로 828: 발진 회로 829: 복조 회로 830: 변조 회로 831: RF 인터페이스 832: 제어 레지스터 833: 클록 제어기 834: CPU 인터페이스 835: CPU 836: RAM 837: ROM 838: 안테나 839: 캐패시터부 840: 전력 공급 제어 회로 851: 선택 트랜지스터 852: 전류선 853: 표시 제어 트랜지스터 854: 격벽층 855: 발광층 856: 대향 전극 857: 밀봉 수지 858: 대향 기판 859: 전극 860: 전극 871: 기판 879: 반도체막 880: 게이트 배선 882: 신호선 883: 화소 전극 884: 게이트 절연막 885: 게이트 전극 887: 층간 절연막 901: 본체 902: 표시부 903: 하우징 904: 외부 접속 포트 905: 원격 제어 수신부 906: 이미지 수신부 907: 전지 908: 오디오 입력부 909: 동작 키 910: 접안부 911: 본체 912: 표시부 913: 섀시 914: 동작 스위치 921: 본체 922: 표시부 923: 섀시 924: 동작 스위치 925: 이어폰 1100: 결정성 실리콘 잉곳 1151: 결정성 실리콘층 1251: 다결정 실리콘층 전극

Claims (22)

  1. 기판이 배치되는 도가니내에서 용해액을 형성하기 위해 재료를 용해하는 단계;
    상기 용해액을 냉각하여 상기 기판을 따라 결정 성장이 이루어짐으로써 상기 기판상에 반도체층을 형성하는 단계; 및
    상기 반도체층내에 채널 형성 영역을 갖는 트랜지스터를 형성하는 단계를 포함하고,
    상기 채널 형성 영역내의 캐리어들의 이동 방향은 상기 반도체층의 상기 결정 성장의 방향과 일치하는, 반도체 장치 형성 방법.
  2. 기판이 배치되는 도가니내에서 용해액을 형성하기 위해 재료를 용해하는 단계;
    상기 용해액을 냉각하여 상기 기판을 따라 결정 성장이 이루어짐으로써 상기 기판상에 반도체층을 형성하는 단계; 및
    상기 반도체층내에 채널 형성 영역을 갖는 트랜지스터를 형성하는 단계를 포함하고,
    상기 채널 형성 영역내의 캐리어들의 이동 방향은 상기 반도체층의 상기 결정 성장의 방향과 일치하고,
    상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치 형성 방법.
  3. 기판이 배치되는 도가니내에서 용해액을 형성하기 위해 재료를 용해하는 단계;
    상기 용해액을 냉각하여 상기 기판을 따라 결정 성장이 이루어짐으로써 상기 기판상에 반도체층을 형성하는 단계; 및
    상기 반도체층내에 채널 형성 영역을 갖는 트랜지스터를 형성하는 단계를 포함하고,
    상기 채널 형성 영역내의 캐리어들의 이동 방향은 상기 반도체층의 상기 결정 성장의 방향과 일치하고,
    상기 반도체층은 실리콘 또는 게르마늄을 포함하는, 반도체 장치 형성 방법.
  4. 제 1 항, 제 2 항, 및 제 3 항 중 어느 한 항에 있어서,
    상기 도가니내에 배치되는 상기 기판은 절연 기판, 상기 절연 기판 위의 제 1 절연막, 상기 제 1 절연막 위의 제 2 절연막 및 상기 제 2 절연막 위의 제 3 절연막을 포함하는, 반도체 장치 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 절연막은 산소를 함유하는 질화 규소막이고, 상기 제 2 절연막은 질소를 함유하는 산화 규소막이고, 상기 제 3 절연막은 산화 규소막인, 반도체 장치 형성 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
KR1020107011638A 2007-10-29 2008-10-23 단결정 반도체층의 형성 방법, 결정성 반도체층의 형성 방법, 다결정층의 형성 방법, 및 반도체 장치 제작 방법 KR101576447B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007280115 2007-10-29
JPJP-P-2007-280115 2007-10-29

Publications (2)

Publication Number Publication Date
KR20100091993A KR20100091993A (ko) 2010-08-19
KR101576447B1 true KR101576447B1 (ko) 2015-12-10

Family

ID=40583368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107011638A KR101576447B1 (ko) 2007-10-29 2008-10-23 단결정 반도체층의 형성 방법, 결정성 반도체층의 형성 방법, 다결정층의 형성 방법, 및 반도체 장치 제작 방법

Country Status (5)

Country Link
US (1) US7888242B2 (ko)
JP (3) JP2009135455A (ko)
KR (1) KR101576447B1 (ko)
SG (1) SG170089A1 (ko)
WO (1) WO2009057667A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7682301B2 (en) * 2003-09-18 2010-03-23 Thoratec Corporation Rotary blood pump
KR20090074110A (ko) * 2006-03-31 2009-07-06 오퀴스 메디컬 코포레이션 회전식 혈액펌프
EP2292282B1 (en) 2008-06-23 2017-11-15 Thoratec Corporation Blood pump apparatus
CN102239334B (zh) 2008-12-08 2015-03-04 胸腔科技有限公司 离心式泵装置
JP5378010B2 (ja) 2009-03-05 2013-12-25 ソラテック コーポレーション 遠心式ポンプ装置
CN102341600B (zh) 2009-03-06 2014-12-10 胸腔科技有限公司 离心式泵装置
EP3832861A1 (en) 2009-07-29 2021-06-09 Thoratec Corporation Rotation drive device and centrifugal pump device
JP5443197B2 (ja) 2010-02-16 2014-03-19 ソラテック コーポレーション 遠心式ポンプ装置
EP2554191B1 (en) 2010-03-26 2019-05-08 Thoratec Corporation Centrifugal blood pump device
JP5681403B2 (ja) 2010-07-12 2015-03-11 ソーラテック コーポレイション 遠心式ポンプ装置
JP5577506B2 (ja) 2010-09-14 2014-08-27 ソーラテック コーポレイション 遠心式ポンプ装置
EP2693609B1 (en) 2011-03-28 2017-05-03 Thoratec Corporation Rotation and drive device and centrifugal pump device using same
JP5778960B2 (ja) * 2011-03-29 2015-09-16 株式会社Ｊｏｌｅｄ 表示パネル、表示装置および電子機器
JP6083929B2 (ja) 2012-01-18 2017-02-22 ソーラテック コーポレイション 遠心式ポンプ装置
US9371826B2 (en) 2013-01-24 2016-06-21 Thoratec Corporation Impeller position compensation using field oriented control
CN103165529B (zh) * 2013-02-20 2015-04-29 京东方科技集团股份有限公司 一种阵列基板的制备方法
US9556873B2 (en) 2013-02-27 2017-01-31 Tc1 Llc Startup sequence for centrifugal pump with levitated impeller
US9713663B2 (en) 2013-04-30 2017-07-25 Tc1 Llc Cardiac pump with speed adapted for ventricle unloading
US10052420B2 (en) 2013-04-30 2018-08-21 Tc1 Llc Heart beat identification and pump speed synchronization
KR101983157B1 (ko) * 2013-11-19 2019-05-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9623161B2 (en) 2014-08-26 2017-04-18 Tc1 Llc Blood pump and method of suction detection
EP3256183A4 (en) 2015-02-11 2018-09-19 Tc1 Llc Heart beat identification and pump speed synchronization
US10371152B2 (en) 2015-02-12 2019-08-06 Tc1 Llc Alternating pump gaps
EP3256185B1 (en) 2015-02-12 2019-10-30 Tc1 Llc System and method for controlling the position of a levitated rotor
EP3626277A1 (en) 2015-02-13 2020-03-25 Tc1 Llc Impeller suspension mechanism for heart pump
CN105097552A (zh) * 2015-08-14 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
US10117983B2 (en) 2015-11-16 2018-11-06 Tc1 Llc Pressure/flow characteristic modification of a centrifugal pump in a ventricular assist device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003529526A (ja) * 2000-04-03 2003-10-07 エス オー イ テク シリコン オン インシュレータ テクノロジース 基板製作方法及び装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05310495A (ja) * 1992-04-28 1993-11-22 Nkk Corp シリコン単結晶の製造方法および製造装置
JPH07165488A (ja) * 1993-12-10 1995-06-27 Fujitsu Ltd 結晶成長装置及び結晶成長方法
JP3342625B2 (ja) * 1995-12-27 2002-11-11 三菱マテリアルシリコン株式会社 単結晶引上装置
JPH09255487A (ja) 1996-03-18 1997-09-30 Sony Corp 薄膜半導体の製造方法
JP3814886B2 (ja) * 1996-09-05 2006-08-30 ソニー株式会社 インゴットの外周表面の陽極化成方法と、これを用いた薄膜半導体および薄膜太陽電池の製造方法と、陽極化成装置
SG67458A1 (en) 1996-12-18 1999-09-21 Canon Kk Process for producing semiconductor article
JP3962465B2 (ja) * 1996-12-18 2007-08-22 キヤノン株式会社 半導体部材の製造方法
JP3754818B2 (ja) * 1997-03-27 2006-03-15 キヤノン株式会社 半導体基板の作製方法
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000349265A (ja) * 1999-03-26 2000-12-15 Canon Inc 半導体部材の作製方法
JP2007180196A (ja) * 2005-12-27 2007-07-12 Mitsumi Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003529526A (ja) * 2000-04-03 2003-10-07 エス オー イ テク シリコン オン インシュレータ テクノロジース 基板製作方法及び装置

Also Published As

Publication number Publication date
US20090111247A1 (en) 2009-04-30
US7888242B2 (en) 2011-02-15
WO2009057667A1 (en) 2009-05-07
SG170089A1 (en) 2011-04-29
JP2009135455A (ja) 2009-06-18
KR20100091993A (ko) 2010-08-19
JP2016026388A (ja) 2016-02-12
JP2014209644A (ja) 2014-11-06

Similar Documents

Publication Publication Date Title
KR101576447B1 (ko) 단결정 반도체층의 형성 방법, 결정성 반도체층의 형성 방법, 다결정층의 형성 방법, 및 반도체 장치 제작 방법
US8563438B2 (en) Method for manufacturing semiconductor device
JP5371144B2 (ja) 半導体装置及び半導体装置の作製方法、並びに電子機器
US8053289B2 (en) Manufacturing method for thin film transistor on insulator
US7781308B2 (en) Method for manufacturing SOI substrate
JP2000150905A (ja) 半導体装置の作製方法
US7994023B2 (en) Manufacturing methods of SOI substrate and semiconductor device
JP5409033B2 (ja) 半導体装置の作製方法
US8653426B2 (en) Heat treatment apparatus and method for manufacturing SOI substrate using the heat treatment apparatus
JP5552237B2 (ja) 製造装置
US8420504B2 (en) Method for manufacturing semiconductor device
JP2009044144A (ja) 半導体装置およびその作製方法
JP5593107B2 (ja) 半導体装置の作製方法
JP2000040812A (ja) Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US20090223628A1 (en) Manufacturing apparatus of composite substrate and manufacturing method of composite substrate with use of the manufacturing apparatus
JP2003282435A (ja) 結晶質半導体膜の作製方法、薄膜トランジスタおよび半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181115

Year of fee payment: 4