JP2016026388A - 結晶性半導体層の作製方法 - Google Patents
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Abstract
【課題】大型の絶縁基板上に、大面積を有する単結晶半導体層を形成することを課題とする。【解決手段】単結晶半導体インゴットの側面に第１の多孔層及び第２の多孔層を形成し、第２の多孔層上の一部に、溝と単結晶半導体層を形成し、大型絶縁基板上に、単結晶半導体インゴットを貼り合わせ、第１の多孔層と第２の多孔層の界面に、ウォータージェットを当て、単結晶半導体層を大型絶縁基板に貼り合わせる単結晶半導体層の形成方法、あるいは、結晶性半導体インゴットに水素イオンを照射し、結晶性半導体インゴット中に水素イオン照射領域を形成し、結晶性半導体インゴットを加熱しながら大型絶縁基板上で回転させ、水素イオン照射領域から結晶性半導体層を分離し、大型絶縁基板上に貼り合わせる結晶性半導体層の形成方法に関する。【選択図】図１
Description
結晶性半導体基板から半導体層を薄片化して異種基板に接合するＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（シリコン・オン・インシュレータ））構造、特に貼り合
わせＳＯＩ技術に関する。ガラス等の絶縁表面を有する基板に単結晶もしくは多結晶の半
導体層を接合させたＳＯＩ基板の製造方法に関する。また、このようなＳＯＩ構造を有す
る基板を用いる半導体装置及びその作製方法に関する。
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（シリコン・オン・インシュレータ））構造、特に貼り合
わせＳＯＩ技術に関する。ガラス等の絶縁表面を有する基板に単結晶もしくは多結晶の半
導体層を接合させたＳＯＩ基板の製造方法に関する。また、このようなＳＯＩ構造を有す
る基板を用いる半導体装置及びその作製方法に関する。
単結晶半導体のインゴットを薄く切断して作製されるシリコンウェハに代わり、絶縁層
の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マ
イクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基板を
使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集
積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マ
イクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基板を
使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集
積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
一方、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラ
ス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入分離法を用いて
、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られ
ている（特許文献１参照）。この場合にも、単結晶シリコン片に水素イオンを注入するこ
とによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を
張り合わせ後に、微小気泡層を劈開面としてシリコン片を分離することで、ガラス基板上
に薄いシリコン層（ＳＯＩ層）を形成している。
ス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入分離法を用いて
、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られ
ている（特許文献１参照）。この場合にも、単結晶シリコン片に水素イオンを注入するこ
とによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を
張り合わせ後に、微小気泡層を劈開面としてシリコン片を分離することで、ガラス基板上
に薄いシリコン層（ＳＯＩ層）を形成している。
絶縁基板上にＳＯＩ層を形成する場合も、シリコンウェハから単結晶シリコン層を分離
しているので、単結晶シリコン層の面積は、シリコンウェハに依存してしまう。
しているので、単結晶シリコン層の面積は、シリコンウェハに依存してしまう。
例えば、大型のディスプレイを、ガラス基板上に単結晶シリコン層を貼り合わせて作製
する場合、多く使用されているのはφ３００ｍｍのシリコンウェハであり、シリコンウェ
ハの大きさはガラス基板の大きさよりも小さい。そのため、１枚のシリコンウェハではガ
ラス基板全面を覆うことができない。
する場合、多く使用されているのはφ３００ｍｍのシリコンウェハであり、シリコンウェ
ハの大きさはガラス基板の大きさよりも小さい。そのため、１枚のシリコンウェハではガ
ラス基板全面を覆うことができない。
従って、ガラス基板上に複数のシリコンウェハを貼り合わせなくてはならないが、複数
のシリコンウェハをガラス基板上に隙間無く敷き詰めることは困難である。
のシリコンウェハをガラス基板上に隙間無く敷き詰めることは困難である。
隣り合うシリコンウェハの隙間部分にはシリコンが存在しないので、回路設計上の制約
ができてしまい、デザインルールの自由度が大きく落ちることになる。
ができてしまい、デザインルールの自由度が大きく落ちることになる。
本発明では、大型の絶縁基板上に、大面積を有する単結晶半導体層を形成することを課
題とする。
題とする。
円柱状単結晶半導体インゴットを、上面の円と同心円状、あるいは、円周に沿って分離
層を設け、中心軸に対して垂直な方向に分離してゆくと、大面積を有する単結晶半導体層
を得られる。すなわち、円柱状単結晶半導体インゴットから桂剥きのように単結晶半導体
層を分離する。
層を設け、中心軸に対して垂直な方向に分離してゆくと、大面積を有する単結晶半導体層
を得られる。すなわち、円柱状単結晶半導体インゴットから桂剥きのように単結晶半導体
層を分離する。
あるいは、単結晶半導体インゴットの代わりに、多結晶半導体インゴットを用い、多結
晶半導体インゴットから多結晶半導体層を分離する。
晶半導体インゴットから多結晶半導体層を分離する。
本発明により、大型単結晶半導体層を形成することが可能である。本発明により得られ
た大型単結晶半導体層を用いることにより、ばらつきの小さい単結晶半導体層を活性層に
用いた大型半導体装置を作製することが可能である。
た大型単結晶半導体層を用いることにより、ばらつきの小さい単結晶半導体層を活性層に
用いた大型半導体装置を作製することが可能である。
本発明の大型単結晶半導体層では、結晶性不良領域が存在しないので、結晶性不良領域
を回避して回路設計をしなくてはならないという制約がなくなる。従って、半導体装置の
デザインルールの制限が極めて少なくなる。
を回避して回路設計をしなくてはならないという制約がなくなる。従って、半導体装置の
デザインルールの制限が極めて少なくなる。
また本発明により大型単結晶半導体層を形成することができるので、単結晶半導体層か
らより多くの活性層を形成することができ、半導体装置の量産が可能となる。
らより多くの活性層を形成することができ、半導体装置の量産が可能となる。
本発明は、単結晶半導体インゴットの側面に陽極化成を行い、第１の多孔層を形成し、
前記陽極化成の条件を変えることにより、第２の多孔層を形成し、前記第２の多孔層上の
一部に、溝を形成し、前記第２の多孔層上の前記溝以外の領域に、エピタキシャル成長し
た単結晶半導体層を形成し、大型絶縁基板上に、第１の絶縁膜、第２の絶縁膜、テトラエ
チルオルソシリケートを原料とした酸化珪素膜を用いて第３の絶縁膜を形成し、前記大型
絶縁基板上の前記第３の絶縁膜上に、前記単結晶半導体インゴット上の前記溝を貼り合わ
せ、前記第１の多孔層と前記第２の多孔層の界面に、ウォータージェットを当て、前記単
結晶半導体インゴットを回転させながら、前記単結晶半導体層及び前記第２の多孔層を、
前記単結晶半導体インゴットから分離し、前記単結晶半導体層を前記第３の絶縁膜に貼り
合わせ、前記大型絶縁基板上に、前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁
膜、前記単結晶半導体層、前記第２の多孔層が形成され、前記第２の多孔層が除去される
ことを特徴とする単結晶半導体層の形成方法に関するものである。
前記陽極化成の条件を変えることにより、第２の多孔層を形成し、前記第２の多孔層上の
一部に、溝を形成し、前記第２の多孔層上の前記溝以外の領域に、エピタキシャル成長し
た単結晶半導体層を形成し、大型絶縁基板上に、第１の絶縁膜、第２の絶縁膜、テトラエ
チルオルソシリケートを原料とした酸化珪素膜を用いて第３の絶縁膜を形成し、前記大型
絶縁基板上の前記第３の絶縁膜上に、前記単結晶半導体インゴット上の前記溝を貼り合わ
せ、前記第１の多孔層と前記第２の多孔層の界面に、ウォータージェットを当て、前記単
結晶半導体インゴットを回転させながら、前記単結晶半導体層及び前記第２の多孔層を、
前記単結晶半導体インゴットから分離し、前記単結晶半導体層を前記第３の絶縁膜に貼り
合わせ、前記大型絶縁基板上に、前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁
膜、前記単結晶半導体層、前記第２の多孔層が形成され、前記第２の多孔層が除去される
ことを特徴とする単結晶半導体層の形成方法に関するものである。
また本発明は、結晶性半導体インゴットの側面から、前記結晶性半導体インゴットの中
心軸に垂直な方向に水素イオンを照射し、前記結晶性半導体インゴット中に円状に水素イ
オン照射領域を形成し、前記結晶性半導体インゴットを円周に沿った方向に回転させ、前
記結晶性半導体インゴットの中心軸に垂直な方向に移動させ、前記水素イオン照射領域か
ら結晶性半導体層が分離され、大型絶縁基板上に貼り合わせられていくことを特徴とする
結晶性半導体層の形成方法に関する。
心軸に垂直な方向に水素イオンを照射し、前記結晶性半導体インゴット中に円状に水素イ
オン照射領域を形成し、前記結晶性半導体インゴットを円周に沿った方向に回転させ、前
記結晶性半導体インゴットの中心軸に垂直な方向に移動させ、前記水素イオン照射領域か
ら結晶性半導体層が分離され、大型絶縁基板上に貼り合わせられていくことを特徴とする
結晶性半導体層の形成方法に関する。
また本発明は、円柱状の結晶性半導体インゴットを回転させながら、前記結晶性半導体
インゴットに水素イオンを照射して、円状に水素イオン照射領域を形成し、前記結晶性半
導体インゴットの前記水素イオン照射領域の外側の領域と、大型絶縁基板を接触させ、か
つ、前記大型絶縁基板が前記結晶性半導体インゴットの前記水素イオン照射領域の外側の
領域を包み込むように貼り合わせ、前記大型絶縁基板及び前記結晶性半導体インゴットを
加熱しながら、前記水素イオン照射領域から、前記水素イオン照射領域の外側の領域であ
る結晶性半導体層を分離し、前記結晶性半導体層を前記大型絶縁基板への貼り合わせるこ
とを特徴とする結晶性半導体層の形成方法に関する。
インゴットに水素イオンを照射して、円状に水素イオン照射領域を形成し、前記結晶性半
導体インゴットの前記水素イオン照射領域の外側の領域と、大型絶縁基板を接触させ、か
つ、前記大型絶縁基板が前記結晶性半導体インゴットの前記水素イオン照射領域の外側の
領域を包み込むように貼り合わせ、前記大型絶縁基板及び前記結晶性半導体インゴットを
加熱しながら、前記水素イオン照射領域から、前記水素イオン照射領域の外側の領域であ
る結晶性半導体層を分離し、前記結晶性半導体層を前記大型絶縁基板への貼り合わせるこ
とを特徴とする結晶性半導体層の形成方法に関する。
また本発明は、角形多結晶半導体インゴットに、水素イオンを照射して、前記角形多結
晶半導体インゴット中に水素イオン照射領域を形成し、大型絶縁基板上に、第１の絶縁膜
、第２の絶縁膜、テトラエチルオルソシリケートを原料とした酸化珪素膜を用いて第３の
絶縁膜を形成し、前記第３の絶縁膜と、前記角形多結晶半導体インゴットの多結晶半導体
層となる領域を向かい合わせ、加熱して、前記水素イオン照射領域から前記多結晶半導体
層を分離し、前記大型絶縁基板上に前記多結晶半導体層を貼り合わせることを特徴とする
多結晶半導体層の形成方法に関する。
晶半導体インゴット中に水素イオン照射領域を形成し、大型絶縁基板上に、第１の絶縁膜
、第２の絶縁膜、テトラエチルオルソシリケートを原料とした酸化珪素膜を用いて第３の
絶縁膜を形成し、前記第３の絶縁膜と、前記角形多結晶半導体インゴットの多結晶半導体
層となる領域を向かい合わせ、加熱して、前記水素イオン照射領域から前記多結晶半導体
層を分離し、前記大型絶縁基板上に前記多結晶半導体層を貼り合わせることを特徴とする
多結晶半導体層の形成方法に関する。
また本発明は、単結晶半導体インゴットの側面に陽極化成を行い、第１の多孔層を形成
し、前記陽極化成の条件を変えることにより、前記第１の多孔層上に第２の多孔層を形成
し、前記第２の多孔層上の一部に、溝を形成し、前記第２の多孔層上の前記溝以外の領域
に、エピタキシャル成長した単結晶半導体層を形成し、大型絶縁基板上に、第１の絶縁膜
、第２の絶縁膜、テトラエチルオルソシリケートを原料とした酸化珪素膜を用いて第３の
絶縁膜を形成し、前記大型絶縁基板上の前記第３の絶縁膜上に、前記単結晶半導体インゴ
ット上の前記溝を貼り合わせ、前記第１の多孔層と前記第２の多孔層の界面に、ウォータ
ージェットを当て、前記単結晶半導体インゴットを回転させながら、前記単結晶半導体層
及び前記第２の多孔層を、前記単結晶半導体インゴットから分離し、前記単結晶半導体層
を前記第３の絶縁膜に貼り合わせ、前記大型絶縁基板上に、前記第１の絶縁膜、前記第２
の絶縁膜、前記第３の絶縁膜、前記単結晶半導体層、前記第２の多孔層が形成され、前記
第２の多孔層が除去され、前記単結晶半導体層を、エッチングして島状半導体領域を形成
し、前記島状半導体領域上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、ゲート電
極を形成し、前記ゲート電極をマスクとして、前記島状半導体領域に一導電性を付与する
不純物元素を添加し、前記島状半導体領域中に、ソース領域、ドレイン領域、チャネル形
成領域を形成することを特徴とする半導体装置の作製方法に関する。
し、前記陽極化成の条件を変えることにより、前記第１の多孔層上に第２の多孔層を形成
し、前記第２の多孔層上の一部に、溝を形成し、前記第２の多孔層上の前記溝以外の領域
に、エピタキシャル成長した単結晶半導体層を形成し、大型絶縁基板上に、第１の絶縁膜
、第２の絶縁膜、テトラエチルオルソシリケートを原料とした酸化珪素膜を用いて第３の
絶縁膜を形成し、前記大型絶縁基板上の前記第３の絶縁膜上に、前記単結晶半導体インゴ
ット上の前記溝を貼り合わせ、前記第１の多孔層と前記第２の多孔層の界面に、ウォータ
ージェットを当て、前記単結晶半導体インゴットを回転させながら、前記単結晶半導体層
及び前記第２の多孔層を、前記単結晶半導体インゴットから分離し、前記単結晶半導体層
を前記第３の絶縁膜に貼り合わせ、前記大型絶縁基板上に、前記第１の絶縁膜、前記第２
の絶縁膜、前記第３の絶縁膜、前記単結晶半導体層、前記第２の多孔層が形成され、前記
第２の多孔層が除去され、前記単結晶半導体層を、エッチングして島状半導体領域を形成
し、前記島状半導体領域上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、ゲート電
極を形成し、前記ゲート電極をマスクとして、前記島状半導体領域に一導電性を付与する
不純物元素を添加し、前記島状半導体領域中に、ソース領域、ドレイン領域、チャネル形
成領域を形成することを特徴とする半導体装置の作製方法に関する。
本発明において、前記単結晶半導体インゴットは、単結晶シリコンインゴットであり、
前記単結晶半導体層は、単結晶シリコン層である。
前記単結晶半導体層は、単結晶シリコン層である。
また本発明において、結晶性半導体インゴットの側面から、前記結晶性半導体インゴッ
トを回転させながら、前記結晶性半導体インゴットの中心軸に垂直な方向に水素イオンを
照射し、前記結晶性半導体インゴット中に円状に水素イオン照射領域を形成し、前記結晶
性半導体インゴットの中心軸に垂直な方向に移動させ、前記水素イオン照射領域から結晶
性半導体層が分離され、大型絶縁基板上に貼り合わせられ、前記結晶性半導体層を、エッ
チングして島状半導体領域を形成し、前記島状半導体領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、前記ゲート電極をマスクとして、前記島状
半導体領域に一導電性を付与する不純物元素を添加し、前記島状半導体領域中に、ソース
領域、ドレイン領域、チャネル形成領域を形成することを特徴とする半導体装置の作製方
法に関する。
トを回転させながら、前記結晶性半導体インゴットの中心軸に垂直な方向に水素イオンを
照射し、前記結晶性半導体インゴット中に円状に水素イオン照射領域を形成し、前記結晶
性半導体インゴットの中心軸に垂直な方向に移動させ、前記水素イオン照射領域から結晶
性半導体層が分離され、大型絶縁基板上に貼り合わせられ、前記結晶性半導体層を、エッ
チングして島状半導体領域を形成し、前記島状半導体領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、前記ゲート電極をマスクとして、前記島状
半導体領域に一導電性を付与する不純物元素を添加し、前記島状半導体領域中に、ソース
領域、ドレイン領域、チャネル形成領域を形成することを特徴とする半導体装置の作製方
法に関する。
本発明において、前記結晶性半導体インゴットを、加熱しながら、円周に沿った方向に
回転させる。
回転させる。
また本発明は、円柱状の結晶性半導体インゴットを回転させながら、前記結晶性半導体
インゴットに水素イオンを照射して、円状に水素イオン照射領域を形成し、前記結晶性半
導体インゴットの前記水素イオン照射領域の外側の領域と、大型絶縁基板を接触させ、か
つ、前記大型絶縁基板が前記結晶性半導体インゴットの前記水素イオン照射領域の外側の
領域を包み込むように貼り合わせ、前記大型絶縁基板及び前記結晶性半導体インゴットを
加熱しながら、前記水素イオン照射領域から、前記水素イオン照射領域の外側の領域であ
る結晶性半導体層を分離し、前記結晶性半導体層を前記大型絶縁基板へ貼り合わせ、前記
結晶性半導体層を、エッチングして島状半導体領域を形成し、前記島状半導体領域上に、
ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、ゲート電極を形成し、前記ゲート電極を
マスクとして、前記島状半導体領域に一導電性を付与する不純物元素を添加し、前記島状
半導体領域中に、ソース領域、ドレイン領域、チャネル形成領域を形成することを特徴と
する半導体装置の作製方法に関する。
インゴットに水素イオンを照射して、円状に水素イオン照射領域を形成し、前記結晶性半
導体インゴットの前記水素イオン照射領域の外側の領域と、大型絶縁基板を接触させ、か
つ、前記大型絶縁基板が前記結晶性半導体インゴットの前記水素イオン照射領域の外側の
領域を包み込むように貼り合わせ、前記大型絶縁基板及び前記結晶性半導体インゴットを
加熱しながら、前記水素イオン照射領域から、前記水素イオン照射領域の外側の領域であ
る結晶性半導体層を分離し、前記結晶性半導体層を前記大型絶縁基板へ貼り合わせ、前記
結晶性半導体層を、エッチングして島状半導体領域を形成し、前記島状半導体領域上に、
ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、ゲート電極を形成し、前記ゲート電極を
マスクとして、前記島状半導体領域に一導電性を付与する不純物元素を添加し、前記島状
半導体領域中に、ソース領域、ドレイン領域、チャネル形成領域を形成することを特徴と
する半導体装置の作製方法に関する。
本発明において、前記大型絶縁基板上に、第１の絶縁膜、第２の絶縁膜、テトラエチル
オルソシリケートを原料とした酸化珪素膜を用いて第３の絶縁膜が形成されている。
オルソシリケートを原料とした酸化珪素膜を用いて第３の絶縁膜が形成されている。
本発明において、前記結晶性半導体インゴットは、結晶性シリコンインゴットであり、
前記結晶性半導体層は、結晶性シリコン層である。
前記結晶性半導体層は、結晶性シリコン層である。
本発明において、前記結晶性半導体インゴットは、単結晶半導体インゴットまたは多結
晶半導体インゴットであり、前記結晶性半導体層は、単結晶半導体層または多結晶半導体
層である。
晶半導体インゴットであり、前記結晶性半導体層は、単結晶半導体層または多結晶半導体
層である。
また本発明は、角形多結晶半導体インゴットに、水素イオンを照射して、前記角形多結
晶半導体インゴット中に水素イオン照射領域を形成し、大型絶縁基板上に、第１の絶縁膜
、第２の絶縁膜、テトラエチルオルソシリケートを原料とした酸化珪素膜を用いて第３の
絶縁膜を形成し、前記第３の絶縁膜と、前記角形多結晶半導体インゴットの多結晶半導体
層となる領域を向かい合わせ、加熱して、前記水素イオン照射領域から前記多結晶半導体
層を分離し、前記大型絶縁基板上に前記多結晶半導体層を貼り合わせ、前記多結晶半導体
層を、エッチングして島状半導体領域を形成し、前記島状半導体領域上に、ゲート絶縁膜
を形成し、前記ゲート絶縁膜上に、ゲート電極を形成し、前記ゲート電極をマスクとして
、前記島状半導体領域に一導電性を付与する不純物元素を添加し、前記島状半導体領域中
に、ソース領域、ドレイン領域、チャネル形成領域を形成することを特徴とする半導体装
置の作製方法に関する。
晶半導体インゴット中に水素イオン照射領域を形成し、大型絶縁基板上に、第１の絶縁膜
、第２の絶縁膜、テトラエチルオルソシリケートを原料とした酸化珪素膜を用いて第３の
絶縁膜を形成し、前記第３の絶縁膜と、前記角形多結晶半導体インゴットの多結晶半導体
層となる領域を向かい合わせ、加熱して、前記水素イオン照射領域から前記多結晶半導体
層を分離し、前記大型絶縁基板上に前記多結晶半導体層を貼り合わせ、前記多結晶半導体
層を、エッチングして島状半導体領域を形成し、前記島状半導体領域上に、ゲート絶縁膜
を形成し、前記ゲート絶縁膜上に、ゲート電極を形成し、前記ゲート電極をマスクとして
、前記島状半導体領域に一導電性を付与する不純物元素を添加し、前記島状半導体領域中
に、ソース領域、ドレイン領域、チャネル形成領域を形成することを特徴とする半導体装
置の作製方法に関する。
本発明において、前記角形多結晶半導体インゴットは、角形多結晶シリコンインゴット
であり、前記多結晶半導体層は、多結晶シリコン層である。
であり、前記多結晶半導体層は、多結晶シリコン層である。
本発明において、前記第１の絶縁膜は、酸素を含む窒化珪素膜を用いて形成され、前記
第２の絶縁膜は、窒素を含む酸化珪素膜を用いて形成される。
第２の絶縁膜は、窒素を含む酸化珪素膜を用いて形成される。
なお本発明において、テトラエチルオルソシリケートを原料とした酸化珪素膜を用いる
代わりに、珪素膜を熱酸化して得られた熱酸化膜（酸化珪素膜）を第３の絶縁膜としても
よい。
代わりに、珪素膜を熱酸化して得られた熱酸化膜（酸化珪素膜）を第３の絶縁膜としても
よい。
本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の
説明に限定されない。本発明の趣旨およびその範囲から逸脱することなく、その形態およ
び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したが
って、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない
。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図
面間でも共通して用いる。
説明に限定されない。本発明の趣旨およびその範囲から逸脱することなく、その形態およ
び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したが
って、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない
。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図
面間でも共通して用いる。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装
置全般を示し、液晶、エレクトロルミネセンス（ＥＬ）等を用いた表示装置、半導体回路
及び電子機器は全て半導体装置とする。
置全般を示し、液晶、エレクトロルミネセンス（ＥＬ）等を用いた表示装置、半導体回路
及び電子機器は全て半導体装置とする。
［実施の形態１］
本実施の形態を、図１（Ａ）〜図１（Ｃ）、図２（Ａ）〜図２（Ｄ）、図７（Ａ）〜図
７（Ｅ）を用いて説明する。
本実施の形態を、図１（Ａ）〜図１（Ｃ）、図２（Ａ）〜図２（Ｄ）、図７（Ａ）〜図
７（Ｅ）を用いて説明する。
本実施の形態では、単結晶半導体インゴットとして、シリコンインゴットを用い、大面
積を有する単結晶半導体層として、単結晶シリコン層を、シリコンインゴットから分離し
て、大型絶縁基板、例えば大型ガラス基板に貼り合わせる例について述べる。
積を有する単結晶半導体層として、単結晶シリコン層を、シリコンインゴットから分離し
て、大型絶縁基板、例えば大型ガラス基板に貼り合わせる例について述べる。
まず、シリコンインゴット１００の側面全体に陽極化成を行い、第１の多孔層及び第２
の多孔層として、第１のポーラスシリコン層１０１及び第２のポーラスシリコン層１０２
を形成する。本実施の形態では、シリコンインゴット１００は直径３０ｃｍ、長さ１００
ｃｍ以上のものを使用する。
の多孔層として、第１のポーラスシリコン層１０１及び第２のポーラスシリコン層１０２
を形成する。本実施の形態では、シリコンインゴット１００は直径３０ｃｍ、長さ１００
ｃｍ以上のものを使用する。
ただし本発明では、半導体としてシリコンに限定されるものではなく、可能であれば他
の半導体、例えばゲルマニウム、シリコンゲルマニウム等、並びに、酸化物半導体等を用
いてもよい。このような、半導体インゴットを用いて、大面積を有する単結晶半導体層を
形成すればよい。また多孔層もその半導体に応じた多孔層となる。
の半導体、例えばゲルマニウム、シリコンゲルマニウム等、並びに、酸化物半導体等を用
いてもよい。このような、半導体インゴットを用いて、大面積を有する単結晶半導体層を
形成すればよい。また多孔層もその半導体に応じた多孔層となる。
図１（Ｃ）に示すように、容器１１１中にフッ酸とエタノールの混合溶液１１３を満た
し、その中にシリコンインゴット１００を設置する。シリコンインゴット１００を陽極、
容器１１１の内側に設置された電極１１２を陰極として、電流源１１５につなげ電流を印
加する。電極１１２は、白金（Ｐｔ）等を用いればよい。
し、その中にシリコンインゴット１００を設置する。シリコンインゴット１００を陽極、
容器１１１の内側に設置された電極１１２を陰極として、電流源１１５につなげ電流を印
加する。電極１１２は、白金（Ｐｔ）等を用いればよい。
電流を印加すると、シリコンインゴット１００の表面に、数ｎｍ径の微細孔が数十ｎｍ
の間隔でポーラスシリコン層が形成される。
の間隔でポーラスシリコン層が形成される。
ポーラスシリコン層形成の際に、形成条件、例えば電流密度を変えることにより、第１
のポーラスシリコン層１０１と第２のポーラスシリコン層１０２を形成することができる
。
のポーラスシリコン層１０１と第２のポーラスシリコン層１０２を形成することができる
。
第１のポーラスシリコン層１０１と第２のポーラスシリコン層１０２の界面にはひずみ
が局在する。第２のポーラスシリコン層１０２の孔の大きさが大きい程、ひずみが大きく
なる。
が局在する。第２のポーラスシリコン層１０２の孔の大きさが大きい程、ひずみが大きく
なる。
その後、水素雰囲気中で１０００〜１１００℃程度で加熱する。この加熱工程によって
、第１のポーラスシリコン層１０１と第２のポーラスシリコン層１０２それぞれの表面に
形成された孔が封止され、平坦化される。
、第１のポーラスシリコン層１０１と第２のポーラスシリコン層１０２それぞれの表面に
形成された孔が封止され、平坦化される。
次いで、第２ポーラスシリコン層１０２上に、ＣＶＤ法等によりシリコンエピタキシャ
ル層１０３（単結晶シリコン層）を成長させる。この時、第２ポーラスシリコン層１０２
の側面に、溝１０４を形成してもよい。溝１０４を形成しなくても、後の工程でウォータ
ージェット１３０を当てることにより、第１のポーラスシリコン層１０１と第２のポーラ
スシリコン層１０２を分離することができる。
ル層１０３（単結晶シリコン層）を成長させる。この時、第２ポーラスシリコン層１０２
の側面に、溝１０４を形成してもよい。溝１０４を形成しなくても、後の工程でウォータ
ージェット１３０を当てることにより、第１のポーラスシリコン層１０１と第２のポーラ
スシリコン層１０２を分離することができる。
溝１０４を形成する場合は、エピタキシャル層１０３を成長させる際に、第２ポーラス
シリコン層１０２の一部にマスクを形成し、エピタキシャル成長させないことで形成して
もよい。
シリコン層１０２の一部にマスクを形成し、エピタキシャル成長させないことで形成して
もよい。
また溝１０４を形成する場合は、エピタキシャル層１０３を第２ポーラスシリコン層１
０２の全面に形成してから、レーザやブレード等のダイサーでエピタキシャル層１０３の
一部を除去することにより形成してもよい。
０２の全面に形成してから、レーザやブレード等のダイサーでエピタキシャル層１０３の
一部を除去することにより形成してもよい。
以上のように、シリコンインゴット１００上に、第１のポーラスシリコン層１０１、第
２のポーラスシリコン層１０２、シリコンエピタキシャル層１０３、溝１０４を形成し、
これら全部を合わせたものをインゴット１０５とする。図１（Ａ）はインゴット１０５の
断面図、図１（Ｂ）はインゴット１０５の斜視図である。
２のポーラスシリコン層１０２、シリコンエピタキシャル層１０３、溝１０４を形成し、
これら全部を合わせたものをインゴット１０５とする。図１（Ａ）はインゴット１０５の
断面図、図１（Ｂ）はインゴット１０５の斜視図である。
また、本実施の形態では、大型絶縁基板１２０としてガラス基板を用い、大型絶縁基板
１２０上に、第１の絶縁膜１２１、第２の絶縁膜１２２、第３の絶縁膜１２３を形成する
。本実施の形態では、プラズマＣＶＤ法により、第１の絶縁膜１２１として酸素を含む窒
化珪素膜、第２の絶縁膜１２２として窒素を含む酸化珪素膜を形成する。さらに第３の絶
縁膜１２３としては、プラズマＣＶＤ法により、ＴＥＯＳ（テトラエチルオルソシリケー
ト）を原料として、５０〜１００ｎｍの膜厚になるように酸化珪素膜を形成する。また第
３の絶縁膜１２３として、まず珪素膜を形成し、それを熱酸化して得られた熱酸化膜（酸
化珪素膜）を用いてもよい。また、大型絶縁基板１２０、第１の絶縁膜１２１、第２の絶
縁膜１２２、第３の絶縁膜１２３を合わせて、基板１２４と呼ぶ（図２（Ａ）参照）。
１２０上に、第１の絶縁膜１２１、第２の絶縁膜１２２、第３の絶縁膜１２３を形成する
。本実施の形態では、プラズマＣＶＤ法により、第１の絶縁膜１２１として酸素を含む窒
化珪素膜、第２の絶縁膜１２２として窒素を含む酸化珪素膜を形成する。さらに第３の絶
縁膜１２３としては、プラズマＣＶＤ法により、ＴＥＯＳ（テトラエチルオルソシリケー
ト）を原料として、５０〜１００ｎｍの膜厚になるように酸化珪素膜を形成する。また第
３の絶縁膜１２３として、まず珪素膜を形成し、それを熱酸化して得られた熱酸化膜（酸
化珪素膜）を用いてもよい。また、大型絶縁基板１２０、第１の絶縁膜１２１、第２の絶
縁膜１２２、第３の絶縁膜１２３を合わせて、基板１２４と呼ぶ（図２（Ａ）参照）。
大型絶縁基板１２０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス
、バリウムホウケイ酸ガラスのようなガラス基板、あるいはそのようなガラス基板以外に
も、石英ガラスのような半導体基板の他、プラスチック基板等を適用することができる。
、バリウムホウケイ酸ガラスのようなガラス基板、あるいはそのようなガラス基板以外に
も、石英ガラスのような半導体基板の他、プラスチック基板等を適用することができる。
次いで、インゴット１０５の溝１０４を基板１２４に貼り合わせる。溝１０４を形成し
ない場合は、エピタキシャル層１０３の一部を基板１２４に接触させる。
ない場合は、エピタキシャル層１０３の一部を基板１２４に接触させる。
さらに、第１のポーラスシリコン層１０１と第２のポーラスシリコン層１０２との界面
の歪みの大きな場所に、ウォータージェット１３０を当てることにより、第１のポーラス
シリコン層１０１と第２のポーラスシリコン層１０２との界面のゆがみの大きな箇所で分
離する。
の歪みの大きな場所に、ウォータージェット１３０を当てることにより、第１のポーラス
シリコン層１０１と第２のポーラスシリコン層１０２との界面のゆがみの大きな箇所で分
離する。
図２（Ｂ）は、基板１２４とインゴット１０５を、インゴット１０５の側面から見た側
面図、図２（Ｃ）は、基板１２４とインゴット１０５を、インゴット１０５の断面から見
た断面図である。
面図、図２（Ｃ）は、基板１２４とインゴット１０５を、インゴット１０５の断面から見
た断面図である。
図２（Ｂ）に示すように、ウォータージェット１３０は、インゴット１０５の断面に対
して当てられる。また、図２（Ｃ）においては図示されていないが、ウォータージェット
１３０は、紙面の表面から裏面に向かう方向に当てられている。
して当てられる。また、図２（Ｃ）においては図示されていないが、ウォータージェット
１３０は、紙面の表面から裏面に向かう方向に当てられている。
インゴット１０５は、基板１２４上で、インゴット１０５の中心軸に対して垂直な方向
に回転され、矢印１３５が示す移動方向に進みながら、溝１０４をきっかけとして、シリ
コンエピタキシャル層１０３及び第２のポーラスシリコン層１０２が分離される（図２（
Ｄ）参照）。
に回転され、矢印１３５が示す移動方向に進みながら、溝１０４をきっかけとして、シリ
コンエピタキシャル層１０３及び第２のポーラスシリコン層１０２が分離される（図２（
Ｄ）参照）。
本実施の形態では、シリコンインゴット１００として直径３０ｃｍ、長さ１００ｃｍ以
上のものを用いているので、９４．２ｃｍ×１００ｃｍ以上という大面積を有するシリコ
ンエピタキシャル層１０３を、基板１２４上に形成することができる。
上のものを用いているので、９４．２ｃｍ×１００ｃｍ以上という大面積を有するシリコ
ンエピタキシャル層１０３を、基板１２４上に形成することができる。
さらに、基板１２４上のシリコンエピタキシャル層１０３と、第２のポーラスシリコン
層１０２から、選択エッチングにより第２のポーラスシリコン層１０２を除去する（図７
（Ａ）参照）。ポーラスシリコンは表面積が非常に大きいため（例えば、約１００ｍ２／
ｃｍ３）、エッチング速度が速い。従って、第２のポーラスシリコン層１０２のみが選択
的にエッチングされ、シリコンエピタキシャル層１０３のみが基板１２４上に残存する。
層１０２から、選択エッチングにより第２のポーラスシリコン層１０２を除去する（図７
（Ａ）参照）。ポーラスシリコンは表面積が非常に大きいため（例えば、約１００ｍ２／
ｃｍ３）、エッチング速度が速い。従って、第２のポーラスシリコン層１０２のみが選択
的にエッチングされ、シリコンエピタキシャル層１０３のみが基板１２４上に残存する。
さらに、エッチング後は、水素アニール法により表面シリコン原子の移動を促進させて
、シリコンエピタキシャル層１０３を、原子レベルで平坦化する。
、シリコンエピタキシャル層１０３を、原子レベルで平坦化する。
以上の方法により大面積を有する基板１２４の全面に、シリコンエピタキシャル層１０
３を形成することができる。
３を形成することができる。
また、第２のポーラスシリコン層１０２とシリコンエピタキシャル層１０３を分離した
シリコンインゴット１００及び第１のポーラスシリコン層１０１（図７（Ｂ）参照）は、
第２のポーラスシリコン層１０２を形成するところから同様の手順をふむことにより、再
利用可能である（図７（Ｃ）参照）。
シリコンインゴット１００及び第１のポーラスシリコン層１０１（図７（Ｂ）参照）は、
第２のポーラスシリコン層１０２を形成するところから同様の手順をふむことにより、再
利用可能である（図７（Ｃ）参照）。
あるいは、残存する第１のポーラスシリコン層１０１をシリコンインゴット１００から
一度除去し（図７（Ｄ）参照）、新たに第１のポーラスシリコン層１０１及び第２のポー
ラスシリコン層１０２を形成してもよい（図７（Ｅ）参照）。
一度除去し（図７（Ｄ）参照）、新たに第１のポーラスシリコン層１０１及び第２のポー
ラスシリコン層１０２を形成してもよい（図７（Ｅ）参照）。
また、シリコンインゴット１００の直径が小さくなった場合、シリコンウェハとしての
使用も可能である。
使用も可能である。
本実施の形態により、大面積を有する絶縁基板上に、大面積を有する単結晶シリコン層
を形成することが可能となる。さらに、単結晶シリコン層を形成する材料であるシリコン
インゴットを繰り返し用いることができ、大面積を有する単結晶シリコン層の量産が可能
である。
を形成することが可能となる。さらに、単結晶シリコン層を形成する材料であるシリコン
インゴットを繰り返し用いることができ、大面積を有する単結晶シリコン層の量産が可能
である。
［実施の形態２］
本実施の形態では、実施の形態１とは異なる方法で、大面積を有する単結晶シリコン層
を得る方法、並びに、得られた単結晶シリコン層を用いて半導体装置を作製する方法につ
いて、図３（Ａ）〜図３（Ｂ）、図４（Ａ）〜図４（Ｄ）、図８（Ａ）〜図８（Ｃ）を用
いて説明する。
本実施の形態では、実施の形態１とは異なる方法で、大面積を有する単結晶シリコン層
を得る方法、並びに、得られた単結晶シリコン層を用いて半導体装置を作製する方法につ
いて、図３（Ａ）〜図３（Ｂ）、図４（Ａ）〜図４（Ｄ）、図８（Ａ）〜図８（Ｃ）を用
いて説明する。
また本実施の形態では、実施の形態１と同様に、単結晶半導体インゴットとして、シリ
コンインゴットを用い、大面積を有する単結晶半導体層として、単結晶シリコン層を、シ
リコンインゴットから分離して、大型絶縁基板、例えば大型ガラス基板に貼り合わせる例
について述べる。
コンインゴットを用い、大面積を有する単結晶半導体層として、単結晶シリコン層を、シ
リコンインゴットから分離して、大型絶縁基板、例えば大型ガラス基板に貼り合わせる例
について述べる。
まず実施の形態１を基にして、大型絶縁基板１２０上に、第１の絶縁膜１２１、第２の
絶縁膜１２２、第３の絶縁膜１２３を形成した、基板１２４を用意する。
絶縁膜１２２、第３の絶縁膜１２３を形成した、基板１２４を用意する。
本実施の形態では、大型絶縁基板１２０として、６８０ｍｍ×８８０ｍｍ、または、７
３０ｍｍ×９２０ｍｍのガラス基板を用いる。
３０ｍｍ×９２０ｍｍのガラス基板を用いる。
一方、シリコンインゴット１００は、例えば、直径３００ｍｍ（円周は約９４２ｍｍ）
、長さ１０００ｍｍのものを用いる。
、長さ１０００ｍｍのものを用いる。
基板１２４にシリコンインゴット１００を設置し、基板１２４の、シリコンインゴット
１００が設置されていない面に圧着用ローラ１４１を設置する。圧着用ローラ１４１とシ
リコンインゴット１００はそれぞれ点線の矢印１４２及び１４３の向きに回転する（図３
（Ａ）参照）。なお、図３（Ａ）は、シリコンインゴット１００の断面方向から見た断面
図であり、図３（Ｂ）はシリコンインゴット１００が設置されている基板１２４の面側か
ら見た斜視図である。
１００が設置されていない面に圧着用ローラ１４１を設置する。圧着用ローラ１４１とシ
リコンインゴット１００はそれぞれ点線の矢印１４２及び１４３の向きに回転する（図３
（Ａ）参照）。なお、図３（Ａ）は、シリコンインゴット１００の断面方向から見た断面
図であり、図３（Ｂ）はシリコンインゴット１００が設置されている基板１２４の面側か
ら見た斜視図である。
シリコンインゴット１００の表面には、シリコンインゴット１００表面を平坦化する平
坦化処理装置１４７が設置されている。
坦化処理装置１４７が設置されている。
シリコンインゴット１００の表面から、シリコンインゴット１００の中心軸に垂直な方
向に水素イオンを照射する。具体的には、シリコンインゴット１００に、水素イオン１４
５のイオンドーピングまたはイオン注入を行う。これにより、シリコンインゴット１００
の内部に螺旋状に水素イオン照射領域１４６が形成される。
向に水素イオンを照射する。具体的には、シリコンインゴット１００に、水素イオン１４
５のイオンドーピングまたはイオン注入を行う。これにより、シリコンインゴット１００
の内部に螺旋状に水素イオン照射領域１４６が形成される。
シリコンインゴット１００を基板１２４に設置後、シリコンインゴット１００を、加熱
しながら、シリコンインゴット１００の円周に沿った方向である点線の矢印１４３に沿っ
て回転しながら、かつ、実線の矢印１４４に示す、シリコンインゴット１００の中心軸に
垂直な方向である移動方向に進ませる。これにより、水素イオン照射領域１４６から単結
晶シリコン層１５１が分離し、基板１２４上に貼り合わせられてゆく。
しながら、シリコンインゴット１００の円周に沿った方向である点線の矢印１４３に沿っ
て回転しながら、かつ、実線の矢印１４４に示す、シリコンインゴット１００の中心軸に
垂直な方向である移動方向に進ませる。これにより、水素イオン照射領域１４６から単結
晶シリコン層１５１が分離し、基板１２４上に貼り合わせられてゆく。
シリコンインゴット１００の半径方向に垂直な方向（中心軸方向）の結晶方位１６１、
並びに、基板１２４上に形成された単結晶シリコン層１５１の結晶方位１６２は等しくな
る（図４（Ａ）参照）。また、単結晶シリコン層１５１の結晶方位１６２は、シリコンイ
ンゴット１００の移動方向（実線の矢印１４４）に垂直、かつ、基板１２４の法線方向に
垂直である。
並びに、基板１２４上に形成された単結晶シリコン層１５１の結晶方位１６２は等しくな
る（図４（Ａ）参照）。また、単結晶シリコン層１５１の結晶方位１６２は、シリコンイ
ンゴット１００の移動方向（実線の矢印１４４）に垂直、かつ、基板１２４の法線方向に
垂直である。
従って、単結晶シリコン層１５１を基板１２４全面に形成後（図４（Ｂ）参照）、単結
晶シリコン層１５１を用いて半導体装置、例えば、トランジスタを形成する場合、矢印１
６３に示されるトランジスタのキャリアの流れる方向を、単結晶シリコン層１５１の結晶
方位１６２と等しくなるように回路を設計すれば、バラツキが低減された半導体装置が作
製できる（図４（Ｃ）及び図４（Ｄ）参照）。
晶シリコン層１５１を用いて半導体装置、例えば、トランジスタを形成する場合、矢印１
６３に示されるトランジスタのキャリアの流れる方向を、単結晶シリコン層１５１の結晶
方位１６２と等しくなるように回路を設計すれば、バラツキが低減された半導体装置が作
製できる（図４（Ｃ）及び図４（Ｄ）参照）。
なお図４（Ｃ）及び図４（Ｄ）に示すトランジスタは、単結晶シリコン層１５１から形
成される活性層１７１と、ゲート電極１７２を有している。さらに活性層１７１中には、
ソース領域またはドレイン領域の一方である領域１８１、ソース領域またはドレイン領域
の他方である領域１８２、並びに、領域１８１及び領域１８２に挟まれ、ゲート絶縁膜を
介してゲート電極１７２と重なっているチャネル形成領域１８３が形成されている。
成される活性層１７１と、ゲート電極１７２を有している。さらに活性層１７１中には、
ソース領域またはドレイン領域の一方である領域１８１、ソース領域またはドレイン領域
の他方である領域１８２、並びに、領域１８１及び領域１８２に挟まれ、ゲート絶縁膜を
介してゲート電極１７２と重なっているチャネル形成領域１８３が形成されている。
図８（Ａ）に示すように、シリコンインゴット１００の半径をｒ、シリコンインゴット
１００の長さをＷ、単結晶シリコン層１５１の長さをＬとする。シリコンインゴット１０
０の側面に水素イオンを注入して水素イオン照射領域１４６を形成後、基板１２４を貼り
合わせると、Ｌの最大値は２πｒとなる。また単結晶シリコン層１５１の面積は、Ｗ×（
２πｒ）となる（図８（Ｂ）参照）。ただし実施の形態１で述べたとおり、一度単結晶シ
リコン層１５１を分離したシリコンインゴット１００は、再使用可能であるので、新たな
大面積を有する単結晶シリコン層を形成することができる。
１００の長さをＷ、単結晶シリコン層１５１の長さをＬとする。シリコンインゴット１０
０の側面に水素イオンを注入して水素イオン照射領域１４６を形成後、基板１２４を貼り
合わせると、Ｌの最大値は２πｒとなる。また単結晶シリコン層１５１の面積は、Ｗ×（
２πｒ）となる（図８（Ｂ）参照）。ただし実施の形態１で述べたとおり、一度単結晶シ
リコン層１５１を分離したシリコンインゴット１００は、再使用可能であるので、新たな
大面積を有する単結晶シリコン層を形成することができる。
一方、本実施の形態に示すように、水素イオン注入により水素イオン照射領域１４６形
成と、貼り合わせを同時に行うと、単結晶シリコン層１５１の長さＬは、２πｒよりも長
く、かつ、好きな長さにできる。シリコンインゴット１００がなくなるまでは、大面積を
有する単結晶シリコン層を分離し続けることが可能である。
成と、貼り合わせを同時に行うと、単結晶シリコン層１５１の長さＬは、２πｒよりも長
く、かつ、好きな長さにできる。シリコンインゴット１００がなくなるまでは、大面積を
有する単結晶シリコン層を分離し続けることが可能である。
なお単結晶のシリコンインゴット１００の代わりに多結晶シリコンインゴットを用いて
、単結晶シリコン層１５１の代わりに多結晶シリコン層を分離してもよい。すなわち、本
実施の形態により、単結晶シリコンインゴットあるいは多結晶シリコンインゴットである
結晶性シリコンインゴットから、単結晶シリコン層あるいは多結晶シリコン層である結晶
性シリコン層を分離することが可能である。
、単結晶シリコン層１５１の代わりに多結晶シリコン層を分離してもよい。すなわち、本
実施の形態により、単結晶シリコンインゴットあるいは多結晶シリコンインゴットである
結晶性シリコンインゴットから、単結晶シリコン層あるいは多結晶シリコン層である結晶
性シリコン層を分離することが可能である。
本実施の形態では、実施の形態１と同様に、半導体としてシリコンに限定されるもので
はなく、可能であれば他の半導体、例えばゲルマニウム、シリコンゲルマニウム等、並び
に、酸化物半導体等を用いてもよい。すなわち、実施の形態により、結晶性半導体インゴ
ットから、結晶性半導体層を分離することが可能である。
はなく、可能であれば他の半導体、例えばゲルマニウム、シリコンゲルマニウム等、並び
に、酸化物半導体等を用いてもよい。すなわち、実施の形態により、結晶性半導体インゴ
ットから、結晶性半導体層を分離することが可能である。
［実施の形態３］
本実施の形態では、実施の形態１及び実施の形態２とは異なる方法で大面積を有する結
晶性シリコン層を得る方法について、図５（Ａ）〜図５（Ｄ）、図６（Ａ）〜図６（Ｂ）
を用いて説明する。
本実施の形態では、実施の形態１及び実施の形態２とは異なる方法で大面積を有する結
晶性シリコン層を得る方法について、図５（Ａ）〜図５（Ｄ）、図６（Ａ）〜図６（Ｂ）
を用いて説明する。
まず、円柱状の結晶性シリコンインゴット１１００を回転させながら、水素イオン１４
５を照射する（図５（Ａ）及び図５（Ｂ）参照）。なお図５（Ａ）は、結晶性シリコンイ
ンゴット１１００の断面方向から見た断面図、図５（Ｂ）は、結晶性シリコンインゴット
１１００の側面方向から見た斜視図である。
５を照射する（図５（Ａ）及び図５（Ｂ）参照）。なお図５（Ａ）は、結晶性シリコンイ
ンゴット１１００の断面方向から見た断面図、図５（Ｂ）は、結晶性シリコンインゴット
１１００の側面方向から見た斜視図である。
本実施の形態では、結晶性シリコンインゴット１１００として、直径８８０ｍｍ、長さ
３００ｍｍのものを用いる。結晶性シリコンインゴット１１００としては、単結晶シリコ
ンインゴットあるいは多結晶シリコンインゴットのいずれかを用いることができる。
３００ｍｍのものを用いる。結晶性シリコンインゴット１１００としては、単結晶シリコ
ンインゴットあるいは多結晶シリコンインゴットのいずれかを用いることができる。
結晶性シリコンインゴット１１００に水素イオン１４５を注入することにより、結晶性
シリコンインゴット１１００内に、円状、より詳しくは同心円状に水素イオン照射領域１
４６が形成される。また水素イオン照射領域１４６の外側の領域は、後の工程で分離され
て、結晶性シリコン層１１５１となる。結晶性シリコン層１１５１は、結晶性シリコンイ
ンゴット１１００が単結晶シリコンインゴットの場合は単結晶シリコン層となり、結晶性
シリコンインゴット１１００が多結晶シリコンインゴットの場合は多結晶シリコン層とな
る。
シリコンインゴット１１００内に、円状、より詳しくは同心円状に水素イオン照射領域１
４６が形成される。また水素イオン照射領域１４６の外側の領域は、後の工程で分離され
て、結晶性シリコン層１１５１となる。結晶性シリコン層１１５１は、結晶性シリコンイ
ンゴット１１００が単結晶シリコンインゴットの場合は単結晶シリコン層となり、結晶性
シリコンインゴット１１００が多結晶シリコンインゴットの場合は多結晶シリコン層とな
る。
次いで、基板１２４を結晶性シリコン層１１５１となる領域を包み込むように貼り合わ
せる（図５（Ｃ）及び図５（Ｄ）参照）。なお図５（Ｃ）は、結晶性シリコンインゴット
１１００の断面方向から見た断面図、図５（Ｄ）は、結晶性シリコンインゴット１１００
の側面方向から見た斜視図である。
せる（図５（Ｃ）及び図５（Ｄ）参照）。なお図５（Ｃ）は、結晶性シリコンインゴット
１１００の断面方向から見た断面図、図５（Ｄ）は、結晶性シリコンインゴット１１００
の側面方向から見た斜視図である。
基板１２４は、実施の形態１の基板１２４と同じものであり、大型絶縁基板１２０、第
１の絶縁膜１２１、第２の絶縁膜１２２、第３の絶縁膜１２３を有している。第３の絶縁
膜１２３と結晶性シリコン層１１５１となる領域を接触させる。
１の絶縁膜１２１、第２の絶縁膜１２２、第３の絶縁膜１２３を有している。第３の絶縁
膜１２３と結晶性シリコン層１１５１となる領域を接触させる。
大型絶縁基板１２０は、比較的曲げることの容易な薄いガラス基板を用いるとよい。
次いで、基板１２４及び結晶性シリコンインゴット１１００を加熱しながら、水素イオ
ン照射領域１４６から、結晶性シリコン層１１５１の分離及び基板１２４への貼り合わせ
を行う（図６（Ａ）参照）。
ン照射領域１４６から、結晶性シリコン層１１５１の分離及び基板１２４への貼り合わせ
を行う（図６（Ａ）参照）。
以上により、基板１２４全面に結晶性シリコン層１１５１が形成される。本実施の形態
では、結晶性シリコンインゴット１１００として、直径８８０ｍｍ、長さ３００ｍｍのも
のを用いているので、最大で（８８０π）×３００ｍｍ２の面積を有する結晶性シリコン
層１１５１を得ることが可能である。
では、結晶性シリコンインゴット１１００として、直径８８０ｍｍ、長さ３００ｍｍのも
のを用いているので、最大で（８８０π）×３００ｍｍ２の面積を有する結晶性シリコン
層１１５１を得ることが可能である。
なお、本実施の形態では、図８（Ｂ）と同様に、結晶性シリコンインゴット１１００の
半径をｒ、結晶性シリコンインゴット１１００の長さをＷ、結晶性シリコン層１１５１の
長さをＬとすると、結晶性シリコン層１１５１の面積は、最大でＷ×（２πｒ）となる。
半径をｒ、結晶性シリコンインゴット１１００の長さをＷ、結晶性シリコン層１１５１の
長さをＬとすると、結晶性シリコン層１１５１の面積は、最大でＷ×（２πｒ）となる。
ただし実施の形態１と同様に、一度結晶性シリコン層１１５１を分離した結晶性シリコ
ンインゴット１１００は、再使用可能であるので、新たな大面積を有する結晶性シリコン
層を形成することができる。
ンインゴット１１００は、再使用可能であるので、新たな大面積を有する結晶性シリコン
層を形成することができる。
［実施の形態４］
本実施の形態では、実施の形態１〜実施の形態３とは異なる方法で、大面積を有する結
晶性シリコン層を、大面積を有する基板上に形成する方法について、図９（Ａ）〜図９（
Ｅ）、図１０（Ａ）〜図１０（Ｄ）、図１１（Ａ）〜図１１（Ｂ）を用いて説明する。
本実施の形態では、実施の形態１〜実施の形態３とは異なる方法で、大面積を有する結
晶性シリコン層を、大面積を有する基板上に形成する方法について、図９（Ａ）〜図９（
Ｅ）、図１０（Ａ）〜図１０（Ｄ）、図１１（Ａ）〜図１１（Ｂ）を用いて説明する。
るつぼ２０１に原材料２０２を入れ（図９（Ａ）参照）、加熱してシリコンの原材料２
０２を溶解して、溶解液２０３とする（図９（Ｂ）参照）。その後、溶解液２０３を冷却
し、るつぼ２０１の下部から上部に向かって結晶成長を開始させ、矢印２１１に示す一方
向の結晶成長を有するシリコンインゴットを形成する（図９（Ｃ）参照）。るつぼ２０１
が角形の場合、角形シリコンインゴット２０５が（図９（Ｄ）参照）、るつぼ２０１が円
柱状の場合、円柱状シリコンインゴット２０６が形成される（図９（Ｅ）参照）。
０２を溶解して、溶解液２０３とする（図９（Ｂ）参照）。その後、溶解液２０３を冷却
し、るつぼ２０１の下部から上部に向かって結晶成長を開始させ、矢印２１１に示す一方
向の結晶成長を有するシリコンインゴットを形成する（図９（Ｃ）参照）。るつぼ２０１
が角形の場合、角形シリコンインゴット２０５が（図９（Ｄ）参照）、るつぼ２０１が円
柱状の場合、円柱状シリコンインゴット２０６が形成される（図９（Ｅ）参照）。
なお、半導体としてシリコンではなく、その他の半導体例えばゲルマニウム、シリコン
ゲルマニウム等、並びに、酸化物半導体等を用いる場合は、それらの原材料を原材料２０
２とする。
ゲルマニウム等、並びに、酸化物半導体等を用いる場合は、それらの原材料を原材料２０
２とする。
なお、溶解液２０３を冷却し、るつぼ２０１の下部から上部に向かって結晶成長を開始
させる際に、るつぼ２０１に、矢印２１１に示す結晶成長方向に向かって、仕切り２０４
を設置する（図９（Ｃ）参照）。溶解液２０３を冷却すると、るつぼ２０１の最下部にま
ず種結晶が発生するが、種結晶から仕切り２０４に沿って結晶成長が進み、多結晶シリコ
ンインゴットが形成される。
させる際に、るつぼ２０１に、矢印２１１に示す結晶成長方向に向かって、仕切り２０４
を設置する（図９（Ｃ）参照）。溶解液２０３を冷却すると、るつぼ２０１の最下部にま
ず種結晶が発生するが、種結晶から仕切り２０４に沿って結晶成長が進み、多結晶シリコ
ンインゴットが形成される。
このようにして形成された多結晶シリコンインゴットのうち、角形シリコンインゴット
２０５は、縦の長さｂ、横の長さａ、高さｃを有し、また円柱状シリコンインゴット２０
６は、直径ｄ、高さｅを有する。
２０５は、縦の長さｂ、横の長さａ、高さｃを有し、また円柱状シリコンインゴット２０
６は、直径ｄ、高さｅを有する。
角形シリコンインゴット２０５を用いて、大面積を有する多結晶シリコン層を形成する
方法について、図１０（Ａ）〜図１０（Ｄ）を用いて説明する。
方法について、図１０（Ａ）〜図１０（Ｄ）を用いて説明する。
図１０（Ａ）に示すように、結晶成長方向である矢印２１１に対して垂直に、すなわち
紙面の表面から裏面に向かう方向に、水素イオン１４５を注入し、角形シリコンインゴッ
ト２０５内に水素イオン照射領域１４６を形成する。
紙面の表面から裏面に向かう方向に、水素イオン１４５を注入し、角形シリコンインゴッ
ト２０５内に水素イオン照射領域１４６を形成する。
図２（Ａ）と同様に、大型絶縁基板１２０上に、第１の絶縁膜１２１、第２の絶縁膜１
２２、第３の絶縁膜１２３を形成した基板１２４を、水素イオン照射領域１４６を形成し
た角形シリコンインゴット２０５に対向させる（図１０（Ｃ）参照）。
２２、第３の絶縁膜１２３を形成した基板１２４を、水素イオン照射領域１４６を形成し
た角形シリコンインゴット２０５に対向させる（図１０（Ｃ）参照）。
次いで加熱により水素イオン照射領域１４６から多結晶シリコン層１２５１を分離し、
基板１２４に貼り合わせる（図１０（Ｄ）参照）。角形シリコンインゴット２０５は、再
び水素イオンを照射し、多結晶シリコン層を分離するのに再利用される。
基板１２４に貼り合わせる（図１０（Ｄ）参照）。角形シリコンインゴット２０５は、再
び水素イオンを照射し、多結晶シリコン層を分離するのに再利用される。
例えば、縦の長さｂが８８０ｍｍ、横の長さａが８８０ｍｍ、高さｃが２０５ｍｍの角
形シリコンインゴット２０５が得られたとすると、結晶成長方向である矢印２１１に沿っ
て切断すると、最大で８８０ｍｍ×２０５ｍｍの多結晶シリコン層１２５１を得ることが
できる。
形シリコンインゴット２０５が得られたとすると、結晶成長方向である矢印２１１に沿っ
て切断すると、最大で８８０ｍｍ×２０５ｍｍの多結晶シリコン層１２５１を得ることが
できる。
また上記の多結晶シリコン層１２５１では、多結晶シリコン層１２５１の結晶成長方向
と、半導体装置、例えばトランジスタの活性層のキャリア移動方向が同じ方向になるよう
に、半導体装置を作製することができる。
と、半導体装置、例えばトランジスタの活性層のキャリア移動方向が同じ方向になるよう
に、半導体装置を作製することができる。
また、図１０（Ｂ）に示すように、結晶成長方向である矢印２１１に沿って、水素イオ
ン１４５を注入し、角形シリコンインゴット２０５内に水素イオン照射領域１４６を形成
する。
ン１４５を注入し、角形シリコンインゴット２０５内に水素イオン照射領域１４６を形成
する。
第３の絶縁膜１２３と、多結晶シリコン層１２５１となる領域を向かい合わせ、加熱し
て、水素イオン照射領域１４６から多結晶シリコン層１２５１を、結晶成長方向である矢
印２１１と垂直な方向に分離し、基板１２４上に多結晶シリコン層１２５１を貼り合わせ
る（図１０（Ｃ）及び図１０（Ｄ）参照）。
て、水素イオン照射領域１４６から多結晶シリコン層１２５１を、結晶成長方向である矢
印２１１と垂直な方向に分離し、基板１２４上に多結晶シリコン層１２５１を貼り合わせ
る（図１０（Ｃ）及び図１０（Ｄ）参照）。
この場合は、縦の長さｂ×横の長さａの面積を有する多結晶シリコン層１２５１を得る
ことが可能である。例えば、縦の長さｂが８８０ｍｍ、横の長さａが８８０ｍｍ、高さｃ
が２０５ｍｍである場合、最大で８８０ｍｍ×８８０ｍｍの多結晶シリコン層１２５１を
得ることができる。
ことが可能である。例えば、縦の長さｂが８８０ｍｍ、横の長さａが８８０ｍｍ、高さｃ
が２０５ｍｍである場合、最大で８８０ｍｍ×８８０ｍｍの多結晶シリコン層１２５１を
得ることができる。
さらに縦の長さｂが１２５０ｍｍ、横の長さａが１２５０ｍｍ、高さｃが５００ｍｍの
角形シリコンインゴット２０５が得られた場合、結晶成長方向である矢印２１１に沿って
分離すると、最大で１２５０ｍｍ×５００ｍｍの多結晶シリコン層１２５１、矢印２１１
と垂直な方向に沿って分離すると、最大で１２５０ｍｍ×１２５０ｍｍの多結晶シリコン
層１２５１を得ることが可能である。
角形シリコンインゴット２０５が得られた場合、結晶成長方向である矢印２１１に沿って
分離すると、最大で１２５０ｍｍ×５００ｍｍの多結晶シリコン層１２５１、矢印２１１
と垂直な方向に沿って分離すると、最大で１２５０ｍｍ×１２５０ｍｍの多結晶シリコン
層１２５１を得ることが可能である。
また、図９（Ｃ）の工程において、仕切り２０４の代わりに、基板１２４を設置すると
（図１１（Ａ）参照）、分離及び貼り合わせの工程なしで、大面積を有する多結晶シリコ
ン層１２５１を、基板１２４上に形成することが可能である（図１１（Ｂ）参照）。また
、矢印２１１に示す結晶成長方向に沿って、活性層のキャリア移動方向が同じ方向になる
ように、半導体装置を作製することができる。これにより半導体装置のバラツキを低減で
きる。
（図１１（Ａ）参照）、分離及び貼り合わせの工程なしで、大面積を有する多結晶シリコ
ン層１２５１を、基板１２４上に形成することが可能である（図１１（Ｂ）参照）。また
、矢印２１１に示す結晶成長方向に沿って、活性層のキャリア移動方向が同じ方向になる
ように、半導体装置を作製することができる。これにより半導体装置のバラツキを低減で
きる。
［実施の形態５］
本実施の形態では、実施の形態１〜実施の形態４により得られた、大面積を有する結晶
性半導体層を用いて、半導体装置を作製する例を、図１２（Ａ）〜図１２（Ｅ）、図１３
（Ａ）〜図１３（Ｄ）、図１４（Ａ）〜図１４（Ｂ）、図１５（Ａ）〜図１５（Ｃ）、図
１６、図１７、図２７を用いて説明する。
本実施の形態では、実施の形態１〜実施の形態４により得られた、大面積を有する結晶
性半導体層を用いて、半導体装置を作製する例を、図１２（Ａ）〜図１２（Ｅ）、図１３
（Ａ）〜図１３（Ｄ）、図１４（Ａ）〜図１４（Ｂ）、図１５（Ａ）〜図１５（Ｃ）、図
１６、図１７、図２７を用いて説明する。
まず、実施の形態１〜実施の形態４を基にして、基板３０１上に、結晶性半導体層とし
て結晶性シリコン層３０２を形成する（図１２（Ａ）参照）。基板３０１は、基板１２４
と同じものを用いてよく、結晶性シリコン層３０２は、シリコンエピタキシャル層１０３
、単結晶シリコン層１５１、結晶性シリコン層１１５１、多結晶シリコン層１２５１を用
いればよい。
て結晶性シリコン層３０２を形成する（図１２（Ａ）参照）。基板３０１は、基板１２４
と同じものを用いてよく、結晶性シリコン層３０２は、シリコンエピタキシャル層１０３
、単結晶シリコン層１５１、結晶性シリコン層１１５１、多結晶シリコン層１２５１を用
いればよい。
次いで結晶性シリコン層３０２をエッチングして、島状半導体領域３０４、島状半導体
領域３０５及び島状半導体領域３０６を形成する（図１２（Ｂ）参照）。
領域３０５及び島状半導体領域３０６を形成する（図１２（Ｂ）参照）。
なお、実施の形態２でも述べたように、結晶性シリコン層３０２の結晶成長方向と、島
状半導体領域３０６中のキャリアの流れる方向が等しくなるようにすると、バラツキが低
減された半導体装置が作製できる。
状半導体領域３０６中のキャリアの流れる方向が等しくなるようにすると、バラツキが低
減された半導体装置が作製できる。
次に、島状半導体領域３０４、島状半導体領域３０５及び島状半導体領域３０６上に、
ゲート絶縁膜３０８を形成する。ゲート絶縁膜３０８は５ｎｍ以上５０ｎｍ以下の厚さに
形成する。なお、ゲート絶縁膜３０８は、酸化シリコン膜もしくは酸素を含む窒化シリコ
ン膜で形成することが好ましい。
ゲート絶縁膜３０８を形成する。ゲート絶縁膜３０８は５ｎｍ以上５０ｎｍ以下の厚さに
形成する。なお、ゲート絶縁膜３０８は、酸化シリコン膜もしくは酸素を含む窒化シリコ
ン膜で形成することが好ましい。
本実施の形態では、気相成長法によりゲート絶縁膜３０８を形成する。なお、４５０℃
以下の温度で良質なゲート絶縁膜３０８を形成する場合にはプラズマＣＶＤ法を適用する
ことが好ましい。特にマイクロ波プラズマＣＶＤ法によるものであって、電子密度が１×
１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．
０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）程度であるものを用いるこ
とが好ましい。電子密度が高く、電子温度が低いと活性種の運動エネルギーが低いプラズ
マを利用するとプラズマダメージが少なく欠陥が少ない膜を形成することができる。
以下の温度で良質なゲート絶縁膜３０８を形成する場合にはプラズマＣＶＤ法を適用する
ことが好ましい。特にマイクロ波プラズマＣＶＤ法によるものであって、電子密度が１×
１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．
０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）程度であるものを用いるこ
とが好ましい。電子密度が高く、電子温度が低いと活性種の運動エネルギーが低いプラズ
マを利用するとプラズマダメージが少なく欠陥が少ない膜を形成することができる。
ゲート絶縁膜３０８形成後、島状半導体領域３０４、島状半導体領域３０５及び島状半
導体領域３０６に、ｐ型を付与する不純物元素３２１を添加してもよい（図１２（Ｃ）参
照）。なお本実施の形態では、ゲート絶縁膜３０８形成後に不純物元素３２１を添加して
いるが、ゲート絶縁膜３０８形成前でもよい。また、島状半導体領域３０４〜３０６を形
成する前、結晶性シリコン層３０２に不純物元素３２１を添加してもよい。
導体領域３０６に、ｐ型を付与する不純物元素３２１を添加してもよい（図１２（Ｃ）参
照）。なお本実施の形態では、ゲート絶縁膜３０８形成後に不純物元素３２１を添加して
いるが、ゲート絶縁膜３０８形成前でもよい。また、島状半導体領域３０４〜３０６を形
成する前、結晶性シリコン層３０２に不純物元素３２１を添加してもよい。
ｐ型を付与する不純物元素３２１の添加は、後の工程で完成されるトランジスタのしき
い値制御のためであるが、必要でなければｐ型を付与する不純物元素３２１を添加しなく
てもよい。
い値制御のためであるが、必要でなければｐ型を付与する不純物元素３２１を添加しなく
てもよい。
ゲート絶縁膜３０８を形成した後、ゲート絶縁膜３０８上に導電膜を形成し、エッチン
グしてゲート電極を形成する。本実施の形態では、ゲート絶縁膜３０８上に第１の導電膜
及び第２の導電膜を形成し、エッチングして積層構造を有するゲート電極を形成する。ゲ
ート電極形成に用いる導電膜としては、例えば、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、
ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム
（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン
（Ｍｏ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、シリコン
（Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）、ネオジム
（Ｎｄ）等の金属元素、または前記金属元素を主成分とする合金材料、前記金属元素を含
む金属窒化物等の化合物材料または、これらを複数用いた材料を用いることができる。
グしてゲート電極を形成する。本実施の形態では、ゲート絶縁膜３０８上に第１の導電膜
及び第２の導電膜を形成し、エッチングして積層構造を有するゲート電極を形成する。ゲ
ート電極形成に用いる導電膜としては、例えば、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、
ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム
（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン
（Ｍｏ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、シリコン
（Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）、ネオジム
（Ｎｄ）等の金属元素、または前記金属元素を主成分とする合金材料、前記金属元素を含
む金属窒化物等の化合物材料または、これらを複数用いた材料を用いることができる。
本実施の形態では、第１の導電膜としてモリブデン（Ｍｏ）、第２の導電膜として、タ
ングステン（Ｗ）を用いる。
ングステン（Ｗ）を用いる。
島状半導体領域３０４上にゲート絶縁膜３０８を介して、ゲート電極３１１及びゲート
電極３１５を、島状半導体領域３０５上にゲート絶縁膜３０８を介して、ゲート電極３１
２及びゲート電極３１６を、島状半導体領域３０６上にゲート絶縁膜３０８を介して、ゲ
ート電極３１３及びゲート電極３１７を形成する（図１２（Ｄ）参照）。本実施の形態で
は、ゲート電極３１１〜ゲート電極３１３がモリブデンを用いて形成されており、ゲート
電極３１５ゲート電極〜３１７はタングステンから形成されている。
電極３１５を、島状半導体領域３０５上にゲート絶縁膜３０８を介して、ゲート電極３１
２及びゲート電極３１６を、島状半導体領域３０６上にゲート絶縁膜３０８を介して、ゲ
ート電極３１３及びゲート電極３１７を形成する（図１２（Ｄ）参照）。本実施の形態で
は、ゲート電極３１１〜ゲート電極３１３がモリブデンを用いて形成されており、ゲート
電極３１５ゲート電極〜３１７はタングステンから形成されている。
なお、本実施の形態では、ゲート電極３１１及びゲート電極３１５、ゲート電極３１２
及びゲート電極３１６、並びに、ゲート電極３１３及びゲート電極３１７と、二層の積層
構造を有するゲート電極を形成したが、これに限定されるものではない。ゲート電極は、
単層の導電膜を用いて形成してもよいし、また三層以上の積層構造を有していてもよい。
及びゲート電極３１６、並びに、ゲート電極３１３及びゲート電極３１７と、二層の積層
構造を有するゲート電極を形成したが、これに限定されるものではない。ゲート電極は、
単層の導電膜を用いて形成してもよいし、また三層以上の積層構造を有していてもよい。
次に、島状半導体領域３０５の上にレジストマスク３３７を形成し、ｎ型を付与する不
純物元素３２２、例えばリン（Ｐ）を第１の濃度で添加する。ｎ型を付与する不純物元素
３２２は、島状半導体領域３０５には添加されない。また、島状半導体領域３０４におい
ては、ゲート電極３１１及びゲート電極３１５がマスクとなり、ゲート電極３１１及びゲ
ート電極３１５の下の領域にはｎ型を付与する不純物元素３２２が添加されない。さらに
、島状半導体領域３０６においては、ゲート電極３１３及びゲート電極３１７がマスクと
なり、ゲート電極３１３及びゲート電極３１７の下の領域にはｎ型を付与する不純物元素
３２２が添加されない。
純物元素３２２、例えばリン（Ｐ）を第１の濃度で添加する。ｎ型を付与する不純物元素
３２２は、島状半導体領域３０５には添加されない。また、島状半導体領域３０４におい
ては、ゲート電極３１１及びゲート電極３１５がマスクとなり、ゲート電極３１１及びゲ
ート電極３１５の下の領域にはｎ型を付与する不純物元素３２２が添加されない。さらに
、島状半導体領域３０６においては、ゲート電極３１３及びゲート電極３１７がマスクと
なり、ゲート電極３１３及びゲート電極３１７の下の領域にはｎ型を付与する不純物元素
３２２が添加されない。
これにより島状半導体領域３０４中に、不純物領域３３２ａ及び不純物領域３３２ｂ、
並びに、不純物領域３３２ａと不純物領域３３２ｂの間にチャネル形成領域３３１が形成
され、また島状半導体領域３０６中に、不純物領域３３６ａ及び不純物領域３３６ｂ、並
びに、不純物領域３３６ａと不純物領域３３６ｂの間にチャネル形成領域３３５が形成さ
れる（図１２（Ｅ）参照）。ｎ型を付与する不純物元素３２２としては、リン（Ｐ）以外
にヒ素（Ａｓ）を用いてもよい。
並びに、不純物領域３３２ａと不純物領域３３２ｂの間にチャネル形成領域３３１が形成
され、また島状半導体領域３０６中に、不純物領域３３６ａ及び不純物領域３３６ｂ、並
びに、不純物領域３３６ａと不純物領域３３６ｂの間にチャネル形成領域３３５が形成さ
れる（図１２（Ｅ）参照）。ｎ型を付与する不純物元素３２２としては、リン（Ｐ）以外
にヒ素（Ａｓ）を用いてもよい。
次いで、島状半導体領域３０４上にレジストマスク３３８、島状半導体領域３０６上に
レジストマスク３３９を形成し、島状半導体領域３０４及び島状半導体領域３０６にｐ型
を付与する不純物元素３２４、例えばホウ素（Ｂ）を第２の濃度で添加する。ｐ型を付与
する不純物元素３２４は、島状半導体領域３０４及び島状半導体領域３０６には添加され
ない。また、島状半導体領域３０５においては、ゲート電極３１２及びゲート電極３１６
がマスクとなり、ゲート電極３１２及びゲート電極３１６の下の領域にはｐ型を付与する
不純物元素３２４が添加されない。
レジストマスク３３９を形成し、島状半導体領域３０４及び島状半導体領域３０６にｐ型
を付与する不純物元素３２４、例えばホウ素（Ｂ）を第２の濃度で添加する。ｐ型を付与
する不純物元素３２４は、島状半導体領域３０４及び島状半導体領域３０６には添加され
ない。また、島状半導体領域３０５においては、ゲート電極３１２及びゲート電極３１６
がマスクとなり、ゲート電極３１２及びゲート電極３１６の下の領域にはｐ型を付与する
不純物元素３２４が添加されない。
これにより、島状半導体領域３０５中に、不純物領域３３４ａ及び不純物領域３３４ｂ
、並びに、不純物領域３３４ａと不純物領域３３４ｂの間にチャネル形成領域３３３が形
成される（図１３（Ａ）参照）。
、並びに、不純物領域３３４ａと不純物領域３３４ｂの間にチャネル形成領域３３３が形
成される（図１３（Ａ）参照）。
次いで、ゲート絶縁膜３０８、ゲート電極３１１〜ゲート電極３１３、ゲート電極３１
５〜ゲート電極３１７上に絶縁膜を成膜し、異方性エッチングにてエッチングし、ゲート
電極３１１及びゲート電極３１５の側面にサイドウォール３８１ａ及びサイドウォール３
８１ｂを、ゲート電極３１２及びゲート電極３１６の側面にサイドウォール３８２ａ及び
サイドウォール３８２ｂを、ゲート電極３１３及びゲート電極３１７の側面にサイドウォ
ール３８３ａ及びサイドウォール３８３ｂを形成する（図１３（Ｂ）参照）。サイドウォ
ール３８１ａ、サイドウォール３８１ｂ、サイドウォール３８２ａ、サイドウォール３８
２ｂ、サイドウォール３８３ａ、サイドウォール３８３ｂの材料となる絶縁膜は、酸化珪
素膜、窒素を含む酸化珪素膜、窒化珪素膜、酸素を含む窒化珪素膜のうちのいずれか１つ
、あるいは２つ以上の積層膜を用いればよい。
５〜ゲート電極３１７上に絶縁膜を成膜し、異方性エッチングにてエッチングし、ゲート
電極３１１及びゲート電極３１５の側面にサイドウォール３８１ａ及びサイドウォール３
８１ｂを、ゲート電極３１２及びゲート電極３１６の側面にサイドウォール３８２ａ及び
サイドウォール３８２ｂを、ゲート電極３１３及びゲート電極３１７の側面にサイドウォ
ール３８３ａ及びサイドウォール３８３ｂを形成する（図１３（Ｂ）参照）。サイドウォ
ール３８１ａ、サイドウォール３８１ｂ、サイドウォール３８２ａ、サイドウォール３８
２ｂ、サイドウォール３８３ａ、サイドウォール３８３ｂの材料となる絶縁膜は、酸化珪
素膜、窒素を含む酸化珪素膜、窒化珪素膜、酸素を含む窒化珪素膜のうちのいずれか１つ
、あるいは２つ以上の積層膜を用いればよい。
次いで、島状半導体領域３０５の上にレジストマスク３５５を形成し、ｎ型を付与する
不純物元素３２５を第３の濃度で添加する。ｎ型を付与する不純物元素３２５は、島状半
導体領域３０５には添加されない。また、島状半導体領域３０４においては、ゲート電極
３１１及びゲート電極３１５、並びに、サイドウォール３８１ａ及びサイドウォール３８
１ｂがマスクとなり、ゲート電極３１１及びゲート電極３１５、並びに、サイドウォール
３８１ａ及びサイドウォール３８１ｂの下の領域には、ｎ型を付与する不純物元素３２５
が添加されない。
不純物元素３２５を第３の濃度で添加する。ｎ型を付与する不純物元素３２５は、島状半
導体領域３０５には添加されない。また、島状半導体領域３０４においては、ゲート電極
３１１及びゲート電極３１５、並びに、サイドウォール３８１ａ及びサイドウォール３８
１ｂがマスクとなり、ゲート電極３１１及びゲート電極３１５、並びに、サイドウォール
３８１ａ及びサイドウォール３８１ｂの下の領域には、ｎ型を付与する不純物元素３２５
が添加されない。
不純物元素３２５は、不純物元素３２２と同じでも異なってもよいが、第３の濃度を第
１の濃度より大きくして、不純物領域３３２ａ、不純物領域３３２ｂ、不純物領域３３６
ａ、不純物領域３３６ｂのそれぞれの領域内に、より高濃度の不純物領域が形成されるこ
ととなる。
１の濃度より大きくして、不純物領域３３２ａ、不純物領域３３２ｂ、不純物領域３３６
ａ、不純物領域３３６ｂのそれぞれの領域内に、より高濃度の不純物領域が形成されるこ
ととなる。
ｎ型を付与する不純物元素３２５の添加により、島状半導体領域３０４内に、高濃度不
純物領域３４２ａ及び高濃度不純物領域３４２ｂ、低濃度不純物領域３４３ａ及び低濃度
不純物領域３４３ｂ、チャネル形成領域３３１が形成される。また島状半導体領域３０６
内に、高濃度不純物領域３４６ａ及び高濃度不純物領域３４６ｂ、低濃度不純物領域３４
７ａ及び低濃度不純物領域３４７ｂ、チャネル形成領域３３５が形成される（図１３（Ｃ
）参照）。
純物領域３４２ａ及び高濃度不純物領域３４２ｂ、低濃度不純物領域３４３ａ及び低濃度
不純物領域３４３ｂ、チャネル形成領域３３１が形成される。また島状半導体領域３０６
内に、高濃度不純物領域３４６ａ及び高濃度不純物領域３４６ｂ、低濃度不純物領域３４
７ａ及び低濃度不純物領域３４７ｂ、チャネル形成領域３３５が形成される（図１３（Ｃ
）参照）。
次いでレジストマスク３５５を除去し、島状半導体領域３０４上にレジストマスク３５
６、島状半導体領域３０６上にレジストマスク３５７を形成する。ｐ型を付与する不純物
元素３２６を、島状半導体領域３０５に第４の濃度で添加する。ｐ型を付与する不純物元
素３２６は、ｐ型を付与する不純物元素３２４と同じであっても違っていてもよいが、第
４の濃度は第２の濃度より大きくして、不純物領域３３４ａ及び不純物領域３３４ｂ内に
、より高濃度の不純物領域を形成する。
６、島状半導体領域３０６上にレジストマスク３５７を形成する。ｐ型を付与する不純物
元素３２６を、島状半導体領域３０５に第４の濃度で添加する。ｐ型を付与する不純物元
素３２６は、ｐ型を付与する不純物元素３２４と同じであっても違っていてもよいが、第
４の濃度は第２の濃度より大きくして、不純物領域３３４ａ及び不純物領域３３４ｂ内に
、より高濃度の不純物領域を形成する。
島状半導体領域３０５において、ゲート電極３１２及びゲート電極３１６、サイドウォ
ール３８２ａ及びサイドウォール３８２ｂをマスクにして、ｐ型を付与する不純物元素３
２６を添加することにより、島状半導体領域３０５内に、高濃度不純物領域３４４ａ及び
高濃度不純物領域３４４ｂ、低濃度不純物領域３４５ａ及び低濃度不純物領域３４５ｂ、
チャネル形成領域３３３を形成する（図１３（Ｄ）参照）。
ール３８２ａ及びサイドウォール３８２ｂをマスクにして、ｐ型を付与する不純物元素３
２６を添加することにより、島状半導体領域３０５内に、高濃度不純物領域３４４ａ及び
高濃度不純物領域３４４ｂ、低濃度不純物領域３４５ａ及び低濃度不純物領域３４５ｂ、
チャネル形成領域３３３を形成する（図１３（Ｄ）参照）。
また、図１２（Ｅ）及び図１３（Ａ）〜図１３（Ｄ）に示す作製工程と別の方法で、不
純物領域を形成する方法について、図１５（Ａ）〜図１５（Ｃ）を用いて説明する。
純物領域を形成する方法について、図１５（Ａ）〜図１５（Ｃ）を用いて説明する。
まず、図１２（Ｄ）に示す、ゲート電極３１１〜３１３及び３１５〜３１７を形成する
までの作製工程を行った後、図１３（Ｂ）の作製工程に基づいて、ゲート電極３１１及び
ゲート電極３１５の側面にサイドウォール３８１ａ及びサイドウォール３８１ｂを、ゲー
ト電極３１２及びゲート電極３１６の側面にサイドウォール３８２ａ及びサイドウォール
３８２ｂを、ゲート電極３１３及びゲート電極３１７の側面にサイドウォール３８３ａ及
びサイドウォール３８３ｂを形成する（図１５（Ａ）参照）。
までの作製工程を行った後、図１３（Ｂ）の作製工程に基づいて、ゲート電極３１１及び
ゲート電極３１５の側面にサイドウォール３８１ａ及びサイドウォール３８１ｂを、ゲー
ト電極３１２及びゲート電極３１６の側面にサイドウォール３８２ａ及びサイドウォール
３８２ｂを、ゲート電極３１３及びゲート電極３１７の側面にサイドウォール３８３ａ及
びサイドウォール３８３ｂを形成する（図１５（Ａ）参照）。
島状半導体領域３０５上にレジストマスク３５５を形成し、ｎ型を付与する不純物元素
３２５を、島状半導体領域３０４及び島状半導体領域３０６に添加する。ｎ型を付与する
不純物元素３２５は、サイドウォール３８１ａ及びサイドウォール３８１ｂを通過して島
状半導体領域３０４に添加されるので、島状半導体領域３０４内のサイドウォール３８１
ａ及びサイドウォール３８１ｂの下の領域は、サイドウォール３８１ａ及びサイドウォー
ル３８１ｂが形成されていない領域よりも濃度が小さくなる。島状半導体領域３０６にお
いても同様である。
３２５を、島状半導体領域３０４及び島状半導体領域３０６に添加する。ｎ型を付与する
不純物元素３２５は、サイドウォール３８１ａ及びサイドウォール３８１ｂを通過して島
状半導体領域３０４に添加されるので、島状半導体領域３０４内のサイドウォール３８１
ａ及びサイドウォール３８１ｂの下の領域は、サイドウォール３８１ａ及びサイドウォー
ル３８１ｂが形成されていない領域よりも濃度が小さくなる。島状半導体領域３０６にお
いても同様である。
ｎ型を付与する不純物元素３２５の添加により、島状半導体領域３０４内に、高濃度不
純物領域３９２ａ及び高濃度不純物領域３９２ｂ、低濃度不純物領域３９３ａ及び低濃度
不純物領域３９３ｂ、チャネル形成領域３３１が形成される。また島状半導体領域３０６
内に、高濃度不純物領域３９６ａ及び高濃度不純物領域３９６ｂ、低濃度不純物領域３９
７ａ及び低濃度不純物領域３９７ｂ、チャネル形成領域３３５が形成される（図１５（Ｂ
）参照）。
純物領域３９２ａ及び高濃度不純物領域３９２ｂ、低濃度不純物領域３９３ａ及び低濃度
不純物領域３９３ｂ、チャネル形成領域３３１が形成される。また島状半導体領域３０６
内に、高濃度不純物領域３９６ａ及び高濃度不純物領域３９６ｂ、低濃度不純物領域３９
７ａ及び低濃度不純物領域３９７ｂ、チャネル形成領域３３５が形成される（図１５（Ｂ
）参照）。
次いで、レジストマスク３５５を除去し、島状半導体領域３０４上にレジストマスク３
５６、島状半導体領域３０６上にレジストマスク３５７を形成し、ｐ型を付与する不純物
元素３２６を島状半導体領域３０５に添加する。ｐ型を付与する不純物元素３２６は、サ
イドウォール３８２ａ及びサイドウォール３８２ｂを通過して島状半導体領域３０５に添
加されるので、島状半導体領域３０５内のサイドウォール３８２ａ及びサイドウォール３
８２ｂの下の領域は、サイドウォール３８２ａ及びサイドウォール３８２ｂが形成されて
いない領域よりも濃度が小さくなる。
５６、島状半導体領域３０６上にレジストマスク３５７を形成し、ｐ型を付与する不純物
元素３２６を島状半導体領域３０５に添加する。ｐ型を付与する不純物元素３２６は、サ
イドウォール３８２ａ及びサイドウォール３８２ｂを通過して島状半導体領域３０５に添
加されるので、島状半導体領域３０５内のサイドウォール３８２ａ及びサイドウォール３
８２ｂの下の領域は、サイドウォール３８２ａ及びサイドウォール３８２ｂが形成されて
いない領域よりも濃度が小さくなる。
ｐ型を付与する不純物元素３２６の添加により、島状半導体領域３０５内に、高濃度不
純物領域３９４ａ及び高濃度不純物領域３９４ｂ、低濃度不純物領域３９５ａ及び低濃度
不純物領域３９５ｂ、チャネル形成領域３３５が形成される（図１５（Ｃ）参照）。
純物領域３９４ａ及び高濃度不純物領域３９４ｂ、低濃度不純物領域３９５ａ及び低濃度
不純物領域３９５ｂ、チャネル形成領域３３５が形成される（図１５（Ｃ）参照）。
図１３（Ｄ）あるいは図１５（Ｃ）に示す作製工程終了後、レジストマスク３５６及び
レジストマスク３５７を除去する。島状半導体領域３０４〜島状半導体領域３０６、ゲー
ト電極３１１〜ゲート電極３１３及びゲート電極３１５〜ゲート電極３１７、サイドウォ
ール３８１ａ、サイドウォール３８１ｂ、サイドウォール３８２ａ、サイドウォール３８
２ｂ、サイドウォール３８３ａ及びサイドウォール３８３ｂを覆って、保護膜３５１を形
成する。
レジストマスク３５７を除去する。島状半導体領域３０４〜島状半導体領域３０６、ゲー
ト電極３１１〜ゲート電極３１３及びゲート電極３１５〜ゲート電極３１７、サイドウォ
ール３８１ａ、サイドウォール３８１ｂ、サイドウォール３８２ａ、サイドウォール３８
２ｂ、サイドウォール３８３ａ及びサイドウォール３８３ｂを覆って、保護膜３５１を形
成する。
保護膜３５１には、窒化シリコン膜または酸素を含む窒化シリコン膜を用いることがで
きる。保護膜３５１上には、層間絶縁膜３５２を形成する。層間絶縁膜３５２として、酸
化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜
などの無機絶縁膜や、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ
）膜やポリイミドに代表される有機樹脂膜の単層膜、あるいは２つ以上の層を積層した積
層膜を用いることが可能である（図１４（Ａ）参照）。
きる。保護膜３５１上には、層間絶縁膜３５２を形成する。層間絶縁膜３５２として、酸
化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜
などの無機絶縁膜や、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ
）膜やポリイミドに代表される有機樹脂膜の単層膜、あるいは２つ以上の層を積層した積
層膜を用いることが可能である（図１４（Ａ）参照）。
層間絶縁膜３５２にはコンタクトホールを形成し、層間絶縁膜３５２及びコンタクトホ
ールを覆って導電膜を形成し、導電膜をエッチングして、配線３６１〜配線３６５を形成
する。
ールを覆って導電膜を形成し、導電膜をエッチングして、配線３６１〜配線３６５を形成
する。
配線３６１〜配線３６５を形成するための導電膜として、下層にモリブデン、クロム、
チタンなどの金属膜、中層にアルミニウム膜あるいはアルミニウム合金膜、上層にモリブ
デン、クロム、チタンなどの金属膜を積層した導電膜を用いてもよい。モリブデン、クロ
ム、チタンなどの金属膜は、アルミニウム膜あるいはアルミニウム合金膜のバリアメタル
として機能する。
チタンなどの金属膜、中層にアルミニウム膜あるいはアルミニウム合金膜、上層にモリブ
デン、クロム、チタンなどの金属膜を積層した導電膜を用いてもよい。モリブデン、クロ
ム、チタンなどの金属膜は、アルミニウム膜あるいはアルミニウム合金膜のバリアメタル
として機能する。
層間絶縁膜３５２及び保護膜３５１中に設けられたコントクトホールを介して、配線３
６１は、高濃度不純物領域３４２ａあるいは高濃度不純物領域３９２ａに電気的に接続さ
れている。配線３６２は、高濃度不純物領域３４２ｂあるいは高濃度不純物領域３９２ｂ
、並びに、高濃度不純物領域３４４ａあるいは高濃度不純物領域３９４ａに電気的に接続
されている。配線３６３は、高濃度不純物領域３４４ｂあるいは高濃度不純物領域３９４
ｂに電気的に接続されている。配線３６４は、高濃度不純物領域３４６ａあるいは高濃度
不純物領域３９６ａに電気的に接続されている。配線３６５は、高濃度不純物領域３４６
ｂあるいは高濃度不純物領域３９６ｂに電気的に接続されている（図１４（Ｂ）参照）。
６１は、高濃度不純物領域３４２ａあるいは高濃度不純物領域３９２ａに電気的に接続さ
れている。配線３６２は、高濃度不純物領域３４２ｂあるいは高濃度不純物領域３９２ｂ
、並びに、高濃度不純物領域３４４ａあるいは高濃度不純物領域３９４ａに電気的に接続
されている。配線３６３は、高濃度不純物領域３４４ｂあるいは高濃度不純物領域３９４
ｂに電気的に接続されている。配線３６４は、高濃度不純物領域３４６ａあるいは高濃度
不純物領域３９６ａに電気的に接続されている。配線３６５は、高濃度不純物領域３４６
ｂあるいは高濃度不純物領域３９６ｂに電気的に接続されている（図１４（Ｂ）参照）。
ソース領域及びドレイン領域である高濃度不純物領域３４２ａ及び高濃度不純物領域３
４２ｂ、低濃度不純物領域３４３ａ及び低濃度不純物領域３４３ｂ、チャネル形成領域３
３１を有する島状半導体領域３０４、ゲート絶縁膜３０８、ゲート電極３１１及びゲート
電極３１５を有するトランジスタ３７１は、ｎチャネル型トランジスタである。ソース領
域及びドレイン領域である高濃度不純物領域３４４ａ及び高濃度不純物領域３４４ｂ、低
濃度不純物領域３４５ａ及び低濃度不純物領域３４５ｂ、チャネル形成領域３３３を有す
る島状半導体領域３０５、ゲート絶縁膜３０８、ゲート電極３１２及びゲート電極３１６
を有するトランジスタ３７２は、ｐチャネル型トランジスタである。ソース領域及びドレ
イン領域である高濃度不純物領域３４６ａ及び高濃度不純物領域３４６ｂ、低濃度不純物
領域３４７ａ及び低濃度不純物領域３４７ｂ、チャネル形成領域３３５を有する島状半導
体領域３０６、ゲート絶縁膜３０８、ゲート電極３１３及びゲート電極３１７を有するト
ランジスタ３７４は、ｎチャネル型トランジスタである。トランジスタ３７１とトランジ
スタ３７２はＣＭＯＳ回路３７３を構成している。
４２ｂ、低濃度不純物領域３４３ａ及び低濃度不純物領域３４３ｂ、チャネル形成領域３
３１を有する島状半導体領域３０４、ゲート絶縁膜３０８、ゲート電極３１１及びゲート
電極３１５を有するトランジスタ３７１は、ｎチャネル型トランジスタである。ソース領
域及びドレイン領域である高濃度不純物領域３４４ａ及び高濃度不純物領域３４４ｂ、低
濃度不純物領域３４５ａ及び低濃度不純物領域３４５ｂ、チャネル形成領域３３３を有す
る島状半導体領域３０５、ゲート絶縁膜３０８、ゲート電極３１２及びゲート電極３１６
を有するトランジスタ３７２は、ｐチャネル型トランジスタである。ソース領域及びドレ
イン領域である高濃度不純物領域３４６ａ及び高濃度不純物領域３４６ｂ、低濃度不純物
領域３４７ａ及び低濃度不純物領域３４７ｂ、チャネル形成領域３３５を有する島状半導
体領域３０６、ゲート絶縁膜３０８、ゲート電極３１３及びゲート電極３１７を有するト
ランジスタ３７４は、ｎチャネル型トランジスタである。トランジスタ３７１とトランジ
スタ３７２はＣＭＯＳ回路３７３を構成している。
同様に、ソース領域及びドレイン領域である高濃度不純物領域３９２ａ及び高濃度不純
物領域３９２ｂ、低濃度不純物領域３９３ａ及び低濃度不純物領域３９３ｂ、チャネル形
成領域３３１を有する島状半導体領域３０４、ゲート絶縁膜３０８、ゲート電極３１１及
びゲート電極３１５を有するトランジスタ３７１は、ｎチャネル型トランジスタである。
ソース領域及びドレイン領域である高濃度不純物領域３９４ａ及び高濃度不純物領域３９
４ｂ、低濃度不純物領域３９５ａ及び低濃度不純物領域３９５ｂ、チャネル形成領域３３
３を有する島状半導体領域３０５、ゲート絶縁膜３０８、ゲート電極３１２及びゲート電
極３１６を有するトランジスタ３７２は、ｐチャネル型トランジスタである。ソース領域
及びドレイン領域である高濃度不純物領域３９６ａ及び高濃度不純物領域３９６ｂ、低濃
度不純物領域３９７ａ及び低濃度不純物領域３９７ｂ、チャネル形成領域３３５を有する
島状半導体領域３０６、ゲート絶縁膜３０８、ゲート電極３１３及びゲート電極３１７を
有するトランジスタ３７４は、ｎチャネル型トランジスタである。トランジスタ３７１と
トランジスタ３７２はＣＭＯＳ回路３７３を構成している。
物領域３９２ｂ、低濃度不純物領域３９３ａ及び低濃度不純物領域３９３ｂ、チャネル形
成領域３３１を有する島状半導体領域３０４、ゲート絶縁膜３０８、ゲート電極３１１及
びゲート電極３１５を有するトランジスタ３７１は、ｎチャネル型トランジスタである。
ソース領域及びドレイン領域である高濃度不純物領域３９４ａ及び高濃度不純物領域３９
４ｂ、低濃度不純物領域３９５ａ及び低濃度不純物領域３９５ｂ、チャネル形成領域３３
３を有する島状半導体領域３０５、ゲート絶縁膜３０８、ゲート電極３１２及びゲート電
極３１６を有するトランジスタ３７２は、ｐチャネル型トランジスタである。ソース領域
及びドレイン領域である高濃度不純物領域３９６ａ及び高濃度不純物領域３９６ｂ、低濃
度不純物領域３９７ａ及び低濃度不純物領域３９７ｂ、チャネル形成領域３３５を有する
島状半導体領域３０６、ゲート絶縁膜３０８、ゲート電極３１３及びゲート電極３１７を
有するトランジスタ３７４は、ｎチャネル型トランジスタである。トランジスタ３７１と
トランジスタ３７２はＣＭＯＳ回路３７３を構成している。
ただし、ｐチャネル型トランジスタであるトランジスタ３７２については、低濃度不純
物領域３４５ａ及び低濃度不純物領域３４５ｂ、あるいは、低濃度不純物領域３９５ａ及
び低濃度不純物領域３９５ｂを形成せず、ソース領域及びドレイン領域である高濃度不純
物領域のみを形成してもよい。その場合には、島状半導体領域３０５内には、ゲート電極
３１２及びゲート電極３１６の下の領域にチャネル形成領域３３３、それ以外の領域に高
濃度不純物領域が形成される。このような構造を得るには、島状半導体領域３０５上にゲ
ート電極３１２及びゲート電極３１６形成後、ｐ型を付与する不純物元素を高濃度で添加
すればよい。
物領域３４５ａ及び低濃度不純物領域３４５ｂ、あるいは、低濃度不純物領域３９５ａ及
び低濃度不純物領域３９５ｂを形成せず、ソース領域及びドレイン領域である高濃度不純
物領域のみを形成してもよい。その場合には、島状半導体領域３０５内には、ゲート電極
３１２及びゲート電極３１６の下の領域にチャネル形成領域３３３、それ以外の領域に高
濃度不純物領域が形成される。このような構造を得るには、島状半導体領域３０５上にゲ
ート電極３１２及びゲート電極３１６形成後、ｐ型を付与する不純物元素を高濃度で添加
すればよい。
また、ｐチャネル型トランジスタを単独で用いる場合には、配線３６２をｎチャネル型
トランジスタ３７２に接続しなければよい。
トランジスタ３７２に接続しなければよい。
また、本実施の形態ではサイドウォールを形成したが、必要でなければサイドウォール
を形成せず、ゲート電極のみを形成すればよい。その場合には、一導電性を付与する不純
物を添加する際のマスクとして、ゲート電極、ゲート絶縁膜、または新たに形成するレジ
ストマスクのうちのいずれか１つ、あるいはこれらを２つ以上組み合わせたものを用いれ
ばよい。
を形成せず、ゲート電極のみを形成すればよい。その場合には、一導電性を付与する不純
物を添加する際のマスクとして、ゲート電極、ゲート絶縁膜、または新たに形成するレジ
ストマスクのうちのいずれか１つ、あるいはこれらを２つ以上組み合わせたものを用いれ
ばよい。
本実施の形態により形成されたＣＭＯＳ回路３７３及びトランジスタ３７４を、液晶表
示装置に適用した例を、図１６、図１７、図２７を用いて説明する。
示装置に適用した例を、図１６、図１７、図２７を用いて説明する。
図１６に、液晶表示装置の画素部の断面を示す。画素トランジスタとして機能するトラ
ンジスタ３７４、層間絶縁膜３５２、画素電極４０１を覆うように、配向膜４０２を形成
する。なお、配向膜４０２は、液滴吐出法やスクリーン印刷法やオフセット印刷法を用い
ればよい。その後、配向膜４０２の表面にラビング処理を行う。
ンジスタ３７４、層間絶縁膜３５２、画素電極４０１を覆うように、配向膜４０２を形成
する。なお、配向膜４０２は、液滴吐出法やスクリーン印刷法やオフセット印刷法を用い
ればよい。その後、配向膜４０２の表面にラビング処理を行う。
そして、対向基板４１１には、遮光層４１２（ブラックマトリクスともいう）、着色層
４１３、及びオーバーコート層４１４からなるカラーフィルタを設け、さらに透光性を有
する電極からなる対向電極４１５と、その上に配向膜４１６を形成する。対向電極４１５
が透光性を有する電極で形成されることにより、本実施の形態の液晶表示装置は透過型液
晶表示装置となる。なお対向電極４１５を反射電極で形成すると、本実施の形態の液晶表
示装置は反射型液晶表示装置となる。なお図２７は、図１６に示すトランジスタ３７４及
び画素電極４０１の位置関係を示す上面図である。
４１３、及びオーバーコート層４１４からなるカラーフィルタを設け、さらに透光性を有
する電極からなる対向電極４１５と、その上に配向膜４１６を形成する。対向電極４１５
が透光性を有する電極で形成されることにより、本実施の形態の液晶表示装置は透過型液
晶表示装置となる。なお対向電極４１５を反射電極で形成すると、本実施の形態の液晶表
示装置は反射型液晶表示装置となる。なお図２７は、図１６に示すトランジスタ３７４及
び画素電極４０１の位置関係を示す上面図である。
図１７に、図１６に示す画素部を有する液晶表示装置を示す。図１７に示す液晶表示装
置は、複数の画素が設けられた画素部４２２と、走査線駆動回路４２３、選択された画素
にビデオ信号を供給する信号線駆動回路４２４を有する液晶表示パネル４２１、並びに、
コントロール回路４３２や信号分割回路４３３などが形成された回路基板４３１を有して
いる。液晶表示パネル４２１と回路基板４３１は、接続配線４３４によって電気的に接続
されている。
置は、複数の画素が設けられた画素部４２２と、走査線駆動回路４２３、選択された画素
にビデオ信号を供給する信号線駆動回路４２４を有する液晶表示パネル４２１、並びに、
コントロール回路４３２や信号分割回路４３３などが形成された回路基板４３１を有して
いる。液晶表示パネル４２１と回路基板４３１は、接続配線４３４によって電気的に接続
されている。
以上により、大面積化された単結晶半導体膜を有するＳＯＩ基板を用いてトランジスタ
、並びに、液晶表示装置を作製することができる。
、並びに、液晶表示装置を作製することができる。
本実施の形態では、実施の形態１〜実施の形態４に示した方法により形成される大面積
の単結晶シリコン層を用いて形成されており、結晶方位が一定の単結晶シリコン層によっ
て形成されているため、均一で高性能なトランジスタを得ることができる。すなわち、閾
値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化
などの高性能化を達成することができる。
の単結晶シリコン層を用いて形成されており、結晶方位が一定の単結晶シリコン層によっ
て形成されているため、均一で高性能なトランジスタを得ることができる。すなわち、閾
値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化
などの高性能化を達成することができる。
［実施の形態６］
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
トランジスタを用いて作製される発光装置について、図２６（Ａ）〜図２６（Ｂ）を用い
て説明する。
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
トランジスタを用いて作製される発光装置について、図２６（Ａ）〜図２６（Ｂ）を用い
て説明する。
図２６（Ａ）は発光装置の画素の平面図であり、信号線８８２に接続する選択用トラン
ジスタ８５１と、電流供給線８５２に接続する表示制御用トランジスタ８５３を有してい
る。発光装置は、一対の電極間にエレクトロルミネセンス材料を含んで形成される発光層
（ＥＬ層ともいう）を挟んでなる発光素子が各画素に設けられる構成となっている。発光
素子を構成する一方の電極が画素電極８８３であり、画素電極８８３は表示制御用トラン
ジスタ８５３に接続されている。図２６（Ｂ）はこのような画素の要部を示す断面図であ
る。
ジスタ８５１と、電流供給線８５２に接続する表示制御用トランジスタ８５３を有してい
る。発光装置は、一対の電極間にエレクトロルミネセンス材料を含んで形成される発光層
（ＥＬ層ともいう）を挟んでなる発光素子が各画素に設けられる構成となっている。発光
素子を構成する一方の電極が画素電極８８３であり、画素電極８８３は表示制御用トラン
ジスタ８５３に接続されている。図２６（Ｂ）はこのような画素の要部を示す断面図であ
る。
図２６（Ｂ）において、基板８７１上に半導体膜８７９、ゲート絶縁膜８８４、ゲート
電極８８５が積層して形成された部分があり、選択用トランジスタ８５１及び表示制御用
トランジスタ８５３はそのような領域を含んで構成されている。半導体膜８７９を、実施
の形態１〜実施の形態４の結晶性半導体層としてもよいし、選択用トランジスタ８５１と
表示制御用トランジスタ８５３を、実施の形態５のトランジスタとしてもよい。
電極８８５が積層して形成された部分があり、選択用トランジスタ８５１及び表示制御用
トランジスタ８５３はそのような領域を含んで構成されている。半導体膜８７９を、実施
の形態１〜実施の形態４の結晶性半導体層としてもよいし、選択用トランジスタ８５１と
表示制御用トランジスタ８５３を、実施の形態５のトランジスタとしてもよい。
また、表示制御用トランジスタ８５３のゲート電極８８５を覆って、層間絶縁膜８８７
が形成されている。層間絶縁膜８８７上に、信号線８８２、電流供給線８５２、電極８５
９、８６０などが形成されている。また、層間絶縁膜８８７上には、電極８６０に電気的
に接続されている画素電極８８３が形成されている。画素電極８８３は周辺部が絶縁性の
隔壁層８５４で囲まれている。画素電極８８３上には発光層８５５が形成されている。発
光層８５５上には対向電極８５６が形成されている。画素部は封止樹脂８５７が充填され
、補強板として対向基板８５８が設けられている。
が形成されている。層間絶縁膜８８７上に、信号線８８２、電流供給線８５２、電極８５
９、８６０などが形成されている。また、層間絶縁膜８８７上には、電極８６０に電気的
に接続されている画素電極８８３が形成されている。画素電極８８３は周辺部が絶縁性の
隔壁層８５４で囲まれている。画素電極８８３上には発光層８５５が形成されている。発
光層８５５上には対向電極８５６が形成されている。画素部は封止樹脂８５７が充填され
、補強板として対向基板８５８が設けられている。
選択用トランジスタ８５１のソース領域及びドレイン領域の一方は、上述の通り信号線
８８２と電気的に接続されている。また、選択用トランジスタ８５１のソース領域及びド
レイン領域の他方は、電極８５９を介して、表示制御用トランジスタ８５３のゲート電極
８８５と電気的に接続されている。また選択用トランジスタ８５１はゲート電極と連続し
てつながっているゲート配線８８０を有する。
８８２と電気的に接続されている。また、選択用トランジスタ８５１のソース領域及びド
レイン領域の他方は、電極８５９を介して、表示制御用トランジスタ８５３のゲート電極
８８５と電気的に接続されている。また選択用トランジスタ８５１はゲート電極と連続し
てつながっているゲート配線８８０を有する。
本実施の形態の発光装置は、大面積の結晶性半導体層を用いて形成されており、結晶方
位が一定の結晶性半導体層によって形成されているため、各トランジスタ間での特性バラ
ツキを抑えることができる。なお、結晶性半導体層層で形成されるトランジスタは、例え
ばアモルファスシリコントランジスタよりも電流駆動能力など全ての動作特性が優れてい
るので、トランジスタのサイズを小型化することができるため、表示パネルにおける画素
部の開口率を向上させることができる。従って、高画質な表示を行うことができる。
位が一定の結晶性半導体層によって形成されているため、各トランジスタ間での特性バラ
ツキを抑えることができる。なお、結晶性半導体層層で形成されるトランジスタは、例え
ばアモルファスシリコントランジスタよりも電流駆動能力など全ての動作特性が優れてい
るので、トランジスタのサイズを小型化することができるため、表示パネルにおける画素
部の開口率を向上させることができる。従って、高画質な表示を行うことができる。
［実施の形態７］
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
トランジスタを用いて作製される半導体装置の一例として、マイクロプロセッサについて
、図２４を用いて説明する。
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
トランジスタを用いて作製される半導体装置の一例として、マイクロプロセッサについて
、図２４を用いて説明する。
図２４に示すマイクロプロセッサ８００は、演算回路８０１（Ａｒｉｔｈｍｅｔｉｃ
ｌｏｇｉｃ ｕｎｉｔ；ＡＬＵともいう）、演算回路制御部８０２（ＡＬＵ Ｃｏｎｔｒ
ｏｌｌｅｒ）、命令解析部８０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込
み制御部８０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部８０
５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ８０６（Ｒｅｇｉｓｔｅｒ）、レ
ジスタ制御部８０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェー
ス８０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ８０９、及びメモリインターフェース
８１０（ＲＯＭ Ｉ／Ｆ）を有している。
ｌｏｇｉｃ ｕｎｉｔ；ＡＬＵともいう）、演算回路制御部８０２（ＡＬＵ Ｃｏｎｔｒ
ｏｌｌｅｒ）、命令解析部８０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込
み制御部８０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部８０
５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ８０６（Ｒｅｇｉｓｔｅｒ）、レ
ジスタ制御部８０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェー
ス８０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ８０９、及びメモリインターフェース
８１０（ＲＯＭ Ｉ／Ｆ）を有している。
実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５のトランジスタを用い
て、演算回路８０１、演算回路制御部８０２、命令解析部８０３、割り込み制御部８０４
、タイミング制御部８０５、レジスタ８０６、レジスタ制御部８０７、バスインターフェ
ース８０８、読み出し専用メモリ８０９、メモリインターフェース８１０のそれぞれ、も
しくは、少なくとも１つ、または２つ以上が形成される。
て、演算回路８０１、演算回路制御部８０２、命令解析部８０３、割り込み制御部８０４
、タイミング制御部８０５、レジスタ８０６、レジスタ制御部８０７、バスインターフェ
ース８０８、読み出し専用メモリ８０９、メモリインターフェース８１０のそれぞれ、も
しくは、少なくとも１つ、または２つ以上が形成される。
バスインターフェース８０８を介してマイクロプロセッサに入力された命令は命令解析
部８０３に入力され、デコードされた後に演算回路制御部８０２、割り込み制御部８０４
、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路制御部８０２
、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコード
された命令に基づき各種制御を行う。
部８０３に入力され、デコードされた後に演算回路制御部８０２、割り込み制御部８０４
、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路制御部８０２
、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコード
された命令に基づき各種制御を行う。
具体的に演算回路制御部８０２は、演算回路８０１の動作を制御するための信号を生成
する。また、割り込み制御部８０４は、マイクロプロセッサのプログラム実行中に、外部
の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処
理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、マイクロプロセ
ッサの状態に応じてレジスタ８０６の読み出しや書き込みを行う。タイミング制御部８０
５は、演算回路８０１、演算回路制御部８０２、命令解析部８０３、割り込み制御部８０
４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミ
ング制御部８０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生
成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給す
る。なお、図２４に示すマイクロプロセッサ８００は、その構成を簡略化して示した一例
にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
する。また、割り込み制御部８０４は、マイクロプロセッサのプログラム実行中に、外部
の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処
理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、マイクロプロセ
ッサの状態に応じてレジスタ８０６の読み出しや書き込みを行う。タイミング制御部８０
５は、演算回路８０１、演算回路制御部８０２、命令解析部８０３、割り込み制御部８０
４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミ
ング制御部８０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生
成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給す
る。なお、図２４に示すマイクロプロセッサ８００は、その構成を簡略化して示した一例
にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
本実施の形態のマイクロプロセッサ８００は、実施の形態１〜実施の形態４に示した方
法により形成される大面積の単結晶シリコン層を用いて作製されており、結晶方位が一定
の単結晶シリコン層によって集積回路が形成されているので、処理速度の高速化のみなら
ず低消費電力化を図ることができる。
法により形成される大面積の単結晶シリコン層を用いて作製されており、結晶方位が一定
の単結晶シリコン層によって集積回路が形成されているので、処理速度の高速化のみなら
ず低消費電力化を図ることができる。
［実施の形態８］
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
トランジスタを用いて作製される半導体装置の一例として、非接触でデータの送受信を行
うことのできる演算機能を備えた半導体装置について、図２５を用いて説明する。
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
トランジスタを用いて作製される半導体装置の一例として、非接触でデータの送受信を行
うことのできる演算機能を備えた半導体装置について、図２５を用いて説明する。
図２５は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下
、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ８２１は、アナログ回路部８２２と
デジタル回路部８２３を有している。アナログ回路部８２２として、共振容量を有する共
振回路８２４、整流回路８２５、定電圧回路８２６、リセット回路８２７、発振回路８２
８、復調回路８２９と、変調回路８３０を有している。デジタル回路部８２３は、ＲＦイ
ンターフェース８３１、制御レジスタ８３２、クロックコントローラ８３３、ＣＰＵイン
ターフェース８３４、中央処理ユニット（ＣＰＵ）８３５、ランダムアクセスメモリ（Ｒ
ＡＭ）８３６、読み出し専用メモリ（ＲＯＭ）８３７を有している。
、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ８２１は、アナログ回路部８２２と
デジタル回路部８２３を有している。アナログ回路部８２２として、共振容量を有する共
振回路８２４、整流回路８２５、定電圧回路８２６、リセット回路８２７、発振回路８２
８、復調回路８２９と、変調回路８３０を有している。デジタル回路部８２３は、ＲＦイ
ンターフェース８３１、制御レジスタ８３２、クロックコントローラ８３３、ＣＰＵイン
ターフェース８３４、中央処理ユニット（ＣＰＵ）８３５、ランダムアクセスメモリ（Ｒ
ＡＭ）８３６、読み出し専用メモリ（ＲＯＭ）８３７を有している。
実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５のトランジスタを用い
て、共振回路８２４、整流回路８２５、定電圧回路８２６、リセット回路８２７、発振回
路８２８、復調回路８２９と、変調回路８３０、ＲＦインターフェース８３１、制御レジ
スタ８３２、クロックコントローラ８３３、ＣＰＵインターフェース８３４、ＣＰＵ８３
５、ＲＡＭ８３６、ＲＯＭ８３７のそれぞれ、もしくは、少なくとも１つ、または２つ以
上が形成される。
て、共振回路８２４、整流回路８２５、定電圧回路８２６、リセット回路８２７、発振回
路８２８、復調回路８２９と、変調回路８３０、ＲＦインターフェース８３１、制御レジ
スタ８３２、クロックコントローラ８３３、ＣＰＵインターフェース８３４、ＣＰＵ８３
５、ＲＡＭ８３６、ＲＯＭ８３７のそれぞれ、もしくは、少なくとも１つ、または２つ以
上が形成される。
このような構成のＲＦＣＰＵ８２１の動作は以下の通りである。アンテナ８３８が受信
した信号は共振回路８２４により誘導起電力を生じる。誘導起電力は整流回路８２５を経
て容量部８３９に充電される。この容量部８３９はセラミックコンデンサや電気二重層コ
ンデンサなどのキャパシタで形成されていることが好ましい。容量部８３９はＲＦＣＰＵ
８２１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ８２１を構成する絶縁
表面を有する基板に取り付けられていれば良い。
した信号は共振回路８２４により誘導起電力を生じる。誘導起電力は整流回路８２５を経
て容量部８３９に充電される。この容量部８３９はセラミックコンデンサや電気二重層コ
ンデンサなどのキャパシタで形成されていることが好ましい。容量部８３９はＲＦＣＰＵ
８２１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ８２１を構成する絶縁
表面を有する基板に取り付けられていれば良い。
リセット回路８２７は、デジタル回路部８２３をリセットし初期化する信号を生成する
。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発
振回路８２８は定電圧回路８２６により生成される制御信号に応じて、クロック信号の周
波数とデューティ比を変更する。ローパスフィルタで形成される復調回路８２９は、例え
ば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路８３０は、送
信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路８
３０は、共振回路８２４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ８３３は、電源電圧又はＣＰＵ８３５における消費電流に応じてク
ロック信号の周波数とデューティ比を変更するための制御信号を生成している。電源電圧
の監視は電源管理回路８４０が行っている。
。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発
振回路８２８は定電圧回路８２６により生成される制御信号に応じて、クロック信号の周
波数とデューティ比を変更する。ローパスフィルタで形成される復調回路８２９は、例え
ば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路８３０は、送
信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路８
３０は、共振回路８２４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ８３３は、電源電圧又はＣＰＵ８３５における消費電流に応じてク
ロック信号の周波数とデューティ比を変更するための制御信号を生成している。電源電圧
の監視は電源管理回路８４０が行っている。
アンテナ８３８からＲＦＣＰＵ８２１に入力された信号は復調回路８２９で復調された
後、ＲＦインターフェース８３１で制御コマンドやデータなどに分解される。制御コマン
ドは制御レジスタ８３２に格納される。制御コマンドには、ＲＯＭ８３７に記憶されてい
るデータの読み出し、ＲＡＭ８３６へのデータの書き込み、ＣＰＵ８３５への演算命令な
どが含まれている。ＣＰＵ８３５は、ＣＰＵインターフェース８３４を介してＲＯＭ８３
７、ＲＡＭ８３６、制御レジスタ８３２にアクセスする。ＣＰＵインターフェース８３４
は、ＣＰＵ８３５が要求するアドレスより、ＲＯＭ８３７、ＲＡＭ８３６、制御レジスタ
８３２のいずれかに対するアクセス信号を生成する機能を有している。
後、ＲＦインターフェース８３１で制御コマンドやデータなどに分解される。制御コマン
ドは制御レジスタ８３２に格納される。制御コマンドには、ＲＯＭ８３７に記憶されてい
るデータの読み出し、ＲＡＭ８３６へのデータの書き込み、ＣＰＵ８３５への演算命令な
どが含まれている。ＣＰＵ８３５は、ＣＰＵインターフェース８３４を介してＲＯＭ８３
７、ＲＡＭ８３６、制御レジスタ８３２にアクセスする。ＣＰＵインターフェース８３４
は、ＣＰＵ８３５が要求するアドレスより、ＲＯＭ８３７、ＲＡＭ８３６、制御レジスタ
８３２のいずれかに対するアクセス信号を生成する機能を有している。
ＣＰＵ８３５の演算方式は、ＲＯＭ８３７にＯＳ（オペレーティングシステム）を記憶
させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。
また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用
することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で
一部の処理を行い、残りの演算をプログラムを使ってＣＰＵ８３５が実行する方式を適用
することができる。
させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。
また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用
することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で
一部の処理を行い、残りの演算をプログラムを使ってＣＰＵ８３５が実行する方式を適用
することができる。
本実施の形態のＲＦＣＰＵ８２１は、実施の形態１〜実施の形態４に示した方法により
形成される大面積の結晶性半導体層を用いて作製されており、結晶方位が一定の結晶性半
導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力
化を図ることができる。それにより、電力を供給する容量部８３９を小型化しても長時間
の動作を保証することができる。図２５ではＲＦＣＰＵの形態について示しているが、通
信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっ
ても良い。
形成される大面積の結晶性半導体層を用いて作製されており、結晶方位が一定の結晶性半
導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力
化を図ることができる。それにより、電力を供給する容量部８３９を小型化しても長時間
の動作を保証することができる。図２５ではＲＦＣＰＵの形態について示しているが、通
信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっ
ても良い。
［実施の形態９］
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
液晶表示装置を適用した電子機器について、図１８、図１９、図２０（Ａ）〜図２０（Ｂ
）、図２１、図２２（Ａ）〜図２２（Ｅ）、図２３（Ａ）〜図２３（Ｂ）、図２８（Ａ）
〜図２８（Ｃ）を用いて説明する。
本実施の形態では、実施の形態１〜実施の形態４の結晶性半導体層及び実施の形態５の
液晶表示装置を適用した電子機器について、図１８、図１９、図２０（Ａ）〜図２０（Ｂ
）、図２１、図２２（Ａ）〜図２２（Ｅ）、図２３（Ａ）〜図２３（Ｂ）、図２８（Ａ）
〜図２８（Ｃ）を用いて説明する。
図１８は、液晶テレビ受像機の主要な構成を示すブロック図である。図１８に示す液晶
テレビ受像機は、画素部５０２、走査線駆動回路５０３、信号線駆動回路５０４を有する
液晶表示パネル５０１を有している。液晶表示パネル５０１は、実施の形態４に基づいて
作製すればよい。画素部５０２、走査線駆動回路５０３、信号線駆動回路５０４はそれぞ
れ、図１７に示す画素部４２２、走査線駆動回路４２３、信号線駆動回路４２４に基づい
て作製すればよい。
テレビ受像機は、画素部５０２、走査線駆動回路５０３、信号線駆動回路５０４を有する
液晶表示パネル５０１を有している。液晶表示パネル５０１は、実施の形態４に基づいて
作製すればよい。画素部５０２、走査線駆動回路５０３、信号線駆動回路５０４はそれぞ
れ、図１７に示す画素部４２２、走査線駆動回路４２３、信号線駆動回路４２４に基づい
て作製すればよい。
液晶表示パネル５０１は、コントロール回路５１２及び信号分割回路５１３に電気的に
接続されている。コントロール回路５１２及び信号分割回路５１３はそれぞれ、図１７に
示すコントロール回路４３２や信号分割回路４３３に基づいて作製すればよい。また、液
晶表示パネル５０１、並びに、コントロール回路５１２及び信号分割回路５１３との電気
的接続は、接続配線４３４と同様の配線で行えばよい。
接続されている。コントロール回路５１２及び信号分割回路５１３はそれぞれ、図１７に
示すコントロール回路４３２や信号分割回路４３３に基づいて作製すればよい。また、液
晶表示パネル５０１、並びに、コントロール回路５１２及び信号分割回路５１３との電気
的接続は、接続配線４３４と同様の配線で行えばよい。
チューナ５２１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５２
２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号
処理回路５２３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロー
ル回路５１２により処理される。コントロール回路５１２は、走査線側と信号線側にそれ
ぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５１３を設け
、入力デジタル信号をｍ個に分割して供給する構成としても良い。
２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号
処理回路５２３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロー
ル回路５１２により処理される。コントロール回路５１２は、走査線側と信号線側にそれ
ぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５１３を設け
、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ５２１で受信した信号のうち、音声信号は音声信号増幅回路５２５に送られ、
その出力は音声信号処理回路５２６を経てスピーカ５２７に供給される。制御回路５２８
は受信局（受信周波数）や音量の制御情報を入力部５２９から受け、チューナ５２１や音
声信号処理回路５２６に信号を送出する。
その出力は音声信号処理回路５２６を経てスピーカ５２７に供給される。制御回路５２８
は受信局（受信周波数）や音量の制御情報を入力部５２９から受け、チューナ５２１や音
声信号処理回路５２６に信号を送出する。
図１９（Ａ）に示すように、図１８に示す液晶表示装置を筐体５３１に組みこんで、テ
レビ受像機を完成させることができる。図１８に示す液晶表示装置により、表示画面５３
２が形成される。また、スピーカ５３３、操作スイッチ５３４などが適宜備えられている
。
レビ受像機を完成させることができる。図１８に示す液晶表示装置により、表示画面５３
２が形成される。また、スピーカ５３３、操作スイッチ５３４などが適宜備えられている
。
また図１９（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を
示す。筐体５４２にはバッテリ及び信号受信器が内蔵されており、そのバッテリで表示部
５４３やスピーカ部５４７を駆動させる。バッテリは充電器５４１で繰り返し充電が可能
となっている。また、充電器５４１は映像信号を送受信することが可能で、その映像信号
をディスプレイの信号受信器に送信することでができる。筐体５４２は操作キー５４６に
よって制御する。また、図１９（Ｂ）に示す装置は、操作キー５４６を操作することによ
って、筐体５４２から充電器５４１に信号を送ることも可能であるため映像音声双方向通
信装置とも言える。また、操作キー５４６を操作することによって、筐体５４２から充電
器５４１に信号を送り、さらに充電器５４１が送信できる信号を他の電子機器に受信させ
ることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。
示す。筐体５４２にはバッテリ及び信号受信器が内蔵されており、そのバッテリで表示部
５４３やスピーカ部５４７を駆動させる。バッテリは充電器５４１で繰り返し充電が可能
となっている。また、充電器５４１は映像信号を送受信することが可能で、その映像信号
をディスプレイの信号受信器に送信することでができる。筐体５４２は操作キー５４６に
よって制御する。また、図１９（Ｂ）に示す装置は、操作キー５４６を操作することによ
って、筐体５４２から充電器５４１に信号を送ることも可能であるため映像音声双方向通
信装置とも言える。また、操作キー５４６を操作することによって、筐体５４２から充電
器５４１に信号を送り、さらに充電器５４１が送信できる信号を他の電子機器に受信させ
ることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。
本発明を図１８、図１９（Ａ）〜図１９（Ｂ）に示すテレビ受像器に使用することによ
り、品質のよい表示装置を備えたテレビ受像器を得ることが可能となる。
り、品質のよい表示装置を備えたテレビ受像器を得ることが可能となる。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
図２０（Ａ）は本発明を用いて形成された液晶表示パネル６０１とプリント配線基板６
０２を組み合わせたモジュールを示している。液晶表示パネル６０１は、複数の画素が設
けられた画素部６０３と、第１の走査線駆動回路６０４、第２の走査線駆動回路６０５と
、選択された画素にビデオ信号を供給する信号線駆動回路６０６を備えている。液晶表示
パネル６０１は、実施の形態５に基づいて作製すればよい。
０２を組み合わせたモジュールを示している。液晶表示パネル６０１は、複数の画素が設
けられた画素部６０３と、第１の走査線駆動回路６０４、第２の走査線駆動回路６０５と
、選択された画素にビデオ信号を供給する信号線駆動回路６０６を備えている。液晶表示
パネル６０１は、実施の形態５に基づいて作製すればよい。
プリント配線基板６０２には、コントローラ６０７、中央処理装置（ＣＰＵ）６０８、
メモリ６０９、電源回路６１０、音声処理回路６１１及び送受信回路６１２などが備えら
れている。プリント配線基板６０２と液晶表示パネル６０１は、フレキシブル・プリント
・サーキット（ＦＰＣ）６１３により接続されている。プリント配線基板６０２には、容
量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上が
りが鈍ったりすることを防ぐ構成としても良い。また、コントローラ６０７、音声処理回
路６１１、メモリ６０９、ＣＰＵ６０８、電源回路６１０などは、ＣＯＧ（Ｃｈｉｐ Ｏ
ｎ Ｇｌａｓｓ）方式を用いて液晶表示パネル６０１に実装することもできる。ＣＯＧ方
式により、プリント配線基板６０２の規模を縮小することができる。
メモリ６０９、電源回路６１０、音声処理回路６１１及び送受信回路６１２などが備えら
れている。プリント配線基板６０２と液晶表示パネル６０１は、フレキシブル・プリント
・サーキット（ＦＰＣ）６１３により接続されている。プリント配線基板６０２には、容
量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上が
りが鈍ったりすることを防ぐ構成としても良い。また、コントローラ６０７、音声処理回
路６１１、メモリ６０９、ＣＰＵ６０８、電源回路６１０などは、ＣＯＧ（Ｃｈｉｐ Ｏ
ｎ Ｇｌａｓｓ）方式を用いて液晶表示パネル６０１に実装することもできる。ＣＯＧ方
式により、プリント配線基板６０２の規模を縮小することができる。
プリント配線基板６０２に備えられたインターフェース６１４を介して、各種制御信号
の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポー
ト６１５が、プリント配線基板６０２に設けられている。
の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポー
ト６１５が、プリント配線基板６０２に設けられている。
図２０（Ｂ）は、図２０（Ａ）に示したモジュールのブロック図を示す。このモジュー
ルは、メモリ６０９としてＶＲＡＭ６１６、ＤＲＡＭ６１７、フラッシュメモリ６１８な
どが含まれている。ＶＲＡＭ６１６にはパネルに表示する画像のデータが、ＤＲＡＭ６１
７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶され
ている。
ルは、メモリ６０９としてＶＲＡＭ６１６、ＤＲＡＭ６１７、フラッシュメモリ６１８な
どが含まれている。ＶＲＡＭ６１６にはパネルに表示する画像のデータが、ＤＲＡＭ６１
７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶され
ている。
電源回路６１０は、液晶表示パネル６０１、コントローラ６０７、ＣＰＵ６０８、音声
処理回路６１１、メモリ６０９、送受信回路６１２を動作させる電力を供給する。またパ
ネルの仕様によっては、電源回路６１０に電流源が備えられている場合もある。
処理回路６１１、メモリ６０９、送受信回路６１２を動作させる電力を供給する。またパ
ネルの仕様によっては、電源回路６１０に電流源が備えられている場合もある。
ＣＰＵ６０８は、制御信号生成回路６２０、デコーダ６２１、レジスタ６２２、演算回
路６２３、ＲＡＭ６２４、ＣＰＵ６０８用のインターフェース６１９などを有している。
インターフェース６１９を介してＣＰＵ６０８に入力された各種信号は、一旦レジスタ６
２２に保持された後、演算回路６２３、デコーダ６２１などに入力される。演算回路６２
３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコ
ーダ６２１に入力された信号はデコードされ、制御信号生成回路６２０に入力される。制
御信号生成回路６２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回
路６２３において指定された場所、具体的にはメモリ６０９、送受信回路６１２、音声処
理回路６１１、コントローラ６０７などに送る。
路６２３、ＲＡＭ６２４、ＣＰＵ６０８用のインターフェース６１９などを有している。
インターフェース６１９を介してＣＰＵ６０８に入力された各種信号は、一旦レジスタ６
２２に保持された後、演算回路６２３、デコーダ６２１などに入力される。演算回路６２
３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコ
ーダ６２１に入力された信号はデコードされ、制御信号生成回路６２０に入力される。制
御信号生成回路６２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回
路６２３において指定された場所、具体的にはメモリ６０９、送受信回路６１２、音声処
理回路６１１、コントローラ６０７などに送る。
メモリ６０９、送受信回路６１２、音声処理回路６１１、コントローラ６０７は、それ
ぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
ぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
入力手段６２５から入力された信号は、インターフェース６１４を介してプリント配線
基板６０２に実装されたＣＰＵ６０８に送られる。制御信号生成回路６２０は、ポインテ
ィングデバイスやキーボードなどの入力手段６２５から送られてきた信号に従い、ＶＲＡ
Ｍ６１６に格納してある画像データを所定のフォーマットに変換し、コントローラ６０７
に送付する。
基板６０２に実装されたＣＰＵ６０８に送られる。制御信号生成回路６２０は、ポインテ
ィングデバイスやキーボードなどの入力手段６２５から送られてきた信号に従い、ＶＲＡ
Ｍ６１６に格納してある画像データを所定のフォーマットに変換し、コントローラ６０７
に送付する。
コントローラ６０７は、パネルの仕様に合わせてＣＰＵ６０８から送られてきた画像デ
ータを含む信号にデータ処理を施し、液晶表示パネル６０１に供給する。またコントロー
ラ６０７は、電源回路６１０から入力された電源電圧やＣＰＵ６０８から入力された各種
信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ
Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、液晶表示パネル６０１に供給する。
ータを含む信号にデータ処理を施し、液晶表示パネル６０１に供給する。またコントロー
ラ６０７は、電源回路６１０から入力された電源電圧やＣＰＵ６０８から入力された各種
信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ
Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、液晶表示パネル６０１に供給する。
送受信回路６１２では、アンテナ６２８において電波として送受信される信号が処理さ
れており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃ
ｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅ
ｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路６１２において送受信
される信号のうち音声情報を含む信号が、ＣＰＵ６０８からの命令に従って、音声処理回
路６１１に送られる。
れており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃ
ｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅ
ｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路６１２において送受信
される信号のうち音声情報を含む信号が、ＣＰＵ６０８からの命令に従って、音声処理回
路６１１に送られる。
ＣＰＵ６０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路６１１
において音声信号に復調され、スピーカ６２７に送られる。またマイク６２６から送られ
てきた音声信号は、音声処理回路６１１において変調され、ＣＰＵ６０８からの命令に従
って、送受信回路６１２に送られる。
において音声信号に復調され、スピーカ６２７に送られる。またマイク６２６から送られ
てきた音声信号は、音声処理回路６１１において変調され、ＣＰＵ６０８からの命令に従
って、送受信回路６１２に送られる。
コントローラ６０７、ＣＰＵ６０８、電源回路６１０、音声処理回路６１１、メモリ６
０９を、本実施の形態のパッケージとして実装することができる。本実施の形態は、アイ
ソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓ
ｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなど
の高周波回路以外であれば、どのような回路にも応用することができる。
０９を、本実施の形態のパッケージとして実装することができる。本実施の形態は、アイ
ソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓ
ｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなど
の高周波回路以外であれば、どのような回路にも応用することができる。
図２１は、図２０（Ａ）〜図２０（Ｂ）に示すモジュールを含む携帯電話機の一態様を
示している。液晶表示パネル６０１はハウジング６３０に脱着自在に組み込まれる。ハウ
ジング６３０は液晶表示パネル６０１のサイズに合わせて、形状や寸法を適宜変更するこ
とができる。液晶表示パネル６０１を固定したハウジング６３０はプリント基板６３１に
嵌着されモジュールとして組み立てられる。
示している。液晶表示パネル６０１はハウジング６３０に脱着自在に組み込まれる。ハウ
ジング６３０は液晶表示パネル６０１のサイズに合わせて、形状や寸法を適宜変更するこ
とができる。液晶表示パネル６０１を固定したハウジング６３０はプリント基板６３１に
嵌着されモジュールとして組み立てられる。
液晶表示パネル６０１はＦＰＣ６１３を介してプリント基板６３１に接続される。プリ
ント基板６３１には、スピーカ６３２、マイクロフォン６３３、送受信回路６３４、ＣＰ
Ｕ及びコントローラなどを含む信号処理回路６３５が形成されている。このようなモジュ
ールと、入力手段６３６、バッテリ６３７、アンテナ６４０を組み合わせ、筐体６３９に
収納する。液晶表示パネル６０１の画素部は筐体６３９に形成された開口窓から視認でき
るように配置する。
ント基板６３１には、スピーカ６３２、マイクロフォン６３３、送受信回路６３４、ＣＰ
Ｕ及びコントローラなどを含む信号処理回路６３５が形成されている。このようなモジュ
ールと、入力手段６３６、バッテリ６３７、アンテナ６４０を組み合わせ、筐体６３９に
収納する。液晶表示パネル６０１の画素部は筐体６３９に形成された開口窓から視認でき
るように配置する。
本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得
る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式と
した構成としても、上記した作用効果を奏することができる。
る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式と
した構成としても、上記した作用効果を奏することができる。
本発明を図２０（Ａ）〜図２０（Ｂ）、図２１に示す携帯電話に使用することにより、
品質のよい表示装置を備えた携帯電話を得ることが可能となる。
品質のよい表示装置を備えた携帯電話を得ることが可能となる。
図２２（Ａ）は液晶ディスプレイであり、筐体７０１、支持台７０２、表示部７０３な
どによって構成されている。表示部７０３は、実施の形態５に述べた液晶表示装置を用い
て作製される。本発明を使用することにより、品質のよい表示装置を備えた液晶ディスプ
レイを得ることが可能となる。
どによって構成されている。表示部７０３は、実施の形態５に述べた液晶表示装置を用い
て作製される。本発明を使用することにより、品質のよい表示装置を備えた液晶ディスプ
レイを得ることが可能となる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２２（Ｂ）はコンピュータであり、本体７１１、筐体７１２、表示部７１３、キーボ
ード７１４、外部接続ポート７１５、ポインティングデバイス７１６等を含む。表示部７
１３は、実施の形態５に述べた液晶表示装置を用いて作製される。本発明を使用すること
により、品質のよい表示装置を備えたコンピュータを得ることが可能となる。
ード７１４、外部接続ポート７１５、ポインティングデバイス７１６等を含む。表示部７
１３は、実施の形態５に述べた液晶表示装置を用いて作製される。本発明を使用すること
により、品質のよい表示装置を備えたコンピュータを得ることが可能となる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２２（Ｃ）は携帯可能なコンピュータであり、本体７２１、表示部７２２、スイッチ
７２３、操作キー７２４、赤外線ポート７２５等を含む。表示部７２２は、実施の形態５
に述べた液晶表示装置を用いて作製される。本発明を使用することにより、品質のよい表
示装置を備えたコンピュータを得ることが可能となる。
７２３、操作キー７２４、赤外線ポート７２５等を含む。表示部７２２は、実施の形態５
に述べた液晶表示装置を用いて作製される。本発明を使用することにより、品質のよい表
示装置を備えたコンピュータを得ることが可能となる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２２（Ｄ）は携帯型のゲーム機であり、筐体７３１、表示部７３２、スピーカ部７３
３、操作キー７３４、記録媒体挿入部７３５等を含む。表示部７３２は、実施の形態５に
述べた液晶表示装置を用いて作製される。本発明を使用することにより、品質のよい表示
装置を備えたゲーム機を得ることが可能となる。
３、操作キー７３４、記録媒体挿入部７３５等を含む。表示部７３２は、実施の形態５に
述べた液晶表示装置を用いて作製される。本発明を使用することにより、品質のよい表示
装置を備えたゲーム機を得ることが可能となる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体７４１、筐体７４２、表示部Ａ７４３、表示部Ｂ７４４、記録媒体読込部７
４５、操作キー７４６、スピーカ部７４７等を含む。記録媒体とは、ＤＶＤ等を指す。表
示部Ａ７４３は主として画像情報を表示し、表示部Ｂ７４４は主として文字情報を表示す
る。表示部Ａ７４３及び表示部Ｂ７４４は、実施の形態５に述べた液晶表示装置を用いて
作製される。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる
。本発明を使用することにより、品質のよい表示装置を備えた画像再生装置を得ることが
可能となる。
であり、本体７４１、筐体７４２、表示部Ａ７４３、表示部Ｂ７４４、記録媒体読込部７
４５、操作キー７４６、スピーカ部７４７等を含む。記録媒体とは、ＤＶＤ等を指す。表
示部Ａ７４３は主として画像情報を表示し、表示部Ｂ７４４は主として文字情報を表示す
る。表示部Ａ７４３及び表示部Ｂ７４４は、実施の形態５に述べた液晶表示装置を用いて
作製される。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる
。本発明を使用することにより、品質のよい表示装置を備えた画像再生装置を得ることが
可能となる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２３（Ａ）及び図２３（Ｂ）は、本発明の液晶表示装置をカメラ、例えばデジタルカ
メラに組み込んだ例を示す図である。図２３（Ａ）は、デジタルカメラの前面方向から見
た斜視図、図２３（Ｂ）は、後面方向から見た斜視図である。図２３（Ａ）において、デ
ジタルカメラには、リリースボタン７５１、メインスイッチ７５２、ファインダ窓７５３
、フラッシュ７５４、レンズ７５５、鏡胴７５６、筺体７５７が備えられている。
メラに組み込んだ例を示す図である。図２３（Ａ）は、デジタルカメラの前面方向から見
た斜視図、図２３（Ｂ）は、後面方向から見た斜視図である。図２３（Ａ）において、デ
ジタルカメラには、リリースボタン７５１、メインスイッチ７５２、ファインダ窓７５３
、フラッシュ７５４、レンズ７５５、鏡胴７５６、筺体７５７が備えられている。
また、図２３（Ｂ）において、ファインダ接眼窓７６１、モニタ７６２、操作ボタン７
６３が備えられている。
６３が備えられている。
リリースボタン７５１は、半分の位置まで押下されると、焦点調整機構および露出調整
機構が作動し、最下部まで押下されるとシャッターが開く。
機構が作動し、最下部まで押下されるとシャッターが開く。
メインスイッチ７５２は、押下又は回転によりデジタルカメラの電源のＯＮ／ＯＦＦを
切り替える。
切り替える。
ファインダ窓７５３は、デジタルカメラの前面のレンズ７５５の上部に配置されており
、図２３（Ｂ）に示すファインダ接眼窓７６１から撮影する範囲やピントの位置を確認す
るための装置である。
、図２３（Ｂ）に示すファインダ接眼窓７６１から撮影する範囲やピントの位置を確認す
るための装置である。
フラッシュ７５４は、デジタルカメラの前面上部に配置され、被写体輝度が低いときに
、リリースボタン７５１が押下されてシャッターが開くと同時に補助光を照射する。
、リリースボタン７５１が押下されてシャッターが開くと同時に補助光を照射する。
レンズ７５５は、デジタルカメラの正面に配置されている。レンズは、フォーカシング
レンズ、ズームレンズ等により構成され、図示しないシャッター及び絞りと共に撮影光学
系を構成する。また、レンズの後方には、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅ
ｖｉｃｅ）等の撮像素子が設けられている。
レンズ、ズームレンズ等により構成され、図示しないシャッター及び絞りと共に撮影光学
系を構成する。また、レンズの後方には、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅ
ｖｉｃｅ）等の撮像素子が設けられている。
鏡胴７５６は、フォーカシングレンズ、ズームレンズ等のピントを合わせるためにレン
ズの位置を移動するものであり、撮影時には、鏡胴を繰り出すことにより、レンズ７５５
を手前に移動させる。また、携帯時は、レンズ７５５を沈銅させてコンパクトにする。な
お、本実施の形態においては、鏡胴を繰り出すことにより被写体をズーム撮影することが
できる構造としているが、この構造に限定されるものではなく、筺体７５７内での撮影光
学系の構成により鏡胴を繰り出さずともズーム撮影が可能なデジタルカメラでもよい。
ズの位置を移動するものであり、撮影時には、鏡胴を繰り出すことにより、レンズ７５５
を手前に移動させる。また、携帯時は、レンズ７５５を沈銅させてコンパクトにする。な
お、本実施の形態においては、鏡胴を繰り出すことにより被写体をズーム撮影することが
できる構造としているが、この構造に限定されるものではなく、筺体７５７内での撮影光
学系の構成により鏡胴を繰り出さずともズーム撮影が可能なデジタルカメラでもよい。
ファインダ接眼窓７６１は、デジタルカメラの後面上部に設けられており、撮影する範
囲やピントの位置を確認する際に接眼するために設けられた窓である。
囲やピントの位置を確認する際に接眼するために設けられた窓である。
操作ボタン７６３は、デジタルカメラの後面に設けられた各種機能ボタンであり、セッ
トアップボタン、メニューボタン、ディスプレイボタン、機能ボタン、選択ボタン等によ
り構成されている。
トアップボタン、メニューボタン、ディスプレイボタン、機能ボタン、選択ボタン等によ
り構成されている。
図２３（Ａ）及び図２３（Ｂ）に示すカメラのモニタ７６２に、実施の形態５で述べた
液晶表示装置を組み込むことができる。これにより品質のよい表示装置を備えたデジタル
カメラを得ることが可能となる。
液晶表示装置を組み込むことができる。これにより品質のよい表示装置を備えたデジタル
カメラを得ることが可能となる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２８（Ａ）はビデオカメラであり、本体９０１、表示部９０２、筐体９０３、外部接
続ポート９０４、リモコン受信部９０５、受像部９０６、バッテリ９０７、音声入力部９
０８、操作キー９０９、接眼部９１０等を含む。
続ポート９０４、リモコン受信部９０５、受像部９０６、バッテリ９０７、音声入力部９
０８、操作キー９０９、接眼部９１０等を含む。
表示部９０２には、実施の形態５で説明した液晶表示装置や実施の形態６で説明した発
光装置を適用することができ、高画質な表示を行うことができる。
光装置を適用することができ、高画質な表示を行うことができる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２８（Ｂ）は、電子ブックであり、本体９１１、表示部９１２、筐体９１３、操作ス
イッチ９１４等を含む。またモデムが内蔵されていてもよいし、無線で情報を送受信でき
る構成としてもよい。なお、電子ブックのメモリ部は、記録容量が２０〜２００ギガバイ
ト（ＧＢ）のＮＯＲ型不揮発性メモリを用い、映像や音声（音楽）を記録、再生すること
ができる。
イッチ９１４等を含む。またモデムが内蔵されていてもよいし、無線で情報を送受信でき
る構成としてもよい。なお、電子ブックのメモリ部は、記録容量が２０〜２００ギガバイ
ト（ＧＢ）のＮＯＲ型不揮発性メモリを用い、映像や音声（音楽）を記録、再生すること
ができる。
電子ブックの情報を記憶するメモリ部や、電子ブックを機能させるマイクロプロセッサ
に、実施の形態７で説明したマイクロプロセッサや、実施の形態８で説明したＲＦＣＰＵ
等を適用することができる。また、表示部９１２には、実施の形態５で説明した液晶表示
装置や実施の形態６で説明した発光装置を適用することができ、高画質な表示を行うこと
ができる。
に、実施の形態７で説明したマイクロプロセッサや、実施の形態８で説明したＲＦＣＰＵ
等を適用することができる。また、表示部９１２には、実施の形態５で説明した液晶表示
装置や実施の形態６で説明した発光装置を適用することができ、高画質な表示を行うこと
ができる。
また実施の形態５で述べたトランジスタやＣＭＯＳ回路を、制御用回路部等に適用する
ことができる。
ことができる。
図２８（Ｃ）は、デジタルプレーヤであり、オーディオ装置の１つの代表例である。本
体９２１、表示部９２２、筐体９２３、操作スイッチ９２４、イヤホン９２５などを含ん
でいる。イヤホン９２５の代わりにヘッドホンや無線式イヤホンを用いることができる。
体９２１、表示部９２２、筐体９２３、操作スイッチ９２４、イヤホン９２５などを含ん
でいる。イヤホン９２５の代わりにヘッドホンや無線式イヤホンを用いることができる。
デジタルプレーヤの音楽情報を記憶するメモリ部や、デジタルプレーヤを機能させるマ
イクロプロセッサに、実施の形態７で説明したマイクロプロセッサや、実施の形態８で説
明したＲＦＣＰＵ等を適用することができる。デジタルプレーヤは小型軽量化が可能であ
るが、表示部９２２において、実施の形態５で説明した液晶表示装置や実施の形態６で説
明した発光装置を適用することで、画面サイズが０．３インチから２インチ程度の場合で
あっても高精細な画像若しくは文字情報を表示することができる。
イクロプロセッサに、実施の形態７で説明したマイクロプロセッサや、実施の形態８で説
明したＲＦＣＰＵ等を適用することができる。デジタルプレーヤは小型軽量化が可能であ
るが、表示部９２２において、実施の形態５で説明した液晶表示装置や実施の形態６で説
明した発光装置を適用することで、画面サイズが０．３インチから２インチ程度の場合で
あっても高精細な画像若しくは文字情報を表示することができる。
１００ シリコンインゴット
１０１ ポーラスシリコン層
１０２ ポーラスシリコン層
１０３ エピタキシャル層
１０４ 溝
１０５ インゴット
１１１ 容器
１１２ 電極
１１３ 混合溶液
１１５ 電流源
１２０ 大型絶縁基板
１２１ 絶縁膜
１２２ 絶縁膜
１２３ 絶縁膜
１２４ 基板
１３０ ウォータージェット
１３５ 矢印
１４１ 圧着用ローラ
１４２ 矢印
１４３ 矢印
１４４ 矢印
１４５ 水素イオン
１４６ 水素イオン照射領域
１４７ 平坦化処理装置
１５１ 単結晶シリコン層
１６１ 結晶方位
１６２ 結晶方位
１６３ 矢印
１７１ 活性層
１７２ ゲート電極
１８１ 領域
１８２ 領域
１８３ チャネル形成領域
２０１ シリコン原材料
２０２ 原材料
２０３ 溶解液
２０４ 仕切り
２０５ 角形シリコンインゴット
２０６ 円柱状シリコンインゴット
２１１ 矢印
３０１ 基板
３０２ 結晶性シリコン層
３０４ 島状半導体領域
３０５ 島状半導体領域
３０６ 島状半導体領域
３０８ ゲート絶縁膜
３１１ ゲート電極
３１２ ゲート電極
３１３ ゲート電極
３１５ ゲート電極
３１６ ゲート電極
３１７ ゲート電極
３２１ 不純物元素
３２２ 不純物元素
３２４ 不純物元素
３２５ 不純物元素
３２６ 不純物元素
３２６ 不純物元素
３３１ チャネル形成領域
３３２ａ 不純物領域
３３２ｂ 不純物領域
３３３ チャネル形成領域
３３４ａ 不純物領域
３３４ｂ 不純物領域
３３５ チャネル形成領域
３３６ａ 不純物領域
３３６ｂ 不純物領域
３３７ レジストマスク
３３８ レジストマスク
３３９ レジストマスク
３４２ａ 高濃度不純物領域
３４２ｂ 高濃度不純物領域
３４３ａ 低濃度不純物領域
３４３ｂ 低濃度不純物領域
３４４ａ 高濃度不純物領域
３４４ｂ 高濃度不純物領域
３４５ａ 低濃度不純物領域
３４５ｂ 低濃度不純物領域
３４６ａ 高濃度不純物領域
３４６ｂ 高濃度不純物領域
３４７ａ 低濃度不純物領域
３４７ｂ 低濃度不純物領域
３５１ 保護膜
３５２ 層間絶縁膜
３５５ レジストマスク
３５６ レジストマスク
３５７ レジストマスク
３６１ 配線
３６２ 配線
３６３ 配線
３６４ 配線
３６５ 配線
３７１ トランジスタ
３７２ トランジスタ
３７３ ＣＭＯＳ回路
３７４ トランジスタ
３８１ａ サイドウォール
３８１ｂ サイドウォール
３８２ａ サイドウォール
３８２ｂ サイドウォール
３８３ａ サイドウォール
３８３ｂ サイドウォール
３９２ａ 高濃度不純物領域
３９２ｂ 高濃度不純物領域
３９３ａ 低濃度不純物領域
３９３ｂ 低濃度不純物領域
３９４ａ 高濃度不純物領域
３９４ｂ 高濃度不純物領域
３９５ａ 低濃度不純物領域
３９５ｂ 低濃度不純物領域
３９６ａ 高濃度不純物領域
３９６ｂ 高濃度不純物領域
３９７ａ 低濃度不純物領域
３９７ｂ 低濃度不純物領域
４０１ 画素電極
４０２ 配向膜
４１１ 対向基板
４１２ 遮光層
４１３ 着色層
４１４ オーバーコート層
４１５ 対向電極
４１６ 配向膜
４２１ 液晶表示パネル
４２２ 画素部
４２３ 走査線駆動回路
４２４ 信号線駆動回路
４３１ 回路基板
４３２ コントロール回路
４３３ 信号分割回路
４３４ 接続配線
５０１ 液晶表示パネル
５０２ 画素部
５０３ 走査線駆動回路
５０４ 信号線駆動回路
５１２ コントロール回路
５１３ 信号分割回路
５２１ チューナ
５２２ 映像信号増幅回路
５２３ 映像信号処理回路
５２５ 音声信号増幅回路
５２６ 音声信号処理回路
５２７ スピーカ
５２８ 制御回路
５２９ 入力部
５３１ 筐体
５３２ 表示画面
５３３ スピーカ
５３４ 操作スイッチ
５４１ 充電器
５４２ 筐体
５４３ 表示部
５４６ 操作キー
５４７ スピーカ部
６０１ 液晶表示パネル
６０２ プリント配線基板
６０３ 画素部
６０４ 走査線駆動回路
６０５ 走査線駆動回路
６０６ 信号線駆動回路
６０７ コントローラ
６０８ ＣＰＵ
６０９ メモリ
６１０ 電源回路
６１１ 音声処理回路
６１２ 送受信回路
６１３ ＦＰＣ
６１４ インターフェース
６１５ アンテナ用ポート
６１６ ＶＲＡＭ
６１７ ＤＲＡＭ
６１８ フラッシュメモリ
６１９ インターフェース
６２０ 制御信号生成回路
６２１ デコーダ
６２２ レジスタ
６２３ 演算回路
６２４ ＲＡＭ
６２５ 入力手段
６２６ マイク
６２７ スピーカ
６２８ アンテナ
６３０ ハウジング
６３１ プリント基板
６３２ スピーカ
６３３ マイクロフォン
６３４ 送受信回路
６３５ 信号処理回路
６３６ 入力手段
６３７ バッテリ
６３９ 筐体
６４０ アンテナ
７０１ 筐体
７０２ 支持台
７０３ 表示部
７１１ 本体
７１２ 筐体
７１３ 表示部
７１４ キーボード
７１５ 外部接続ポート
７１６ ポインティングデバイス
７２１ 本体
７２２ 表示部
７２３ スイッチ
７２４ 操作キー
７２５ 赤外線ポート
７３１ 筐体
７３２ 表示部
７３３ スピーカ部
７３４ 操作キー
７３５ 記録媒体挿入部
７４１ 本体
７４２ 筐体
７４３ 表示部Ａ
７４４ 表示部Ｂ
７４５ 記録媒体読込部
７４６ 操作キー
７４７ スピーカ部
７５１ リリースボタン
７５２ メインスイッチ
７５３ ファインダ窓
７５４ フラッシュ
７５５ レンズ
７５６ 鏡胴
７５７ 筺体
７６１ ファインダ接眼窓
７６２ モニタ
７６３ 操作ボタン
８００ マイクロプロセッサ
８０１ 演算回路
８０２ 演算回路制御部
８０３ 命令解析部
８０４ 制御部
８０５ タイミング制御部
８０６ レジスタ
８０７ レジスタ制御部
８０８ バスインターフェース
８０９ 専用メモリ
８１０ メモリインターフェース
８２１ ＲＦＣＰＵ
８２２ アナログ回路部
８２３ デジタル回路部
８２４ 共振回路
８２５ 整流回路
８２６ 定電圧回路
８２７ リセット回路
８２８ 発振回路
８２９ 復調回路
８３０ 変調回路
８３１ ＲＦインターフェース
８３２ 制御レジスタ
８３３ クロックコントローラ
８３４ ＣＰＵインターフェース
８３５ ＣＰＵ
８３６ ＲＡＭ
８３７ ＲＯＭ
８３８ アンテナ
８３９ 容量部
８４０ 電源管理回路
８５１ 選択用トランジスタ
８５２ 電流供給線
８５３ 表示制御用トランジスタ
８５４ 隔壁層
８５５ 発光層
８５６ 対向電極
８５７ 封止樹脂
８５８ 対向基板
８５９ 電極
８６０ 電極
８７１ 基板
８７９ 半導体膜
８８０ ゲート配線
８８２ 信号線
８８３ 画素電極
８８４ ゲート絶縁膜
８８５ ゲート電極
８８７ 層間絶縁膜
９０１ 本体
９０２ 表示部
９０３ 筐体
９０４ 外部接続ポート
９０５ リモコン受信部
９０６ 受像部
９０７ バッテリ
９０８ 音声入力部
９０９ 操作キー
９１０ 接眼部
９１１ 本体
９１２ 表示部
９１３ 筐体
９１４ 操作スイッチ
９２１ 本体
９２２ 表示部
９２３ 筐体
９２４ 操作スイッチ
９２５ イヤホン
１１００ 結晶性シリコンインゴット
１１５１ 結晶性シリコン層
１２５１ 多結晶シリコン層
１０１ ポーラスシリコン層
１０２ ポーラスシリコン層
１０３ エピタキシャル層
１０４ 溝
１０５ インゴット
１１１ 容器
１１２ 電極
１１３ 混合溶液
１１５ 電流源
１２０ 大型絶縁基板
１２１ 絶縁膜
１２２ 絶縁膜
１２３ 絶縁膜
１２４ 基板
１３０ ウォータージェット
１３５ 矢印
１４１ 圧着用ローラ
１４２ 矢印
１４３ 矢印
１４４ 矢印
１４５ 水素イオン
１４６ 水素イオン照射領域
１４７ 平坦化処理装置
１５１ 単結晶シリコン層
１６１ 結晶方位
１６２ 結晶方位
１６３ 矢印
１７１ 活性層
１７２ ゲート電極
１８１ 領域
１８２ 領域
１８３ チャネル形成領域
２０１ シリコン原材料
２０２ 原材料
２０３ 溶解液
２０４ 仕切り
２０５ 角形シリコンインゴット
２０６ 円柱状シリコンインゴット
２１１ 矢印
３０１ 基板
３０２ 結晶性シリコン層
３０４ 島状半導体領域
３０５ 島状半導体領域
３０６ 島状半導体領域
３０８ ゲート絶縁膜
３１１ ゲート電極
３１２ ゲート電極
３１３ ゲート電極
３１５ ゲート電極
３１６ ゲート電極
３１７ ゲート電極
３２１ 不純物元素
３２２ 不純物元素
３２４ 不純物元素
３２５ 不純物元素
３２６ 不純物元素
３２６ 不純物元素
３３１ チャネル形成領域
３３２ａ 不純物領域
３３２ｂ 不純物領域
３３３ チャネル形成領域
３３４ａ 不純物領域
３３４ｂ 不純物領域
３３５ チャネル形成領域
３３６ａ 不純物領域
３３６ｂ 不純物領域
３３７ レジストマスク
３３８ レジストマスク
３３９ レジストマスク
３４２ａ 高濃度不純物領域
３４２ｂ 高濃度不純物領域
３４３ａ 低濃度不純物領域
３４３ｂ 低濃度不純物領域
３４４ａ 高濃度不純物領域
３４４ｂ 高濃度不純物領域
３４５ａ 低濃度不純物領域
３４５ｂ 低濃度不純物領域
３４６ａ 高濃度不純物領域
３４６ｂ 高濃度不純物領域
３４７ａ 低濃度不純物領域
３４７ｂ 低濃度不純物領域
３５１ 保護膜
３５２ 層間絶縁膜
３５５ レジストマスク
３５６ レジストマスク
３５７ レジストマスク
３６１ 配線
３６２ 配線
３６３ 配線
３６４ 配線
３６５ 配線
３７１ トランジスタ
３７２ トランジスタ
３７３ ＣＭＯＳ回路
３７４ トランジスタ
３８１ａ サイドウォール
３８１ｂ サイドウォール
３８２ａ サイドウォール
３８２ｂ サイドウォール
３８３ａ サイドウォール
３８３ｂ サイドウォール
３９２ａ 高濃度不純物領域
３９２ｂ 高濃度不純物領域
３９３ａ 低濃度不純物領域
３９３ｂ 低濃度不純物領域
３９４ａ 高濃度不純物領域
３９４ｂ 高濃度不純物領域
３９５ａ 低濃度不純物領域
３９５ｂ 低濃度不純物領域
３９６ａ 高濃度不純物領域
３９６ｂ 高濃度不純物領域
３９７ａ 低濃度不純物領域
３９７ｂ 低濃度不純物領域
４０１ 画素電極
４０２ 配向膜
４１１ 対向基板
４１２ 遮光層
４１３ 着色層
４１４ オーバーコート層
４１５ 対向電極
４１６ 配向膜
４２１ 液晶表示パネル
４２２ 画素部
４２３ 走査線駆動回路
４２４ 信号線駆動回路
４３１ 回路基板
４３２ コントロール回路
４３３ 信号分割回路
４３４ 接続配線
５０１ 液晶表示パネル
５０２ 画素部
５０３ 走査線駆動回路
５０４ 信号線駆動回路
５１２ コントロール回路
５１３ 信号分割回路
５２１ チューナ
５２２ 映像信号増幅回路
５２３ 映像信号処理回路
５２５ 音声信号増幅回路
５２６ 音声信号処理回路
５２７ スピーカ
５２８ 制御回路
５２９ 入力部
５３１ 筐体
５３２ 表示画面
５３３ スピーカ
５３４ 操作スイッチ
５４１ 充電器
５４２ 筐体
５４３ 表示部
５４６ 操作キー
５４７ スピーカ部
６０１ 液晶表示パネル
６０２ プリント配線基板
６０３ 画素部
６０４ 走査線駆動回路
６０５ 走査線駆動回路
６０６ 信号線駆動回路
６０７ コントローラ
６０８ ＣＰＵ
６０９ メモリ
６１０ 電源回路
６１１ 音声処理回路
６１２ 送受信回路
６１３ ＦＰＣ
６１４ インターフェース
６１５ アンテナ用ポート
６１６ ＶＲＡＭ
６１７ ＤＲＡＭ
６１８ フラッシュメモリ
６１９ インターフェース
６２０ 制御信号生成回路
６２１ デコーダ
６２２ レジスタ
６２３ 演算回路
６２４ ＲＡＭ
６２５ 入力手段
６２６ マイク
６２７ スピーカ
６２８ アンテナ
６３０ ハウジング
６３１ プリント基板
６３２ スピーカ
６３３ マイクロフォン
６３４ 送受信回路
６３５ 信号処理回路
６３６ 入力手段
６３７ バッテリ
６３９ 筐体
６４０ アンテナ
７０１ 筐体
７０２ 支持台
７０３ 表示部
７１１ 本体
７１２ 筐体
７１３ 表示部
７１４ キーボード
７１５ 外部接続ポート
７１６ ポインティングデバイス
７２１ 本体
７２２ 表示部
７２３ スイッチ
７２４ 操作キー
７２５ 赤外線ポート
７３１ 筐体
７３２ 表示部
７３３ スピーカ部
７３４ 操作キー
７３５ 記録媒体挿入部
７４１ 本体
７４２ 筐体
７４３ 表示部Ａ
７４４ 表示部Ｂ
７４５ 記録媒体読込部
７４６ 操作キー
７４７ スピーカ部
７５１ リリースボタン
７５２ メインスイッチ
７５３ ファインダ窓
７５４ フラッシュ
７５５ レンズ
７５６ 鏡胴
７５７ 筺体
７６１ ファインダ接眼窓
７６２ モニタ
７６３ 操作ボタン
８００ マイクロプロセッサ
８０１ 演算回路
８０２ 演算回路制御部
８０３ 命令解析部
８０４ 制御部
８０５ タイミング制御部
８０６ レジスタ
８０７ レジスタ制御部
８０８ バスインターフェース
８０９ 専用メモリ
８１０ メモリインターフェース
８２１ ＲＦＣＰＵ
８２２ アナログ回路部
８２３ デジタル回路部
８２４ 共振回路
８２５ 整流回路
８２６ 定電圧回路
８２７ リセット回路
８２８ 発振回路
８２９ 復調回路
８３０ 変調回路
８３１ ＲＦインターフェース
８３２ 制御レジスタ
８３３ クロックコントローラ
８３４ ＣＰＵインターフェース
８３５ ＣＰＵ
８３６ ＲＡＭ
８３７ ＲＯＭ
８３８ アンテナ
８３９ 容量部
８４０ 電源管理回路
８５１ 選択用トランジスタ
８５２ 電流供給線
８５３ 表示制御用トランジスタ
８５４ 隔壁層
８５５ 発光層
８５６ 対向電極
８５７ 封止樹脂
８５８ 対向基板
８５９ 電極
８６０ 電極
８７１ 基板
８７９ 半導体膜
８８０ ゲート配線
８８２ 信号線
８８３ 画素電極
８８４ ゲート絶縁膜
８８５ ゲート電極
８８７ 層間絶縁膜
９０１ 本体
９０２ 表示部
９０３ 筐体
９０４ 外部接続ポート
９０５ リモコン受信部
９０６ 受像部
９０７ バッテリ
９０８ 音声入力部
９０９ 操作キー
９１０ 接眼部
９１１ 本体
９１２ 表示部
９１３ 筐体
９１４ 操作スイッチ
９２１ 本体
９２２ 表示部
９２３ 筐体
９２４ 操作スイッチ
９２５ イヤホン
１１００ 結晶性シリコンインゴット
１１５１ 結晶性シリコン層
１２５１ 多結晶シリコン層
Claims (1)
- 円柱状の結晶性半導体インゴットの側面に陽極化成によって第１の多孔層を形成し、
前記陽極化成の条件を変えて、前記第１の多孔層の表面に第２の多孔層を形成し、
前記第２の多孔層の表面にエピタキシャル層を形成し、
前記第１の多孔層、前記第２の多孔層及び前記エピタキシャル層が形成された前記結晶性半導体インゴットの側面を絶縁基板に貼り合わせ、前記第１の多孔層及び前記第２の多孔層の界面から結晶性半導体層を分離して、前記絶縁基板上に前記結晶性半導体層を形成することを特徴とする結晶性半導体層の作製方法。
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