KR20100018168A - 박막 트랜지스터 기판과 그 제조 방법 - Google Patents
박막 트랜지스터 기판과 그 제조 방법 Download PDFInfo
- Publication number
- KR20100018168A KR20100018168A KR1020080076813A KR20080076813A KR20100018168A KR 20100018168 A KR20100018168 A KR 20100018168A KR 1020080076813 A KR1020080076813 A KR 1020080076813A KR 20080076813 A KR20080076813 A KR 20080076813A KR 20100018168 A KR20100018168 A KR 20100018168A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide semiconductor
- active layer
- semiconductor active
- layer pattern
- opening
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000010409 thin film Substances 0.000 title claims abstract description 50
- 239000000758 substrate Substances 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 114
- 238000002161 passivation Methods 0.000 claims abstract description 31
- 229910052742 iron Inorganic materials 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 229910052804 chromium Inorganic materials 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910052790 beryllium Inorganic materials 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052793 cadmium Inorganic materials 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- 229910052744 lithium Inorganic materials 0.000 claims description 6
- 229910052749 magnesium Inorganic materials 0.000 claims description 6
- 229910052748 manganese Inorganic materials 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052758 niobium Inorganic materials 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 229910052708 sodium Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 229910052720 vanadium Inorganic materials 0.000 claims description 6
- 229910052727 yttrium Inorganic materials 0.000 claims description 6
- 229910052725 zinc Inorganic materials 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 126
- 230000008569 process Effects 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 239000010408 film Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 5
- 239000011787 zinc oxide Substances 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000011701 zinc Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- 239000002052 molecular layer Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000004971 Cross linker Substances 0.000 description 1
- -1 InGaZnO 4 Inorganic materials 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 229910007611 Zn—In—O Inorganic materials 0.000 description 1
- 229910007604 Zn—Sn—O Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052789 astatine Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- HUAUNKAZQWMVFY-UHFFFAOYSA-M sodium;oxocalcium;hydroxide Chemical compound [OH-].[Na+].[Ca]=O HUAUNKAZQWMVFY-UHFFFAOYSA-M 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Abstract
공정 효율이 향상되고, 신뢰성이 향상된 산화물 반도체 박막 트랜지스터 기판과 그 제조 방법이 제공된다. 산화물 반도체 박막 트랜지스터는 절연 기판 상에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선과 교차하며, 드레인 전극 연결부를 포함하는 데이터선, 상기 게이트 전극 주변에 형성되어 있는 산화물 반도체 활성층 패턴, 상기 데이터선과 상기 산화물 반도체 활성층 패턴 위에 형성되어 있으며 상기 드레인 전극 연결부를 노출하는 제1 개구부와 상기 산화물 반도체 활성층 패턴을 노출하는 제2 개구부를 가지는 패시배이션층, 상기 제1 개구부 및 상기 제2 개구부를 통해 상기 산화물 반도체 활성층 패턴과 상기 드레인 전극 연결부를 전기적으로 연결하는 드레인 전극을 포함한다.
산화물 반도체, 박막 트랜지스터, 드레인 전극 연결 패드, 에치 스토퍼 패턴
Description
본 발명은 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 보다 상세하게는 공정 효율이 향상되고, 신뢰성이 향상된 산화물 반도체 박막 트랜지스터를 포함하는 액정 표시 장치와 그 제조방법에 관한 것이다.
액정 표시 장치는 화소 전극이형성된 제1 기판, 공통 전극이 형성된 제2 기판 그리고 제1 기판과 제2 기판 사이에 개재된 유전율 이방성을 갖는 액정 분자층을 포함한다. 화소 전극과 공통전극 사이에 전기장을 형성하고, 그 전기장의 세기를 조절하여, 액정 분자들의 배열을 변경한다. 이로써, 액정 분자층을 통과하는 빛의 양을 제어함으로써 원하는 화상을 표현한다. 이러한 액정 표시 장치에 사용되는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor : TFT)가 널리 사용되고 있다.
박막 트랜지스터(TFT)는 게이트 전극, 드레인 전극, 소스 전극 및 액티브 층을 포함하는 스위칭 소자이다. 게이트 전극에 일정한 값 이상의 전압이 인가되면 액티브 층이 도통되어, 드레인 전극과 소스 전극 사이에 전류가 흐르게 된다. 박막 트랜지스터(TFT)의 액티브 층을 이루는 물질로 비정질 실리콘(a-Si)이나 폴리 실리콘(p-Si)을 사용할 수 있다.
최근 TFT-LCD의 대형화 및 고정세화 경향이점차 가속화되면서 이를 실현하기 위한 차세대 액티브 층에 대한 확보가 절실히 요구되고 있다. 특히 대화면에서 고해상도 및 고속 구동 기술을 적용하기 위해서는 패널 구동관점에서 배선 저항 및기생 용량의 대폭적인 저감 및 박막 트랜지스터 특성의 획기적인 향상과 같은 과제가 우선적으로 해결되어야 한다. 박막 트랜지스터의 성능 향상을 위해 최근 미세 결정질 실리콘 박막 트랜지스터(Micro-crystalline Si TFT)나 산화물 반도체가 그 후보로써 활발히연구되고 있다. 그러나 미세 결정질 실리콘을 채널 영역에 적용한 박막 트랜지스터는 전자 이동도 값이 낮고 구현을 위해서는 증착 장비의 개발이 선행되어야 한다. 한편, 산화물 반도체는 전자 이동도가 비정질 실리콘 박막 트랜지스터에 비해 수 십배 이상 크기 때문에 화소 충전 능력 및 기판상에 구동 회로를 집적하기에도 큰 장점이 있어 집중적으로 개발 중에 있다. 그러나 산화물 반도체 박막 트랜지스터의 채널층인 산화물 반도체 층은 후속 공정인 건식 식각 또는 습식 식각 공정 진행시 특성이 쉽게 변할 수 있기 때문에 산화물 반도체 박막 트랜지스터의 전기적 특성의 신뢰성에 큰 영향을 미친다.
본 발명이 해결하고자 하는 과제는, 공정 효율이 향상되고, 신뢰성이 향상된 산화물 반도체 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 공정 효율이 향상되고, 신뢰성이 향상된 산화물 반도체 박막트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태에 따른 박막 트랜지스터 기판은 절연 기판 상에 형성되어 있으며 게이트 전극을 포함하는 게이트선 상기 게이트선과 교차하며, 드레인 전극 연결부를 포함하는 데이터선 상기 게이트 전극 주변에 형성되어 있는 산화물 반도체 활성층 패턴 상기 데이터선과 상기 산화물 반도체 활성층 패턴 위에 형성되어 있으며 상기 드레인 전극 연결부를 노출하는 제1 개구부와 상기 산화물 반도체 활성층 패턴을 노출하는 제2 개구부를 가지는 패시배이션층 패턴 상기 제1 개구부 및 상기 제2 개구부를 통해 상기 산화물 반도체 활성층 패턴과 상기 드레인 전극 연결부를 전기적으로 연결하는 드레인 전극을 포함한다.
상기 산화물 반도체 활성층 패턴 위에 형성된 에치 스토퍼를 더 포함할 수 있다.
상기 패시배이션층은 상기 산화물 반도체 활성층 패턴을 노출하는 제3 개구부를 가지며, 상기 제3 개구부를 통해 상기 산화물 반도체 활성층 패턴과 전기적으로 연결되는 소스-화소 전극을 더 포함할 수 있다.
상기 소스-화소 전극은 상기 산화물 반도체 활성층 패턴과 직접 접할 수 있다.
상기 산화물 반도체 활성층 패턴은 Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함할 수 있다.
상기 드레인 전극은 Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함할 수 있다.
상기 데이터선은 상기 산화물 반도체 활성층 패턴과 이격되어 위치할 수 있다.
상기 소스-화소 전극은 상기 드레인 전극과 동일 물질을 포함할 수 있다.
상기 소스-화소 전극의 모양에 의해 화소 영역이 정의될 수 있다.
상기 산화물 반도체 활성층 패턴과 상기 에치 스토퍼 패턴의 외곽선이 실질적으로 동일한 평면 모양을 가질 수 있다.
상기 드레인 전극은 상기 드레인 전극 연결부와 직접 접할 수 있다.
상기 에치 스토퍼 패턴은 상기 제2 개구부 및 상기 제3 개구부와 각각 일치하는 제4 개구부 및 제5 개구부를 가지며, 상기 드레인 전극은 상기 제2 개구부와 제4 개구부를 통해 상기 산화물 반도체 활성층 패턴과 접촉하고, 상기 소스-화소 전극은 상기 제3 개구부 및 제5 개구부를 통해 상기 산화물 반도체 활성층 패턴과 접촉할 수 있다.
상기 드레인 전극과 상기 소스-화소 전극은 동일한 물질을 포함할 수 있다.
상기 드레인 전극 연결부는 상기 데이터선의 다른 부분보다 폭이 넓을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계 상기 게이트선 위에 게이트 절연층을 형성하는 단계 상기 게이트 전극 상부의 상기 게이트 절연층 위에 산화물 반도체 활성층 패턴을 형성하는 단계 상기 산화물 반도체 활성층 패턴 위에 에치 스토퍼 패턴을 형성하는 단계 상기 게이트 절연층 위에 상기 게이트선과 교차하는 데이터선을 형성하는 단계 상기 데이터선 및 상기 에치 스토퍼 패턴 위에 패시패이션층을 형성하는 단계 상기 패시배이션층 및 에치 스토퍼 패턴을 사진 식각하여 상기 데이터선 및 산화물 반도체 활성층 패턴 상부 표면을 각각 노출하는 제1 개구부와 제2 개구부를 형성하는 단계 및 상기 제 1 개구부와 상기 제 2 개구부를 통하여 노출된 상기 데이터선 및 산화물 반도체 활성층 패턴과 접하는 드레인 전극을 형성하는 단계를 포함한다.
상기 제1 개구부와 제2 개구부를 형성하는 단계에서 상기 패시배이션층 및 에치 스토퍼 패턴을 관통하여 상기 산화물 반도체 활성층 패턴 표면을 노출하는 제3 개구부를 함께 형성할 수 있다.
상기 제3 개구부를 통하여 노출된 상기 산화물 반도체 활성층 패턴 표면과 직접 접하는 소스-화소 전극을 형성하는 단계를 더 포함할 수 있다.
산화물 반도체 활성층 패턴을 형성하는 단계와 상기 에치 스토퍼 패턴을 형 성하는 단계는 동일한 마스크를 사용하여 진행될 수 있다.
상기 드레인 전극을 형성하는 단계와 상기 소스-화소 전극을 형성하는 단계는 동시에 진행될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 절연 기판상에 산화물 반도체 박막 트랜지스터 제작시 에치 스토퍼 (etch stopper)를 적용하여 산화물 반도체 박막 트랜지스터의 신뢰성을 향상할 수 있고, 에치 스토퍼 공정 적용시 공정을 단순화 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한 "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a는 본 발명의 일 실시예에 따라 제작된 산화물 반도체 박막 트랜지스터 기판의 배치도고, 도 1b는 도 1a의 A-B선을 따라 절단한 단면도이다.
도 1a 및 도 1 b를 참조하면, 절연 기판(100) 상에 게이트선(111)이 형성되어 있다. 게이트선(111)은 게이트 전극(112) 및 박막트랜지스터를 구동하는 신호를 인가하는 구동 회로부(미도시)와 연결되는 게이트 패드(113)를 포함한다. 절연 기판(100)은 투명한 유리, 투명한 플라스틱 또는 절연막이 상부에 형성된 금속 기판일 수 있다. 게이트선(111)은 Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 또는 Ta 중 적어도 하나의 물질을 포함하며 단일막 또는 다층막으로 형성될 수 있다. 게이트 전극(112), 게이트선(111) 및 게이트 패드(113)는 서로 다른 공정 단계에서 서로 다른 층으로 형성될 수 있다.
게이트선(111) 위에는 게이트선(111)과 접하는 게이트 절연층(121)이 형성되어 있다. 게이트 절연층(121)은 SiOx, SiNx 또는 SiONx 중 적어도 어떤 한 물질을 포함할 수 있고, SiOx, SiNx 또는 SiONx 에 추가로 C를 더 포함할 수도 있다.
게이트 절연층(121) 위에는 산화물 반도체 활성층 패턴(141)이 형성되어 있다. 상기 산화물 반도체 활성층 패턴(141)은 Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함한다. 상기 원소 중 어느 하나 이상의 원소를 포함하는 산화물 반도체들의 구체적 예로서는 ZnO, InGaZnO4, Zn-In-O, Zn-Sn-O, In-Zn-Hf-O, Sn-In-O, Sn-O, 등을 들 수 있으나 이에 한정되는 것은 아니고 상기 나열된 모든 종류의 원소의 조합이 가능하다. 상기 산화물 반도체 활성층 패턴(141)의 결정성은 비정질, 미세 결정질, 다결정질, 단결정질 또는 다결정질이나 단결정질 내에 비정질을 더 포함할 수 있다.
이들 산화물 반도체를 이용하여 제작된 박막 트랜지스터는 수소화된 비정질 규소(a-Si:H)를 이용하여 제작된 박막 트랜지스터에 비하여 전계 효과 이동도가 수 배 내지 수백 배 크다. 예를 들어, 비정질 구조를 가진 In2O3, Ga2O3, ZnO 등이 혼합된산화물 반도체를 사용하면, 탈수소화된 비정질 규소(a-Si)의 전계 효과 이동도와 비교하여, 전계 이동도가 20배 이상 향상될 수 있다. 특히, ZnO의 경우 이론 적으로 최대 200㎠/Vㅇs 의 값을 얻을 수 있고, 이 값은 폴리 실리콘(p-Si)에 필적하는 값이다. 또한 산화물 반도체를 활성층에 적용한 산화물 반도체 박막 트랜지스터는 가시광선에 대해 투명하기 때문에, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(TFT)가 가시광선에 노출되더라도 누설 전류가 증가함으로써 나타날 수 있는 잔상 문제를 줄일 수 있다. 박막 트랜지스터(TFT)의 활성층이 수소화된 비정질 규소(a-Si:H)로 이루어진 경우, 수소화된 비정질 규소(a-Si:H)는 옵티컬 밴드 갭(optical band gap)이 1.8eV보다 작아서, 1.59eV에서 3.26eV 사이의 에너지 범위를 가지는 가시광선 영역(380nm ~ 780nm)의 에너지를 대부분 흡수한다. 따라서, 박막 트랜지스터(TFT)가 가시광선에 노출될 경우, 박막 트랜지스터의 누설 전류가 심각하게 발생할 수 있다. 반면, 박막 트랜지스터(TFT)의 활성층이 산화물 반도체로 이루어진 경우, 이러한 산화물 반도체들은 주로 n형 반도체로서, 옵티컬 밴드 갭이 3eV 이상 4eV 이하이어서, 대부분의 가시광선 영역의 에너지를 흡수하지 않으므로, 박막 트랜지스터의 누설 전류가크게 발생하지 아니한다. 예를 들어, 비정질 구조를 가진 In2O3, Ga2O3, ZnO 등이 혼합된 산화물 반도체를 사용하면, 산화물 반도체 박막 트랜지스터(TFT)가 가시광선에 노출되더라도, 암 상태에서의 누설 전류와 비교하여, 누설 전류가 매우 작은 양만큼만 증가한다. 따라서, 박막 트랜지스터(TFT)가 가시광선에 노출되어 누설 전류가 증가함으로써 나타날 수 있는 잔상 문제를 줄일 수 있다. 또한 산화물 반도체층은 저온에서 증착하는 공정이 가능하여 일반적으로 플라스틱 기판 및 소다 라임 기판에도 적용될 수 있다.
산화물 반도체 활성층 패턴(141)의 상부에는 에치 스토퍼층 패턴(171)이 형 성될 수 있다. 에치 스토퍼층 패턴(171)의 두께는 100~10000이고, SiOx, SiNx, SiOCx 또는 SiONx 중 적어도 어떤 한 물질을 포함하는 무기막이나 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있다. 산화물 반도체 활성층 패턴(141)과 에치 스토퍼층 패턴(171)의 적어도 일부분은 동일한 패턴 모양을 가질 수 있다.
또한 게이트 절연층(121) 위에는 데이터선(131)이 형성되어 있다. 데이터선(131)은 산화물 반도체 활성층 패턴(141)과 이격되어 있고, 데이터 패드(132) 및 드레인 전극 연결 패드(132)를 포함한다. 데이터 패드(133)는 외부의 구동회로(미도시)와 연결되어 데이터 구동 신호를 인가받고, 드레인 전극 연결 패드(132)는 데이터선(131)으로 전달된 데이터 신호를 산화물 반도체 활성층 패턴(141)로 전달하는 접속 단자 역할을 한다. 데이터선(131)은 Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 또는 Ta중 적어도 하나의 물질을 포함하며 단일막 또는 다층막으로 형성될 수 있다. 데이터 패드(132) 및 드레인 전극 연결 패드(132)는 데이터선(131)과 분리되어 서로 다른 층에 서로 다른 물질로 형성될 수도 있다.
데이터선(131)과 에치 스토퍼층 패턴(171) 위에는 패시배이션층(161)이 형성되어 있다. 패시배이션층(161)의 두께는 100~10000이고, SiOx, SiNx 또는SiONx 중 적어도 어떤 한 물질을 포함하는 무기막이나 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있다.
패시배이션층(161)의 위에는 드레인 전극(151) 및 소스-화소 전극(152)이 형성되어 있다. 소스-화소 전극(152)의 모양에 의해 화소 영역(A)이 정의될 수 있다. 즉 소스-화소 전극(152)이 화소 영역(P) 전체를 구성할 수 있다. 드레인 전극(151) 및 소스-화소 전극(152)은 비정질(amorphous) 구조, 다결정(polycrystalline) 구조 또는 부분적인 비정질(partially amorphous) 구조를 가진 투명 도전막일 수 있다. 예를 들어, a-ITO(amorphous-indium tin oxide)나 IZO(amorphous-indium zinc oxide) 또는 ITO일 수 있다. 또는 산화물 반도체 활성층 패턴(141)을 형성하는 Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함할 수 있다. 드레인 전극(151) 및 소스-화소 전극(152)은 서로 다른 물질로 형성되고, 서로 다른 공정 단계에서 형성될 수 있다.
패시배이션층(161)에는 복수개의 개구부가 형성되어 있다. 패시배이션층(161)을 사진 식각하여 형성된 제1 개구부(162)는 드레인 전극 연결 패드(132) 상에 형성되고, 드레인 전극 연결 패드(132)의 상부 표면을 노출한다. 한편 패시배이션층(161)과 에치스토퍼층 패턴(171)을 사진 식각하여 형성된 제2 개구부(163)는 산화물 반도체 활성층 패턴(141) 상에 형성되고, 산화물 반도체 활성층 패턴(141)의 상부표면을 노출한다. 또한 패시배이션층(161)과 에치 스토퍼층 패턴(171)을 사진 식각하여 형성된 제3 개구부(164)도 산화물 반도체 활성층 패턴(141) 상에 형성되고, 산화물 반도체 활성층 패턴(141)의 상부 표면을 노출한다. 드레인 전극 연결 패드(132)와 산화물 반도체 활성층 패턴(141)은 제1 개구부(162)와 제2 개구부(163) 상에 형성된 드레인 전극(151)에 의해 전기적으로 연결된다. 따라서 드레인 전극 연결 패드(132)로 전달된 데이터 신호가 드레인 전극(151)을 통해 산화물 반도체 활성층 패턴(141)으로 전달될 수 있다. 산화물 반도체 활성층 패턴(141)으로 전달된 데이터 신호는 게이트 전극(112)에 인가되는 전기적 신호의 종류 따라서 생성되거나 소멸되는 산화물 반도체 활성층 패턴(141)내의 채널을 통하여 제3 개구부(164) 주변의 산화물 반도체 활성층 패턴(141)으로 전달되고 이와 같이 전달된 데이터 신호는 제3 개구부(164)를 통해 산화물 반도체 활성층 패턴(141)과 연결되어 있는 소스-화소 전극(152)으로 전달된다. 본 발명의 일 실시예가 액정 표시 장치에 적용될 경우 소스-화소 전극(152)으로 전달된 데이터 신호는 액정에 인가될 수 있다.
드레인 전극 연결 패드(132)를 형성하지 않고 데이터선(131) 상에 제1 개구부를 형성할 수도 있다. 이 경우화소 영역의 개구율이 더 증가될 수 있다.
본 발명의 일 실시예에서 보는 바와 같이 산화물 반도체 활성층 패턴(141) 및 산화물 반도체 활성층 패턴(141)과 이격되어 형성된 데이터선(131)을 제1 개구부(162) 및 제2 개구부(163)를 통해 드레인 전극(151)을 이용하여 연결하고, 종래 기술과는 달리 소스 전극과 화소 전극을 동일한 공정 단계에서 형성된 소스-화소 전극(152)으로 대체하여 공정을 단순화시켰고, 산화물 반도체 활성층 패턴(141) 상에 에치 스토퍼 패턴(171)을 형성하여 산화물 반도체 활성층 패턴(141)이 후속공정에서 사용되는 플라즈마나 케미컬 등에 노출되는 것을 방지하여, 이들에 의해 산화물 반도체 박막 트랜지스터의 전기적 특성이 열화되는 것을 방지할 수 있다.
도 2a 내지 도 5d는 본 발명의 일 실시예에 따른 도 1의 산화물 반도체 박막 트랜지스터를 형성하는 방법을 나타내는 배치도 및 단면도들이다.
도 2a는 본 발명의 일 실시예에 따른 게이트 형성 공정을 나타내는 배치도고 도 2b는 도 2a의 A-B선을 따라 절단한 단면도이다.
도 2a 및 2b에 따르면, 절연 기판(100) 상에 제1 금속층(미도시)을 증착하고, 사진 식각 공정에 의해 게이트 전극(112) 및 게이트 패드(113)를 포함하는 게이트선(111)을 형성한다. 게이트 전극(112)은 게이트선(111)의 본선에서 일측으로 돌출되어 형성되어 있고, 게이트선(111)의 끝단에는 외부의 구동회로(미도시)로부터 구동 신호를 받아들이는 게이트 패드(113)가 형성되어 있다. 게이트 전극은 직선으로 뻗은 게이트선의 일부일 수도 있다.
도 3a는 본 발명의 일 실시예에 따른 산화물 반도체 활성층 패턴 및 에치스토퍼층 패턴 형성 공정을 나타내는 배치도고 도 3b, 도 3c 및 도 3d는 각 공정 단계에서 도 3a의 A-B선을 따라서 절단한 단면도이다.
도 3a를 참조하면, 게이트선(111) 위에 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 게이트 절연층(121)을 증착한다. 이어서 연속적으로 또는 불연속적으로 산화물 반도체층(140)을 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착한다. 이어서 연속적으로 또는 불연속적으로 에치 스토퍼층(170)을 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착한다. 이 때 반응성 스퍼터 링법(Reactive Sputtering method)에 의해 게이트 절연층(121) 및 에치스토퍼층(170)이 증착될 수 있다.
게이트 절연층(121), 산화물 반도체층(140) 및 에치 스토퍼층(170)은 동일 장비에서 연속해서 증착될 수도 있고, 이종의 장비를 이용하며 장비와 장비 사이를 진공을 깨지 않은 상태로 절연 기판(100)을 이송시키며 상기 막을 증착할 수 있도록 하는 로드락(load lock) 시스템을 이용하여 증착할 수도 있다. 또한 진공이 유지되지 않은 상태로 이종의 장비 사이를 이동하면서 증착할 수도 있다.
도 3b를 참조하면, 에치 스토퍼층(170) 상부에 포토레지스트(Photo Resist)막을 도포한다. 포토레지스트로는 PAG(Photo Acid Generator)를 포함하는 포지티브형 포토레지스트나 PAC(Photo Active Cross linker)를 포함하는 네가티브형 포토레지스트가 사용될 수 있다. 상기 포토레지스트 상부에 소정의 광학 마스크를 설치하고 노광하여 원하는 포토레지스트 패턴(170p)을 형성한다.
도 3c를 참조하면, 포토레지스트 패턴(170p)을 식각 마스크로 사용하여 에치 스토퍼층(170) 및 산화물 반도체층(140)을 순차적으로 식각한다. 이 때 에치 스토퍼층(170) 및 산화물 반도체층(140)은 각각 습식 또는 건식 식각에 의해 식각할 수 있다. 또한 동일한 식각 조건에서 연속해서 식각될 수도 있다. 식각 공정에 의해 형성된 에치 스토퍼층 패턴(171) 및 산화물 반도체층 패턴(141)은 동일한 포토레지스트 패턴(170p)을 이용해서 형성되었기 때문에 본질적으로 동일한 패턴 모양을 갖는다. 따라서 게이트 전극(112) 상부에 산화물 반도체층으로 형성된 산화물 반도체 활성층 패턴(141) 및 본질적으로 동일한 패턴 모양을 갖는 에치 스토퍼 패턴(171) 이 형성된다.
도 4a는 본 발명의 일 실시예에 따른 데이터선(131) 형성 공정을 나타내는 배치도고, 도 4b는 도 4a의 A-B를 따라서 절단한 단면도이다.
도 4a 및 도 4b를 참조하면, 게이트 절연층(121) 및 에치스토퍼 패턴(171) 상에 데이터선층(미도시)을 화학기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착한다. 상기 데이터선층(미도시) 상부에 포토레지스트(Photo Resist)막을 도포한다. 상기 포토레지스트 상부에 소정의 광학 마스크를 설치하고 빛을 조사하여 데이터선용 포토레지스트 패턴(미도시)을 형성한다. 상기 데이터선용 포토레지스트 패턴을 식각 마스크로 사용하여 상기 데이터선층(미도시)을 식각한다. 이 때 상기 데이터선층(미도시)은 습식 또는 건식 식각에 의해 식각할 수 있다. 상기 식각 공정에 의해 드레인 전극 연결 패드(132) 및 데이터 패드(133)를 가지는 데이터선(131)이 형성된다. 드레인 전극 연결 패드(132)는 데이터선(131) 본선과 동일한 폭을 갖거나 이 후 공정에서 형성되는 개구부 형성을 용이하게 하기 위해 데이터선(131) 본선보다 증가된 폭을 가질 수도 있다. 데이터선(131)과 게이트선(111)은 본질적으로 서로 평행하지 않도록 형성되고, 데이터선(131)과 게이트선(111)에 의해화소 영역(미도시)이 정의된다. 데이터선(131)과 게이트선(111)이 서로 교차하는 영역에는 게이트선(111)에 의한 단차를 감소시키기 위해 산화물 반도체 활성층 (140)으로 형성된 더미 패턴(미도시)이 위치할 수도 있다. 데이터 패드(133)는 외부의 구동회로(미도시)로부터 인가되는 데이터 신호를 데이터선(131)으로 용이하게 전달할 수 있도록 데이터선(131) 본선보다 더 넓은 폭을 갖도록 형성될 수 있다.
도 5a는 본 발명의 일 실시예에 따라 개구부(162,163,164) 및 패드 개구부(165, 166)를 형성하는 공정을 나타내는 배치도이고, 도 5b, 도 5c 및 도 5d는 각 공정 단계에서 도 5a의 A-B선을 따라서 절단한 단면도이다.
도 5b를 참조하면, 데이터선(131) 및 에치 스토퍼(171) 상에 패시배이션층(160)을 증착한다. 패시배이션층(160)의 두께는 1000~20000이다. 패시배이션층(160)은 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착한다. 이어서 패시배이션층(160) 상부에 포토레지스트(Photo Resist)막을 도포한다. 상기 포토레지스트막 상부에 소정의 광학 마스크를 설치하고 빛을 조사하여 개구부(162,163,164,165,166)용 포토레지스트 패턴(160p)을 형성한다.
도 5c를 참조하면, 개구부(162,163,164,165,166) 형성용 포토레지스트 패턴(160p)을 식각 마스크로 사용하여 패시배이션층(160)을 식각한다. 이 때 패시배이션층(160)은 습식 또는 건식 식각에 의해 식각할 수 있다. 상기 식각 공정에 의해 제1 개구부(162), 제2 개구부(163), 제3 개구부(164), 게이트 패드 개구부(165) 및 데이터 패드 개구부(166)가 형성된다. 제1 개구부(162)는 드레인 전극 연결부(132)의 상부 표면을 노출하고, 제2 개구부(163) 및 제3 개구부(164)는 산화물 반도체 활성층 패턴(141)의 상부 표면을 노출한다. 게이트 패드 개구부(165)는 게이트 패드(113)의 상부 표면을 노출하고, 데이터 패드 개구부(166)는 데이터 패 드(133)의 상부 표면을 노출한다.
도 5a 및 도 5c를 참조하면, 제1 개구부(162) 및 데이터 패드 개구부(166)는 패시패이션층(160)을 식각하여 형성하고, 제2 개구부 및 제3 개구부는 패시배이션층(160) 및 에치 스토퍼층(170)을 식각하여 형성한다. 한편 게이트 패드 개구부(165)는 패시배이션층(160) 및 게이트 절연층(121)을 식각하여 형성한다. 따라서 제1 개구부(162)에 의해 상부 표면이 노출되는 드레인 전극 연결부(132)와 데이터 패부 개구부(166)에 의해 상부 표면이 노출되는 데이터 패드(133)는 다른 개구부가 하부의 막을 노출시킬 때까지 식각 상태에 노출되므로 식각 선택비를 갖고 있어야 한다.
도 5d를 참조하면, 개구부(162,163,164,165,166)에 의해 노출된 표면 및패시패이션층(160) 상에 투명 도전층(150)을 증착한다. 투명 도전층의 두께는 100-10000이고, 투명 도전층(150)은 화학 기상 증착법 (Chemical vapor deposition method) 또는 스퍼터링법 (Sputtering method) 등의 물리 기상 증착법(Physical vapor deposition method)에 의해 증착한다. 이 후에 앞의 도 1a 및 1b를 이용하여 설명한 바와 같이 사진 식각 공정을 통해 드레인 전극(151), 소스-화소(152) 전극, 게이트 패드 커버 전극(153) 및 데이터 패드 커버 전극(154)을 형성한다.
도 6은 본 발명의 일 실시예에 의해 제작된 에치 스토퍼형 산화물 반도체 박막 트랜지스터의 전기적 특성을 나타낸다. 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 0s 일 때의 I-V 커브를 참조하면, 종래 구조에 비해 문턱 전압이 (+) 방향으로 이동되어 있기 때문에 동일 기판에 화소 구동용 박막 트랜지 스터와 주변 회로 구동용 박막 트랜지스터를 동시에 형성하는 구조에도 적용 가능하다. 또한 전기적 스트레스 테스트를 60도 조건에서, Vgs 전압은 27V를 인가하고, Vds 전압은 0.1V를 인가하며, 스트레스 시간을1s~3600s까지 변화시켜가면서 시행하고 I-V 특성을 측정한 결과, 전기적 스트레스를 인가하기 전후의 I-V 특성 변화가 거의 없고 문턱 전압의 변화도 매우 적기 때문에 액정 표시 장치에 본 발명의 일 실시예를 적용하여 장시간 구동했을 경우 발생할 수 있는 색빠짐 등의 불량을 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 소스 전극과 화소 전극을 일체로 형성하고, 소스-화소 전극(152)을 박막 트랜지스터 상에 형성하여 화소의 개구율을 향상시킬 수 있었고, 산화물 반도체 활성층 패턴(141) 위에 에치 스토퍼 패턴(171)을 위치시켜 산화물 반도체 활성층 패턴(141) 형성 후의 공정에서 산화물 반도체 활성층 패턴(141) 표면이 노출되지 않도록 하여 박막 트랜지스터의 전기적 특성을 향상시킬 수 있었다.
이상 첨부된 도면들을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 및 도 1b는 각각 본 발명의 일 실시예에 의해 제작된 박막 트랜지스터 기판의 배치도 및 A-B의 단면도이다.
도 2a 내지 도 5d는 도 1a 및 도 1b의 박막 트랜지스터를 형성하는방법을 나타내는 공정도들이다.
도 6은 본 발명의 일 실시예에 의해 제작된 박막 트랜지스터의 I-V 특성을 나타낸다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 절연 기판 111 : 게이트선
112 : 게이트 전극 121 : 게이트 절연층
132 : 드레인 전극 연결 패드 141 : 산화물 반도체 활성층 패턴
151 : 드레인 전극 152 : 소스-화소 전극
162 : 제 1 개구부 163 : 제 2 개구부
164 : 제 3 개구부 171 : 에치 스토퍼 패턴
Claims (21)
- 절연 기판 상에 형성되어 있으며 게이트 전극을 포함하는 게이트선상기 게이트선과 교차하며, 드레인 전극 연결부를 포함하는 데이터선상기 게이트 전극 주변에 형성되어 있는 산화물 반도체 활성층 패턴상기 데이터선과 상기 산화물 반도체 활성층 패턴 위에 형성되어 있으며 상기 드레인 전극 연결부를 노출하는 제1 개구부와 상기 산화물 반도체 활성층 패턴을 노출하는 제2 개구부를 가지는 패시배이션층상기 제1 개구부 및 상기 제2 개구부를 통해 상기 산화물 반도체 활성층 패턴과 상기 드레인 전극 연결부를 전기적으로 연결하는 드레인 전극을포함하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 산화물 반도체 활성층 패턴 위에 형성된 에치 스토퍼를 더 포함하는 박막 트랜지스터 기판.
- 제2항에 있어서,상기 패시배이션층은 상기 산화물 반도체 활성층 패턴을 노출하는 제3 개구부를 가지며,상기 제3 개구부를 통해 상기 산화물 반도체 활성층 패턴과 전기적으로 연결 되는 소스-화소 전극을 더 포함하는 박막 트랜지스터 기판.
- 제3항에 있어서,상기 소스-화소 전극은 상기 산화물 반도체 활성층 패턴과직접 접하는 박막 트랜지스터 기판.
- 제4항에 있어서,상기 산화물 반도체 활성층 패턴은 Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함하는 박막 트랜지스터 기판.
- 제5항에 있어서,상기 드레인 전극은 Ga, In, Zn, Sn, Ta, Ti, Cr, Hf, Y, Fe, Ru, Cd, Li Be, Na, Mg, V, Zr, Nb, Sc, W, Mn, Fe, Ni, Pd, Cu, B, Al, Ge, Si, C, N, P 또는 F 중 적어도 하나의 원소와 O를 포함하는 박막 트랜지스터 기판.
- 제6항에 있어서,상기 데이터선은 상기 산화물 반도체 활성층 패턴과 이격되어 위치하는 박막 트랜지스터 기판.
- 제7항에 있어서,상기 소스-화소 전극은 상기 드레인 전극과 동일 물질을 포함하는 박막 트랜지스터 기판.
- 제8항에 있어서,상기 소스-화소 전극의모양에 의해 화소 영역이 정의되는 박막 트랜지스터 기판.
- 제2항에 있어서,상기 산화물 반도체 활성층 패턴과 상기 에치 스토퍼 패턴의 외곽선이 실질적으로 동일한 평면 모양을 갖는 박막 트랜지스터 기판.
- 제10항에 있어서,상기 드레인 전극은 상기 드레인 전극 연결부와 직접 접하는 박막 트랜지스터 기판.
- 제11항에 있어서,상기 패시배이션층은 상기 산화물 반도체 활성층 패턴을 노출하는 제3 개구부를 가지며,상기 제3 개구부를 통해 상기 산화물 반도체 활성층 패턴과 직접 접하는 소 스-화소 전극을 더 포함하는 박막 트랜지스터 기판.
- 제12항에 있어서,상기 에치 스토퍼 패턴은 상기 제2 개구부 및 상기 제3 개구부와 각각 일치하는 제4 개구부 및 제5 개구부를 가지며, 상기 드레인 전극은 상기 제2 개구부와 제4 개구부를 통해 상기 산화물 반도체 활성층 패턴과 접촉하고, 상기 소스-화소 전극은 상기 제3 개구부 및 제5 개구부를 통해 상기 산화물 반도체 활성층 패턴과 접촉하는 박막 트랜지스터 기판.
- 제13항에 있어서,상기 드레인 전극과 상기 소스-화소 전극은 동일한 물질을 포함하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 패시배이션층은 상기 산화물 반도체 활성층 패턴을 노출하는 제3 개구부를 가지며,상기 제3 개구부를 통해 상기 산화물 반도체 활성층 패턴과 직접 접하는 소스-화소 전극을 더 포함하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 드레인 전극 연결부는 상기 데이터선의 다른 부분보다 폭이 넓은 박막 트랜지스터 기판.
- 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계상기 게이트선 위에 게이트 절연층을 형성하는 단계상기 게이트 전극 상부의 상기 게이트 절연층 위에 산화물 반도체 활성층 패턴을 형성하는 단계상기 산화물 반도체 활성층 패턴 위에 에치 스토퍼 패턴을 형성하는 단계상기 게이트 절연층 위에 상기 게이트선과 교차하는 데이터선을 형성하는 단계상기 데이터선 및 상기 에치 스토퍼 패턴 위에 패시패이션층을 형성하는 단계상기 패시배이션층 및 에치 스토퍼 패턴을 사진 식각하여 상기 데이터선 및 산화물 반도체 활성층 패턴 상부 표면을 각각 노출하는 제1 개구부와 제2 개구부를 형성하는 단계 및상기 제 1 개구부와 상기 제 2 개구부를 통하여 노출된 상기 데이터선 및 산화물 반도체 활성층 패턴과 접하는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판 제조 방법.
- 제17항에 있어서,상기 제1 개구부와 제2 개구부를 형성하는 단계에서 상기 패시배이션층 및 에치 스토퍼 패턴을 관통하여 상기 산화물 반도체 활성층 패턴 표면을 노출하는 제3 개구부를 함께 형성하는 박막 트랜지스터 기판 제조 방법.
- 제18항에 있어서,상기 제3 개구부를 통하여 노출된 상기 산화물 반도체 활성층 패턴 표면과 직접 접하는 소스-화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판 제조 방법.
- 제19항에 있어서,상기 산화물 반도체 활성층 패턴을 형성하는 단계와 상기에치 스토퍼 패턴을 형성하는 단계는 동일한 마스크를 사용하여 진행하는 박막 트랜지스터 기판 제조 방법.
- 제20항에 있어서,상기 드레인 전극을 형성하는 단계와 상기 소스-화소 전극을 형성하는 단계는 동시에 진행되는 박막 트랜지스터 기판 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080076813A KR101533391B1 (ko) | 2008-08-06 | 2008-08-06 | 박막 트랜지스터 기판과 그 제조 방법 |
| US12/502,653 US8097881B2 (en) | 2008-08-06 | 2009-07-14 | Thin film transistor substrate and a fabricating method thereof |
| JP2009182979A JP5775253B2 (ja) | 2008-08-06 | 2009-08-06 | 薄膜トランジスタ基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080076813A KR101533391B1 (ko) | 2008-08-06 | 2008-08-06 | 박막 트랜지스터 기판과 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100018168A true KR20100018168A (ko) | 2010-02-17 |
| KR101533391B1 KR101533391B1 (ko) | 2015-07-02 |
Family
ID=41652040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080076813A KR101533391B1 (ko) | 2008-08-06 | 2008-08-06 | 박막 트랜지스터 기판과 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8097881B2 (ko) |
| JP (1) | JP5775253B2 (ko) |
| KR (1) | KR101533391B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120129746A (ko) * | 2011-05-20 | 2012-11-28 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20140042573A (ko) * | 2012-09-28 | 2014-04-07 | 엘지디스플레이 주식회사 | 표시장치용 산화물 박막 트랜지스터 및 그 제조방법 |
| KR20140052450A (ko) * | 2012-10-24 | 2014-05-07 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101442392B1 (ko) * | 2013-02-01 | 2014-09-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 제조 방법 |
| KR20160016510A (ko) * | 2014-07-30 | 2016-02-15 | 엘지디스플레이 주식회사 | 표시장치 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8174021B2 (en) * | 2009-02-06 | 2012-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| KR101778513B1 (ko) * | 2009-10-09 | 2017-09-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 표시 장치 및 이를 포함한 전자 기기 |
| JP5095865B2 (ja) * | 2009-12-21 | 2012-12-12 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた表示パネル、並びにアクティブマトリクス基板の製造方法 |
| WO2011077946A1 (en) * | 2009-12-25 | 2011-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101636998B1 (ko) * | 2010-02-12 | 2016-07-08 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| KR101600879B1 (ko) * | 2010-03-16 | 2016-03-09 | 삼성디스플레이 주식회사 | 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판 |
| CN103155153B (zh) * | 2010-10-07 | 2016-03-30 | 夏普株式会社 | 半导体装置、显示装置以及半导体装置和显示装置的制造方法 |
| KR101736320B1 (ko) * | 2010-11-02 | 2017-05-30 | 삼성디스플레이 주식회사 | 포토 다이오드, 그 제조 방법 및 이를 포함하는 포토 센서 |
| TWI474487B (zh) * | 2010-11-30 | 2015-02-21 | Au Optronics Corp | 氧化物半導體薄膜電晶體結構與其製作方法 |
| TWI570809B (zh) * | 2011-01-12 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| TWI544525B (zh) | 2011-01-21 | 2016-08-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| KR101862900B1 (ko) | 2011-03-09 | 2018-05-30 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP5253686B2 (ja) * | 2011-03-30 | 2013-07-31 | シャープ株式会社 | アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法 |
| KR101597886B1 (ko) * | 2011-04-18 | 2016-02-26 | 샤프 가부시키가이샤 | 박막 트랜지스터, 표시패널 및 박막 트랜지스터의 제조방법 |
| CN102651401B (zh) * | 2011-12-31 | 2015-03-18 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及其制造方法和显示器件 |
| JP2013238718A (ja) * | 2012-05-15 | 2013-11-28 | Panasonic Corp | 半導体装置及び半導体装置の製造方法 |
| JP6076626B2 (ja) * | 2012-06-14 | 2017-02-08 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
| KR101942489B1 (ko) * | 2012-10-17 | 2019-01-28 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치 |
| CN103077943B (zh) * | 2012-10-26 | 2016-04-06 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN103187423B (zh) * | 2013-02-04 | 2016-03-23 | 合肥京东方光电科技有限公司 | 一种氧化物薄膜晶体管阵列基板及其制作方法、显示面板 |
| CN103280463B (zh) * | 2013-05-23 | 2016-07-06 | 北京交通大学 | 一种氧化锌基薄膜晶体管及其制作方法 |
| JP6128961B2 (ja) * | 2013-05-30 | 2017-05-17 | 三菱電機株式会社 | 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法 |
| CN104425621A (zh) * | 2013-08-23 | 2015-03-18 | 业鑫科技顾问股份有限公司 | 薄膜晶体管及使用该薄膜晶体管之显示阵列基板 |
| CN104425266A (zh) * | 2013-08-23 | 2015-03-18 | 业鑫科技顾问股份有限公司 | 薄膜晶体管及使用该薄膜晶体管之显示阵列基板的制造方法 |
| JP6496132B2 (ja) | 2013-12-02 | 2019-04-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN104167365A (zh) * | 2014-08-06 | 2014-11-26 | 京东方科技集团股份有限公司 | 金属氧化物薄膜晶体管、阵列基板及制作方法、显示装置 |
| CN105514032A (zh) * | 2016-01-11 | 2016-04-20 | 深圳市华星光电技术有限公司 | Ips型tft-lcd阵列基板的制作方法及ips型tft-lcd阵列基板 |
| CN105549278B (zh) * | 2016-01-11 | 2018-03-06 | 深圳市华星光电技术有限公司 | Ips型tft‑lcd阵列基板的制作方法及ips型tft‑lcd阵列基板 |
| TW201812419A (zh) * | 2016-07-25 | 2018-04-01 | 半導體能源研究所股份有限公司 | 電晶體的製造方法及顯示裝置 |
| KR102471021B1 (ko) * | 2016-09-29 | 2022-11-25 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
| KR102380806B1 (ko) * | 2017-02-22 | 2022-03-30 | 이데미쓰 고산 가부시키가이샤 | 산화물 반도체막, 박막 트랜지스터, 산화물 소결체 및 스퍼터링 타깃 |
| CN108376691B (zh) * | 2018-01-05 | 2021-01-08 | 惠科股份有限公司 | 显示面板和显示装置 |
| CN111489956B (zh) * | 2020-04-07 | 2023-04-07 | 武汉大学 | 晶体管用AlCrNbSiTi高熵合金氧化物绝缘薄膜材料及制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750922B1 (ko) * | 2001-04-13 | 2007-08-22 | 삼성전자주식회사 | 배선 및 그 제조 방법과 그 배선을 포함하는 박막트랜지스터 기판 및 그 제조 방법 |
| JP4870404B2 (ja) * | 2005-09-02 | 2012-02-08 | 財団法人高知県産業振興センター | 薄膜トランジスタの製法 |
| TWI275183B (en) * | 2006-01-12 | 2007-03-01 | Ind Tech Res Inst | Structure of thin film transistor array and method for making the same |
| JP2008112136A (ja) * | 2006-10-04 | 2008-05-15 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
-
2008
- 2008-08-06 KR KR1020080076813A patent/KR101533391B1/ko active IP Right Grant
-
2009
- 2009-07-14 US US12/502,653 patent/US8097881B2/en active Active
- 2009-08-06 JP JP2009182979A patent/JP5775253B2/ja active Active
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120129746A (ko) * | 2011-05-20 | 2012-11-28 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20140042573A (ko) * | 2012-09-28 | 2014-04-07 | 엘지디스플레이 주식회사 | 표시장치용 산화물 박막 트랜지스터 및 그 제조방법 |
| KR20140052450A (ko) * | 2012-10-24 | 2014-05-07 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101442392B1 (ko) * | 2013-02-01 | 2014-09-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 제조 방법 |
| KR20160016510A (ko) * | 2014-07-30 | 2016-02-15 | 엘지디스플레이 주식회사 | 표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100032664A1 (en) | 2010-02-11 |
| US8097881B2 (en) | 2012-01-17 |
| KR101533391B1 (ko) | 2015-07-02 |
| JP2010041058A (ja) | 2010-02-18 |
| JP5775253B2 (ja) | 2015-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20100018168A (ko) | 박막 트랜지스터 기판과 그 제조 방법 | |
| US10439067B2 (en) | Display substrate including thin film transistors having a multilayered oxide semiconductor pattern | |
| KR101325053B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR101636998B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| US10490670B2 (en) | Manufacturing method of array substrate, array substrate with active layer being above first electrode, and display device | |
| KR101621635B1 (ko) | 어레이 기판과 그 제조 방법 및 디스플레이 디바이스 | |
| US10707236B2 (en) | Array substrate, manufacturing method therefor and display device | |
| KR100865451B1 (ko) | 박막 트랜지스터 ｌｃｄ 화소 유닛 및 그 제조방법 | |
| CN103383945B (zh) | 一种阵列基板、显示装置及阵列基板的制造方法 | |
| CN109037150B (zh) | 金属氧化物半导体薄膜晶体管阵列基板及其制作方法 | |
| CN102263111A (zh) | 阵列基板及制造该阵列基板的方法 | |
| US8877551B2 (en) | Method of manufacturing a thin-film transistor, method of manufacturing a display substrate, and display substrate | |
| US20150115258A1 (en) | Array substrate for liquid crystal display device and method of manufacturing the same | |
| CN105097552A (zh) | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 | |
| TWI608610B (zh) | 顯示裝置 | |
| CN113097295A (zh) | 薄膜晶体管及其制备方法、显示面板 | |
| KR20100070082A (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| KR20100075058A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| CN114402430A (zh) | 阵列基板及制作方法、显示面板 | |
| TW201810682A (zh) | 薄膜電晶體及其製作方法 | |
| KR20120067108A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20110056899A (ko) | 어레이 기판 및 이의 제조방법 | |
| CN117631389A (zh) | 显示面板及其制作方法 | |
| KR101148526B1 (ko) | 액정표시장치의 박막트랜지스터 제조방법 | |
| CN115084277A (zh) | 金属氧化物薄膜晶体管及其制作方法、阵列基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190529 Year of fee payment: 5 |