CN103021827A - 鳍式场效应管、cmos鳍式场效应管的形成方法 - Google Patents
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Abstract
本发明实施例提供了一种CMOS鳍式场效应管的形成方法，包括：提供包括第一区域和第二区域的基底；形成位于所述第一区域的多个分立的第一鳍部和位于所述第二区域的多个分立的第二鳍部；形成覆盖所述基底、第一鳍部和第二鳍部的保护层，所述保护层具有第一开口，所述第一开口暴露出部分第一鳍部；向所述部分第一鳍部注入第一掺杂离子；形成位于具有第一掺杂离子的第一鳍部表面、且位于所述第一开口内的第一栅极结构；在形成所述第一栅极结构后，在所述保护层内形成第二开口，所述第二开口暴露出部分第二鳍部；向所述部分第二鳍部注入第二掺杂离子。本发明实施例的CMOS鳍式场效应管的沟道区的载流子迁移率高，阈值电压低，器件性能稳定。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种鳍式场效应管、CMOS鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。
鳍式场效应管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
然而随着工艺节点的进一步减小，现有技术的鳍式场效应管的器件性能的稳定性变差。
更多关于鳍式场效应管的形成方法请参考专利号为“US7868380B2”的美国专利。
发明内容
本发明的实施例解决的问题是提供一种器件性能的稳定性好的鳍式场效应管、CMOS鳍式场效应管的形成方法。
为解决上述问题，本发明的实施例提供了一种鳍式场效应管的形成方法，包括：
提供基底，形成位于所述基底表面的多个分立的鳍部；
形成覆盖所述基底和鳍部的保护层，所述保护层具有开口，所述开口暴露出部分鳍部表面；
向所述部分鳍部注入掺杂离子。
可选地，所述掺杂离子为碳离子或锗离子。
可选地，注入碳离子的工艺参数包括：能量为10-30kev，剂量为0.5-6.0E16/cm2。
可选地，注入锗离子的工艺参数包括：能量为2-20kev，剂量为0.5-6.0E16/cm2。
可选地，所述注入掺杂离子还包括铟离子或氙离子。
可选地，注入铟离子的工艺参数包括：能量为5-14kev，剂量为5E13-1E14/cm2。
可选地，注入氙离子的工艺参数包括：能量为5-20kev，剂量为1E13-1E14/cm2。
可选地，还包括：对具有掺杂离子的鳍部进行退火。
可选地，所述退火的工艺为快速退火。
可选地，所述快速退火的温度为800-1200℃，退火时间为2ms-8ms。
可选地，还包括：对退火后的所述鳍部进行快速热氧化处理。
可选地，所述快速热氧化处理的工艺参数范围为：温度700-850℃，氧化时间为0.5-2min。
可选地，所述保护层的形成步骤包括：形成横跨所述鳍部表面的伪栅；形成覆盖所述基底和鳍部、且与所述伪栅表面齐平的保护层；在形成所述保护层之后，去除所述伪栅，形成开口。
本发明的实施例还提供了一种CMOS鳍式场效应管的形成方法，包括：
提供基底，所述基底包括第一区域和与所述第一区域相邻的第二区域；
形成位于所述第一区域的多个分立的第一鳍部和位于所述第二区域的多个分立的第二鳍部；
形成覆盖所述基底、第一鳍部和第二鳍部的保护层，所述保护层具有第一开口，所述第一开口暴露出部分第一鳍部；
向所述部分第一鳍部注入第一掺杂离子；
形成位于具有第一掺杂离子的第一鳍部表面、且位于所述第一开口内的第一栅极结构；
在形成所述第一栅极结构后，在所述保护层内形成第二开口，所述第二开口暴露出部分第二鳍部；
向所述部分第二鳍部注入第二掺杂离子。
可选地，所述第一区域为NMOS区域，所述第二区域为PMOS区域。
可选地，所述第一掺杂离子为碳离子，第二掺杂离子为锗离子。
可选地，注入碳离子的工艺参数包括：能量为10-30kev，剂量为0.5-6.0E16/cm2；注入锗离子的工艺参数包括：能量为2-20kev，剂量为0.5-6.0E16/cm2。
可选地，所述注入掺杂离子还包括铟离子或氙离子。
可选地，注入铟离子的工艺参数包括：能量为5-14kev，剂量为5E13-1E14/cm2。
可选地，注入氙离子的工艺参数包括：能量为5-20kev，剂量为1E13-1E14/cm2。
可选地，还包括：对具有第一掺杂离子的第一鳍部进行退火；对具有第二掺杂离子的第二鳍部进行退火。
可选地，对所述具有第已掺杂离子的第一鳍部和具有第二掺杂离子的第二鳍部进行退火的工艺为快速退火。
可选地，所述快速退火的温度为800-1200℃，退火时间为2ms-8ms。
可选地，还包括：对所述具有第一掺杂离子的第一鳍部进行氧化；向所述具有第二掺杂离子的第二鳍部注入第二掺杂离子后，对所述第二鳍部进行氧化。
可选地，对所述具有第一掺杂离子的第一鳍部和具有第二掺杂离子的第二鳍部进行氧化的工艺为快速热氧化。
可选地，所述快速热氧化的工艺参数范围为：温度700-850℃，氧化时间为0.5-2min。
与现有技术相比，本发明具有以下优点：
本发明实施例的鳍式场效应管的形成方法中，形成的所述保护层具有开口，所述开口暴露出部分鳍部表面，之后向所述鳍部注入掺杂离子，形成工艺简单。所述具有掺杂离子的鳍部后续用于作为鳍式场效应管的沟道区，提高了载流子的迁移率，形成的鳍式场效应管的阈值电压较小，鳍式场效应管的性能稳定。
本发明实施例的掺杂离子为碳离子或锗离子，在后续形成的鳍式场效应管的沟道区内引入拉应力或压应力，进一步提高了载流子的迁移率，降低了鳍式场效应管的阈值电压，鳍式场效应管的性能更加稳定。
本发明实施例在注入掺杂离子后，还对所述鳍部进行退火和氧化。所述退火的工艺为快速退火，可以使掺杂离子在鳍部内均匀分布，有助于提高鳍式场效应管的性能，且节省工艺时间；所述氧化的工艺为快速热氧化，在所述具有掺杂离子的鳍部表面迅速形成氧化薄膜，后续形成的鳍式场效应管的性能更加稳定。
进一步的，本发明实施例的CMOS鳍式场效应管的形成方法中，先后在所述保护层中形成第一开口和第二开口，所述第一开口暴露出部分第一鳍部，有助于向所述部分第一鳍部内注入第一掺杂离子，所述第二开口暴露出部分第二鳍部，有助于向所述部分第二鳍部内注入第二掺杂离子；并且，向所述部分第一鳍部内注入第一掺杂离子后，形成覆盖所述具有第一掺杂离子的第一鳍部的第一栅极结构，所述第一栅极结构不仅用于后续形成CMOS鳍式场效应管，而且还可以为具有第一掺杂离子的第一鳍部提供保护，使得向所述第二鳍部注入第二掺杂离子时，所述第二掺杂离子不会被注入到所述具有第一掺杂离子的第一鳍部中，两个区域的掺杂离子不会混淆，形成的CMOS鳍式场效应管的沟道区载流子迁移率高，CMOS鳍式场效应管的阈值电压低，器件的性能稳定。
本发明实施例的CMOS鳍式场效应管的形成方法中，所述第一鳍部中掺杂碳离子，用于后续形成NMOS鳍式场效应管，所述第二鳍部中掺杂锗离子，用于后续形成PMOS鳍式场效应管，形成的CMOS鳍式场效应管的沟道区载流子迁移率更高，CMOS鳍式场效应管的阈值电压更低，器件的性能更加稳定。
本发明实施例的CMOS鳍式场效应管的形成方法中，在注入第一掺杂离子到第一鳍部和注入第二掺杂离子到第二鳍部后，分别对所述具有第一掺杂离子的第一鳍部和具有第二掺杂离子的第二鳍部进行了退火和氧化，不仅快速的使各掺杂离子在对应的鳍部分布均匀，并在所述对应的鳍部表面形成氧化薄膜，还可以使形成的CMOS鳍式场效应管的性能更加稳定。
附图说明
图1是现有技术的鳍式场效应管的立体结构示意图；
图2是本发明第一实施例的鳍式场效应管的形成方法的流程示意图；
图3-图12是本发明第一实施例的鳍式场效应管的形成过程的剖面和俯视结构示意图；
图13是本发明第二实施例的CMOS鳍式场效应管的形成方法的流程示意图；
图14-图27是本发明第二实施例的CMOS鳍式场效应管的形成过程的剖面和俯视结构示意图。
具体实施方式
正如背景技术所述，随着工艺节点的进一步降低，现有技术的鳍式场效应管的器件的性能不够稳定。经过研究，本发明实施例的发明人发现，现有技术的鳍式场效应管的性能不够稳定的主要是由于沟道区的载流子的迁移率不高，鳍式场效应管的阈值电压较大导致的。
经过研究后，本发明实施例的发明人发现，在后续用于作为沟道区的鳍部掺杂离子，可以提供鳍式场效应管的沟道区的载流子的迁移率，降低阈值电压，形成的鳍式场效应管的性能稳定。
经过进一步研究，本发明实施例的发明人提供了一种鳍式场效应管的形成方法和一种CMOS鳍式场效应管的形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
第一实施例
请参考图2，图2示出了本发明实施例的鳍式场效应管的形成方法的流程示意图，包括：
步骤S101，提供基底，形成位于所述基底表面的多个分立的鳍部；
步骤S103，形成覆盖所述基底和鳍部的保护层，所述保护层具有开口，所述开口暴露出部分鳍部表面；
步骤S105，向所述部分鳍部注入掺杂离子。
图3-图12示出了本发明实施例的鳍式场效应管的形成过程的剖面结构示意图。
请结合参考图3和图4，图4为图3的俯视结构示意图。提供基底200，形成位于所述基底200表面的多个分立的鳍部201。
所述基底200用于为后续工艺提供工作平台，所述基底200的材料为氧化物(oxide)，例如氧化硅。
所述鳍部201用于后续形成鳍式场效应管的沟道区以及源/漏极，多个所述鳍部201之间相互分立。在本发明的实施例中，所述鳍部201的材料为Si。
请结合参考图5和图6，图6为图5的俯视结构示意图。形成横跨所述鳍部201表面的伪栅203。
所述伪栅203用于定义出所述栅极结构的位置。所述伪栅201横跨所述鳍部201表面，即所述伪栅203覆盖多个所述鳍部201的侧壁和顶部。所述伪栅203在后续工艺中会被去除，因此所述伪栅203的材料不同于所述鳍部201的材料。在本发明的实施例中，所述伪栅203的材料为多晶硅(poly)。
需要说明的是，还可以在所述鳍部201和伪栅203之间形成氧化薄膜(未图示)，将所述氧化薄膜作为后续去除伪栅203时的阻挡层，避免鳍部201受损。
需要说明的是，在本发明的实施例中，形成所述伪栅203后，还会以所述伪栅203为掩膜，向位于所述伪栅203两侧的鳍部201中掺杂形成源/漏极(未图示)。
请结合参考图7和图8，图8为图7的俯视结构示意图。形成覆盖所述基底200和鳍部201、且与所述伪栅203表面齐平的保护层205。
所述保护层205用于后续保护鳍部201，保证后续工艺有效的进行。所述保护层205的材料为绝缘材料，例如氮化硅。所述保护层205的形成工艺为沉积工艺，例如物理或化学气相沉积。所述保护层205的形成步骤包括：形成覆盖所述基底200、鳍部201和伪栅203的保护薄膜，平坦化所述保护薄膜暴露出所述伪栅203表面，形成保护层205。
请结合参考图9和图10，图10为图9的俯视结构示意图。在形成所述保护层205之后，去除所述伪栅，形成暴露出部分鳍部201表面的开口207。
去除所述伪栅的工艺为刻蚀工艺，例如干法刻蚀。由于所述刻蚀工艺已为本领域技术人员所熟知，在此不再赘述。
所述开口207暴露出部分鳍部201表面，即所述开口暴露出部分鳍部的顶部和侧壁。需要说明的是，所述开口207还暴露出部分所述基底200表面。
需要说明的是，当所述鳍部201和伪栅之间形成有作为阻挡层的氧化薄膜时，还需要去除所述鳍部201和伪栅之间的氧化薄膜。
需要说明的是，在本发明的实施例中，还可以直接形成覆盖所述基底和鳍部的保护层，之后在所述保护层表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜刻蚀所述保护层，形成暴露出部分所述鳍部的开口。
请结合参考图11和图12，图12为图11的俯视结构示意图。向所述部分鳍部注入掺杂离子，形成具有掺杂离子的鳍部209。
本发明实施例的发明人发现，向所述部分鳍部注入掺杂离子形成具有掺杂离子的鳍部209，在后续工艺中所述具有掺杂离子的鳍部209作为鳍式场效应管的沟道区，可以增加所述沟道区的载流子的迁移率，降低鳍式场效应管的阈值电压，增加所述鳍式场效应管的器件的稳定性。
所述掺杂离子为碳离子或锗离子，根据实际需求，向所述部分鳍部注入碳离子或锗离子，为后续形成的鳍式场效应管的沟道区引入拉应力或压应力，有效增加了沟道区的载流子的迁移率，进一步降低了鳍式场效应管的阈值电压，并进一步增加了所述鳍式场效应管的器件的稳定性。
在本发明的实施例中，所述注入碳(C)离子的工艺参数包括：能量为10-30kev，剂量为0.5-6.0E16/cm2；注入锗(Ge)离子的工艺参数包括：能量为2-20kev，剂量为0.5-6.0E16/cm2。
需要说明的是，在本发明的实施例中，注入掺杂离子时最好选择与基底表面的法线方向呈10-15°角的方向。
需要说明的是，本发明实施例的发明人发现，除了向所述部分鳍部注入碳离子或锗离子外，还可以向所述部分鳍部注入铟(In)离子或氙(Xe)离子，向所述部分鳍部注入铟(In)离子或氙(Xe)离子可以进一步提高沟道区的载流子的迁移率，并进一步降低鳍式场效应管的阈值电压。
在本发明的实施例中，注入铟离子的工艺参数包括：能量为5-14kev，剂量为5E13-1E14/cm2；注入氙离子的工艺参数包括：能量为5-20kev，剂量为1E13-1E14/cm2。
需要说明的是，在形成具有掺杂离子的鳍部209后，为了使所述掺杂离子分布得更加均匀，还需要对所述具有掺杂离子的鳍部209进行退火。所述退火采用的工艺为快速退火，尤其是长脉冲(脉宽大于等于3ms)的快速热退火，本发明实施例的快速退火的温度为800-1200℃，退火时间为2ms-8ms。
需要说明的是，为了使具有掺杂离子的鳍部209的表面质量更好，还可以在退火工艺后，对所述具有掺杂离子的鳍部209进行氧化。在本发明的实施例中，所述氧化的工艺为快速热氧化，所述快速热氧化的工艺参数范围为：温度700-850℃，氧化时间为0.5-2min。
上述步骤完成之后，还可以在所述具有掺杂离子的鳍部209的表面形成栅极结构以形成鳍式场效应管。
本发明实施例的鳍式场效应管的形成方法，其形成工艺简单。形成的鳍式场效应管的沟道区的载流子的迁移率高，鳍式场效应管的阈值电压低，鳍式场效应管的器件的稳定性高。
第二实施例
基于上述鳍式场效应管的形成方法，本发明实施例发明人发现，即使对于包含两个区域的CMOS鳍式场效应管，也可以先后在保护层中形成第一开口和第二开口，分别掺杂离子。
具体的，请参考图13，本发明实施例的发明人提供了一种CMOS鳍式场效应管的形成方法，包括：
步骤S301，提供基底，所述基底包括第一区域和与所述第一区域相邻的第二区域；形成位于所述第一区域的多个分立的第一鳍部和位于所述第二区域的多个分立的第二鳍部；
步骤S303，形成覆盖所述基底、第一鳍部和第二鳍部的保护层，所述保护层具有第一开口，所述第一开口暴露出部分第一鳍部；
步骤S305，向所述部分第一鳍部注入第一掺杂离子；
步骤S307，形成位于具有第一掺杂离子的第一鳍部表面、且位于所述第一开口内的第一栅极结构；
步骤S309，在形成所述第一栅极结构后，在所述保护层内形成第二开口，所述第二开口暴露出部分第二鳍部；
步骤S311，向所述部分第二鳍部注入第二掺杂离子。
图14-图27示出了本发明实施例的CMOS鳍式场效应管的形成过程的剖面和俯视结构示意图。
请结合参考图14和图15，图15为图14的俯视结构示意图。提供基底400，所述基底400包括第一区域I和与所述第一区域I相邻的第二区域II；形成位于所述第一区域I的多个分立的第一鳍部401和位于所述第二区域II的多个分立的第二鳍部402。
所述基底400用于为后续工艺提供工作平台，所述基底400的材料为氧化物(oxide)，例如氧化硅。
所述第一区域I为NMOS区域，用于后续形成NMOS鳍式场效应管；所述第二区域II为PMOS区域，用于后续形成PMOS鳍式场效应管。
所述第一鳍部401用于后续形成NMOS鳍式场效应管的沟道区以及源/漏极，多个所述第一鳍部401之间相互分立。在本发明的实施例中，所述第一鳍部401的材料为Si。
所述第二鳍部402用于后续形成PMOS鳍式场效应管的沟道区以及源/漏极，多个所述第二鳍部402之间相互分立。在本发明的实施例中，所述第二鳍部402的材料为Si。
请结合参考图16和图17，图17为图16的俯视结构示意图。形成横跨所述第一鳍部401表面的第一伪栅403；形成横跨所述第二鳍部402表面的第二伪栅404；形成覆盖所述基底400、第一鳍部401、第二鳍部402，且与所述第一伪栅403和第二伪栅404齐平的保护层405。
所述第一伪栅403用于定义出所述第一栅极结构的位置，所述第一伪栅403横跨所述第一鳍部401表面，即所述第一伪栅403覆盖多个所述第一鳍部401的侧壁和顶部。所述第一伪栅403在后续工艺中会被去除，因此所述第一伪栅403的材料不同于所述第一鳍部401的材料。在本发明的实施例中，所述第一伪栅403的材料为多晶硅(poly)。
所述第二伪栅404用于定义出所述第二栅极结构的位置，所述第二伪栅404横跨所述第二鳍部402表面，即所述第二伪栅404覆盖多个所述第二鳍部402的侧壁和顶部。所述第二伪栅404的材料不同于所述第二鳍部402的材料。在本发明的实施例中，为了简化工艺步骤，所述第二伪栅404的材料与第一伪栅403的材料相同，为多晶硅(poly)。
与第一实施例相同，还可以在所述第一鳍部401和第一伪栅403之间形成氧化薄膜，作为后续去除第一伪栅403时的阻挡层；在所述第二鳍部402和第二伪栅404之间形成氧化薄膜，作为后续去除第二伪栅404时的阻挡层。
需要说明的是，在本发明的第二实施例中，还分别以所述第一伪栅403和第二伪栅404为掩膜向所述第一鳍部401和第二鳍部402掺杂形成源/漏极(未图示)。
所述保护层405用于后续保护第一鳍部401和第二鳍部402，保证后续工艺有效的进行。所述保护层405的材料为绝缘材料，例如氮化硅。具体请参考第一实施例。
请结合参考图18和图19，图19为图18的俯视结构示意图。去除所述第一伪栅，形成第一开口407，所述第一开口407暴露出部分第一鳍部401。
去除所述第一伪栅的工艺为刻蚀工艺，具体请参考本发明的第一实施例。
所述第一开口407暴露出部分第一鳍部401的表面，所述第一开口407用于后续向所述部分第一鳍部401注入第一掺杂离子。需要说明的是，所述第一开口407还暴露出部分第一区域I的所述基底400表面。
当所述第一鳍部401和第一伪栅之间形成有作为阻挡层的氧化薄膜时，还需要去除所述氧化薄膜。
需要说明的是，在本发明的第二实施例中，也可以直接形成覆盖所述基底、第一鳍部和第二鳍部的保护层，之后在所述保护层表面形成图形化的光刻胶层，分别以所述图形化的光刻胶层为掩膜刻蚀所述保护层，先后形成暴露出部分所述第一鳍部的第一开口和暴露部分所述第二鳍部的第二开口。
请结合参考图20和图21，图21为图20的俯视结构示意图。向所述部分第一鳍部401注入第一掺杂离子，形成具有第一掺杂离子的第一鳍部409。
本发明实施例的发明人发现，向所述部分第一鳍部401注入第一掺杂离子，形成具有第一掺杂离子的第一鳍部409，在后续工艺中所述具有第一掺杂离子的第一鳍部409作为第一区域I的鳍式场效应管的沟道区，可以增加所述第一区域I的鳍式场效应管的沟道区的载流子的迁移率，降低第一区域I鳍式场效应管的阈值电压，增加第一区域I鳍式场效应管的器件的稳定性。
在本发明的实施例中，所述第一区域I为NMOS区域，为了提高NMOS鳍式场效应管的沟道区的载流子的迁移率和降低NMOS鳍式场效应管的阈值电压，增加所述NMOS鳍式场效应管的器件的稳定性，所述第一掺杂离子选为碳离子，所述注入碳(C)离子的工艺参数包括：能量为10-30kev，剂量为0.5-6.0E16/cm2。
需要说明的是，为了进一步提高NMOS鳍式场效应管的沟道区的载流子的迁移率，并进一步降低NMOS鳍式场效应管的阈值电压，提高器件的稳定性，还可以向所述部分第一鳍部401注入铟(In)离子或氙(Xe)离子。
在本发明的实施例中，所述注入铟离子的工艺参数包括：能量为5-14kev，剂量为5E13-1E14/cm2；注入氙离子的工艺参数包括：能量为5-20kev，剂量为1E13-1E14/cm2。
需要说明的是，在形成具有第一掺杂离子的第一鳍部409后，为了使所述第一掺杂离子分布得更加均匀，还需要对所述具有第一掺杂离子的第一鳍部409进行退火。所述退火采用的工艺为快速退火，尤其是长脉冲(脉宽大于等于3ms)的快速热退火(long pulse flash anneal)，本发明实施例的快速退火的温度为800-1200℃，退火时间为2ms-8ms。
为了使具有第一掺杂离子的第一鳍部409的表面质量更好，在退火工艺后，对所述具有第一掺杂离子的第一鳍部409进行氧化。所述氧化的工艺为快速热氧化，所述快速热氧化的工艺参数范围为：温度700-850℃，氧化时间为0.5-2min。
请结合参考图22和图23，图23为图22的俯视结构示意图。形成位于具有第一掺杂离子的第一鳍部409表面、且位于所述第一开口内的第一栅极结构411。
所述第一栅极结构411用于后续形成第一栅极，所述第一栅极结构411包括位于所述具有第一掺杂离子的第一鳍部409表面的第一栅介质层(未图示)和位于所述第一栅介质层表面的第一栅电极层(未图示)。在本发明的实施例中，所述第一栅介质层的材料为高K介质，所述第一栅电极层的材料为金属。
在CMOS鳍式场效应管的形成方法中，所述第一栅极结构411还用于为具有第一掺杂离子的第一鳍部409提供保护，使得向所述部分第二鳍部402注入第二掺杂离子时，所述第二掺杂离子不会被注入到所述具有第一掺杂离子的第一鳍部409中，两个区域的掺杂离子不会混淆，形成的CMOS鳍式场效应管的沟道区载流子迁移率高，CMOS鳍式场效应管的阈值电压低，器件的性能稳定。
请结合参考图24和图25，图25为图24的俯视结构示意图。在形成所述第一栅极结构411后，去除所述第二伪栅形成第二开口408，所述第二开口408暴露出部分第二鳍部402。
去除所述第二伪栅的工艺为刻蚀工艺。具体请参考本发明第一实施例和去除所述第一伪栅的工艺，在此不再赘述。
所述第二开口408暴露出部分第二鳍部402表面，所述第二开口408用于后续向所述部分第二鳍部402注入第二掺杂离子。需要说明的是，所述第二开口还暴露出部分第二区域II的基底400表面。
需要说明的是，当所述第二鳍部402和第一伪栅之间形成有作为阻挡层的氧化薄膜时，还需要去除所述氧化薄膜。
请结合参考图26和图27，图27为图26的俯视结构示意图。向所述部分第二鳍部402注入第二掺杂离子，形成具有第二掺杂离子的第二鳍部410。
同理，本发明实施例的发明人为了增加第二区域II的鳍式场效应管的沟道区的载流子的迁移率，降低所述第二区域II的鳍式场效应管的阈值电压，提高所述第二区域II的鳍式场效应管的器件的稳定性，通过所述第二开口408向所述部分第二鳍部402注入第二掺杂离子。
本发明实施例的第二区域为PMOS区域。本发明实施例的发明人发现，所述第二掺杂离子为锗离子时，达到的上述效果好。注入所述锗离子的工艺参数包括：能量为2-20kev，剂量为0.5-6.0E16/cm2。
同理，为了使后续形成的PMOS鳍式场效应管的沟道区的载流子的迁移率进一步提高，并进一步降低鳍式场效应管的阈值电压，提高器件的稳定性，还可以向所述部分第二鳍部402中注入铟(In)离子或氙(Xe)离子。所述注入铟离子的工艺参数包括：能量为5-14kev，剂量为5E13-1E14/cm2；注入氙离子的工艺参数包括：能量为5-20kev，剂量为1E13-1E14/cm2。
在形成具有第二掺杂离子的第二鳍部410后，还包括：对所述具有第二掺杂离子的第二鳍部410进行退火，所述退火的工艺为长脉冲的快速退火，所述退火的温度为800-1200℃，退火时间为2ms-8ms。
需要说明的是，为了使具有第二掺杂离子的第二鳍部410的表面质量更好，还包括：对所述具有第二掺杂离子的第二鳍部410进行快速热氧化，所述快速热氧化的工艺参数范围为：温度700-850℃，氧化时间为0.5-2min。
需要说明的是，随后还可以在所述具有第二掺杂离子的第二鳍部410表面形成第二栅极结构，用于作为PMOS鳍式场效应管的栅极。
上述步骤形成之后，本发明实施例的CMOS鳍式场效应管制作完成，本发明实施例的方法简单，CMOS鳍式场效应管的各个区域的沟道区的载流子迁移率高，阈值电压低，器件的性能稳定，且形成工艺简单。
综上，本发明实施例的鳍式场效应管的形成方法中，形成的所述保护层具有开口，所述开口暴露出部分鳍部表面，之后向所述鳍部注入掺杂离子，形成工艺简单。所述具有掺杂离子的鳍部后续用于作为鳍式场效应管的沟道区，提高了载流子的迁移率，形成的鳍式场效应管的阈值电压较小，鳍式场效应管的性能稳定。
本发明实施例的掺杂离子为碳离子或锗离子，在后续形成的鳍式场效应管的沟道区内引入拉应力或压应力，进一步提高了载流子的迁移率，降低了鳍式场效应管的阈值电压，鳍式场效应管的性能更加稳定。
本发明实施例在注入掺杂离子后，还对所述鳍部进行退火和氧化。所述退火的工艺为快速退火，可以使掺杂离子在鳍部内均匀分布，有助于提高鳍式场效应管的性能，且节省工艺时间；所述氧化的工艺为快速热氧化，在所述具有掺杂离子的鳍部表面迅速形成氧化薄膜，后续形成的鳍式场效应管的性能更加稳定。
进一步的，本发明实施例的CMOS鳍式场效应管的形成方法中，先后在所述保护层中形成第一开口和第二开口，所述第一开口暴露出部分第一鳍部，有助于向所述部分第一鳍部内注入第一掺杂离子，所述第二开口暴露出部分第二鳍部，有助于向所述部分第二鳍部内注入第二掺杂离子；并且，向所述部分第一鳍部内注入第一掺杂离子后，形成覆盖所述具有第一掺杂离子的第一鳍部的第一栅极结构，所述第一栅极结构不仅用于后续形成CMOS鳍式场效应管，而且还可以为具有第一掺杂离子的第一鳍部提供保护，使得向所述第二鳍部注入第二掺杂离子时，所述第二掺杂离子不会被注入到所述具有第一掺杂离子的第一鳍部中，两个区域的掺杂离子不会混淆，形成的CMOS鳍式场效应管的沟道区载流子迁移率高，CMOS鳍式场效应管的阈值电压低，器件的性能稳定。
本发明实施例的CMOS鳍式场效应管的形成方法中，所述第一鳍部中掺杂碳离子，用于后续形成NMOS鳍式场效应管，所述第二鳍部中掺杂锗离子，用于后续形成PMOS鳍式场效应管，形成的CMOS鳍式场效应管的沟道区载流子迁移率更高，CMOS鳍式场效应管的阈值电压更低，器件的性能更加稳定。
本发明实施例的CMOS鳍式场效应管的形成方法中，在注入第一掺杂离子到第一鳍部和注入第二掺杂离子到第二鳍部后，分别对所述具有第一掺杂离子的第一鳍部和具有第二掺杂离子的第二鳍部进行了退火和氧化，不仅快速的使各掺杂离子在对应的鳍部分布均匀，并在所述对应的鳍部表面形成氧化薄膜，还可以使形成的CMOS鳍式场效应管的性能更加稳定。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (26)
1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供基底，形成位于所述基底表面的多个分立的鳍部；
形成覆盖所述基底和鳍部的保护层，所述保护层具有开口，所述开口暴露出部分鳍部表面；
向所述部分鳍部注入掺杂离子。
2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述掺杂离子为碳离子或锗离子。
3.如权利要求2所述的鳍式场效应管的形成方法，其特征在于，注入碳离子的工艺参数包括：能量为10-30kev，剂量为0.5-6.0E16/cm2。
4.如权利要求2所述的鳍式场效应管的形成方法，其特征在于，注入锗离子的工艺参数包括：能量为2-20kev，剂量为0.5-6.0E16/cm2。
5.如权利要求2所述的鳍式场效应管的形成方法，其特征在于，所述注入掺杂离子还包括铟离子或氙离子。
6.如权利要求5所述的鳍式场效应管的形成方法，其特征在于，注入铟离子的工艺参数包括：能量为5-14kev，剂量为5E13-1E14/cm2。
7.如权利要求5所述的鳍式场效应管的形成方法，其特征在于，注入氙离子的工艺参数包括：能量为5-20kev，剂量为1E13-1E14/cm2。
8.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，还包括：对具有掺杂离子的鳍部进行退火。
9.如权利要求8所述的鳍式场效应管的形成方法，其特征在于，所述退火的工艺为快速退火。
10.如权利要求9所述的鳍式场效应管的形成方法，其特征在于，所述快速退火的温度为800-1200℃，退火时间为2ms-8ms。
11.如权利要求8所述的鳍式场效应管的形成方法，其特征在于，还包括：对退火后的所述鳍部进行快速热氧化处理。
12.如权利要求11所述的鳍式场效应管的形成方法，其特征在于，所述快速热氧化处理的工艺参数范围为：温度700-850℃，氧化时间为0.5-2min。
13.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述保护层的形成步骤包括：形成横跨所述鳍部表面的伪栅；形成覆盖所述基底和鳍部、且与所述伪栅表面齐平的保护层；在形成所述保护层之后，去除所述伪栅，形成开口。
14.一种CMOS鳍式场效应管的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和与所述第一区域相邻的第二区域；形成位于所述第一区域的多个分立的第一鳍部和位于所述第二区域的多个分立的第二鳍部；
形成覆盖所述基底、第一鳍部和第二鳍部的保护层，所述保护层具有第一开口，所述第一开口暴露出部分第一鳍部；
向所述部分第一鳍部注入第一掺杂离子；
形成位于具有第一掺杂离子的第一鳍部表面、且位于所述第一开口内的第一栅极结构；
在形成所述第一栅极结构后，在所述保护层内形成第二开口，所述第二开口暴露出部分第二鳍部；
向所述部分第二鳍部注入第二掺杂离子。
15.如权利要求14所述的CMOS鳍式场效应管的形成方法，其特征在于，所述第一区域为NMOS区域，所述第二区域为PMOS区域。
16.如权利要求15所述的CMOS鳍式场效应管的形成方法，其特征在于，所述第一掺杂离子为碳离子，第二掺杂离子为锗离子。
17.如权利要求16所述的CMOS鳍式场效应管的形成方法，其特征在于，注入碳离子的工艺参数包括：能量为10-30kev，剂量为0.5-6.0E16/cm2；注入锗离子的工艺参数包括：能量为2-20kev，剂量为0.5-6.0E16/cm2。
18.如权利要求16所述的CMOS鳍式场效应管的形成方法，其特征在于，所述注入掺杂离子还包括铟离子或氙离子。
19.如权利要求18所述的CMOS鳍式场效应管的形成方法，其特征在于，注入铟离子的工艺参数包括：能量为5-14kev，剂量为5E13-1E14/cm2。
20.如权利要求18所述的CMOS鳍式场效应管的形成方法，其特征在于，注入氙离子的工艺参数包括：能量为5-20kev，剂量为1E13-1E14/cm2。
21.如权利要求14所述的CMOS鳍式场效应管的形成方法，其特征在于，还包括：对具有第一掺杂离子的第一鳍部进行退火；对具有第二掺杂离子的第二鳍部进行退火。
22.如权利要求21所述的CMOS鳍式场效应管的形成方法，其特征在于，对所述具有第一掺杂离子的第一鳍部和具有第二掺杂离子的第二鳍部进行退火的工艺为快速退火。
23.如权利要求22所述的CMOS鳍式场效应管的形成方法，其特征在于，所快速退火的温度为800-1200℃，退火时间为2ms-8ms。
24.如权利要求14所述的CMOS鳍式场效应管的形成方法，其特征在于，还包括：对所述具有第一掺杂离子的第一鳍部进行氧化；对所述具有第二掺杂离子的第二鳍部进行氧化。
25.如权利要求24所述的CMOS鳍式场效应管的形成方法，其特征在于，对所述具有第一掺杂离子的第一鳍部和具有第二掺杂离子的第二鳍部进行氧化的工艺为快速热氧化。
26.如权利要求25所述的CMOS鳍式场效应管的形成方法，其特征在于，所述快速热氧化的工艺参数范围为：温度700-850℃，氧化时间为0.5-2min。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104658908A (zh) * | 2013-11-18 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 制作FinFET的方法 |
| CN104979198A (zh) * | 2014-04-02 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN105745757A (zh) * | 2013-11-22 | 2016-07-06 | 高通股份有限公司 | 硅锗FinFET形成 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1750242A (zh) * | 2004-09-13 | 2006-03-22 | 中国科学院微电子研究所 | 一种提高pmos场效应晶体管空穴迁移率的方法 |
| CN1848454A (zh) * | 2005-02-15 | 2006-10-18 | 国际商业机器公司 | 鳍片场效应晶体管及制造鳍片场效应晶体管的方法 |
| US7211489B1 (en) * | 2004-09-07 | 2007-05-01 | Advanced Micro Devices, Inc. | Localized halo implant region formed using tilt pre-amorphization implant and laser thermal anneal |
| CN1960003A (zh) * | 2005-11-03 | 2007-05-09 | 国际商业机器公司 | 半导体结构及制造鳍式场效应晶体管器件的方法 |
| CN101060085A (zh) * | 2006-04-21 | 2007-10-24 | 国际商业机器公司 | 形成场效应晶体管的方法 |
| CN101388362A (zh) * | 2007-09-14 | 2009-03-18 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
| CN101677085A (zh) * | 2008-09-20 | 2010-03-24 | 台湾积体电路制造股份有限公司 | 在鳍式场效应晶体管器件中提高迁移率的金属栅应力膜 |
-
2011
- 2011-09-27 CN CN201110298299.XA patent/CN103021827B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211489B1 (en) * | 2004-09-07 | 2007-05-01 | Advanced Micro Devices, Inc. | Localized halo implant region formed using tilt pre-amorphization implant and laser thermal anneal |
| CN1750242A (zh) * | 2004-09-13 | 2006-03-22 | 中国科学院微电子研究所 | 一种提高pmos场效应晶体管空穴迁移率的方法 |
| CN1848454A (zh) * | 2005-02-15 | 2006-10-18 | 国际商业机器公司 | 鳍片场效应晶体管及制造鳍片场效应晶体管的方法 |
| CN1960003A (zh) * | 2005-11-03 | 2007-05-09 | 国际商业机器公司 | 半导体结构及制造鳍式场效应晶体管器件的方法 |
| CN101060085A (zh) * | 2006-04-21 | 2007-10-24 | 国际商业机器公司 | 形成场效应晶体管的方法 |
| CN101388362A (zh) * | 2007-09-14 | 2009-03-18 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
| CN101677085A (zh) * | 2008-09-20 | 2010-03-24 | 台湾积体电路制造股份有限公司 | 在鳍式场效应晶体管器件中提高迁移率的金属栅应力膜 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104658908A (zh) * | 2013-11-18 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 制作FinFET的方法 |
| CN105745757A (zh) * | 2013-11-22 | 2016-07-06 | 高通股份有限公司 | 硅锗FinFET形成 |
| CN104979198A (zh) * | 2014-04-02 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN104979198B (zh) * | 2014-04-02 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
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