CN104658908A - 制作FinFET的方法 - Google Patents
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Abstract
本发明公开了一种制作FinFET的方法，包括：a）提供SOI衬底，所述SOI衬底包括半导体衬底、位于所述半导体衬底上的掩埋绝缘层以及位于所述掩埋绝缘层上的Si层；b）对所述Si层进行刻蚀至露出所述掩埋绝缘层，以形成用于NMOS晶体管的第一鳍片和用于PMOS晶体管的第二鳍片；c）形成仅覆盖所述第二鳍片的反应层，所述反应层中包括Ge；以及d）执行Ge凝结工艺，以使Ge从所述反应层中扩散到所述第二鳍片中。根据本发明的制作FinFET的方法通过Ge凝结工艺可以在用于PMOS晶体管的第二鳍片中加入Ge，而不会对用于NMOS晶体管的第一鳍片产生任何影响，提高了PMOS晶体管的迁移率。
Description
技术领域
本发明涉及半导体制造工艺，尤其涉及一种制作Finfet的方法。
背景技术
半导体器件尺寸的不断缩小是推动集成电路制造技术改进的主要因素。由于调整栅氧化物层的厚度和源/漏极的结深度的限制，很难将常规的平面MOSFET器件缩小至32nm以下的工艺，因此，已经开发出多栅极场效应晶体管（Multi-Gate MOSFET）。
典型的多栅极场效应晶体管为FinFET（鳍形场效应晶体管），它使得器件的尺寸更小，性能更高。FinFET包括狭窄而独立的鳍片，鳍片在半导体衬底的表面延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。
FinFET上可能会同时设置有用于PMOS晶体管和用于NMOS晶体管的鳍片。然而，PMOS晶体管是空穴迁移型晶体管，而NMOS晶体管是电子迁移型晶体管，PMOS晶体管的迁移率较低。因此，为了电流匹配，需要提高PMOS晶体管的迁移率。
现有技术中提高PMOS晶体管的迁移率主要通过将用于NMOS晶体管的鳍片和用于PMOS晶体管的鳍片的高度或数量设置为不同，例如将用于PMOS晶体管的鳍片的高度设置为高于用于NMOS晶体管的鳍片的高度，或者将用于PMOS晶体管的鳍片的数量设置为多于用于NMOS晶体管的鳍片的数量。然而，这样会使PMOS晶体管面积增大。
因此，有必要提出一种制作Finfet的方法，以解决现有技术中存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作FinFET的方法，包括：a）提供SOI衬底，所述SOI衬底包括半导体衬底、位于所述半导体衬底上的掩埋绝缘层以及位于所述掩埋绝缘层上的Si层；b）对所述Si层进行刻蚀至露出所述掩埋绝缘层，以形成用于NMOS晶体管的第一鳍片和用于PMOS晶体管的第二鳍片；c）形成仅覆盖所述第二鳍片的反应层，所述反应层中包括Ge；以及d）执行Ge凝结工艺，以使Ge从所述反应层中扩散到所述第二鳍片中。
优选地，所述Ge凝结工艺包括在氧气的气氛中使所述c）步骤获得的器件保持在凝结温度。
优选地，所述凝结温度大于或等于1000℃。
优选地，所述反应层为SiGe材料层。
优选地，所述反应层中Ge的含量为20-80%。
优选地，所述反应层的厚度为2nm-50nm。
优选地，所述c）步骤包括：在所述掩埋绝缘层上以及所述第一鳍片和所述第二鳍片上形成掩膜层；采用刻蚀工艺去除所述掩膜层的覆盖所述第二鳍片的部分；采用外延法在所述第二鳍片上形成所述反应层。
优选地，所述方法在所述d）步骤之后还包括：去除所述掩膜层和执行所述Ge凝结工艺之后的反应层。
优选地，采用SiCoNi预清工艺去除所述掩膜层和所述执行所述Ge凝结工艺之后的反应层。
优选地，所述掩膜层包括氮化物和/或氧化物。
根据本发明的制作FinFET的方法，通过Ge凝结工艺可以在用于PMOS晶体管的第二鳍片中加入Ge，而不会对用于NMOS晶体管的第一鳍片产生任何影响，提高了PMOS晶体管的迁移率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为根据本发明的一个实施例的一种制作FinFET的方法的流程图；以及
图2A-2G为根据图1所示的流程图所形成的半导体器件的结构示意图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
根据本发明的一个方面，提供一种制作FinFET的方法。下面结合图1的流程图以及图2A-2G的半导体器件结构示意图对本发明的制作FinFET的方法进行详细说明。
执行步骤S110：提供SOI衬底，所述SOI衬底包括半导体衬底、位于所述半导体衬底上的掩埋绝缘层以及位于所述掩埋绝缘层上的Si层。
如图2A所示，提供SOI衬底200。SOI衬底200包括半导体衬底210、位于半导体衬底210上的掩埋绝缘层220以及位于掩埋层上的Si层230。半导体衬底210中可能会形成有其他结构，为了简化，此处仅以一空白矩形来表示半导体衬底210。
在半导体衬底210上形成有掩埋绝缘层220。在正常操作期间，掩埋绝缘层220有助于起到鳍片之间的隔离作用，此外还能够减小寄生的结电容，进而提高器件的速度。掩埋绝缘层220可以包括氧化物、氮化物或者氧氮化物。优选地，掩埋绝缘层220为掩埋氧化物（Buried Oxide）层。掩埋绝缘层220可以包括一个层或者具有相同或者不同组分的多个层。
在掩埋绝缘层220上形成有Si层230。Si层230用于经后续的光刻工艺形成FinFET器件的鳍片。优选地，Si层为110面的硅。Si(110)面由于特殊的重构现象而具有强烈的各向异性，可以利用Si的各向异性刻蚀在Si层230中形成期望的结构。
执行步骤S120：对Si层进行刻蚀至露出掩埋绝缘层，以形成用于NMOS晶体管的第一鳍片和用于PMOS晶体管的第二鳍片。
如图2B所示，对图2A中的Si层230进行刻蚀至露出掩埋绝缘层220，以形成用于NMOS晶体管的第一鳍片240和用于PMOS晶体管的第二鳍片250。第一鳍片240和第二鳍片250可以通过例如光刻的方法形成。具体地，可以在Si层230上形成光刻胶层，其中光刻胶层中具有对应于第一鳍片240和第二鳍片250的图案。然后，以光刻胶层为掩膜，对Si层230进行刻蚀至露出掩埋绝缘层220，以在Si层230中形成第一鳍片240和第二鳍片250。当然，在光刻过程中，为了减小曝光过程中光在光刻胶层的下表面的反射，使曝光的大部分能量都被光刻胶吸收，可以在光刻胶层与Si层230之间设置抗反射涂层。另外，为了保证在图案转移过程中图案的准确性，还可以在Si层230与抗反射涂层之间设置硬掩膜层（例如，SiN、SiON、SiC）。光刻时，先将光刻胶层中的图案转移到抗反射涂层和硬掩膜层上，然后以抗反射涂层和硬掩膜层为掩膜对Si层230进行刻蚀，以在Si层中形成准确的第一鳍片240和第二鳍片250。
执行步骤S130：形成仅覆盖第二鳍片的反应层，该反应层中包括Ge。
如图2E所示，形成反应层270。反应层270的厚度优选地可以为2nm-50nm。反应层270仅覆盖第二鳍片250。该反应层270中包括Ge。应当注意，反应层270不仅可以包括纯Ge层，也可以包括SiGe材料层。当反应层270为SiGe材料层时，在接下来的Ge凝结工艺（后文将要详细描述）中，反应层270中的Si元素被消耗而形成SiO2。在根据本发明的一个优选实施例中，SiGe材料层中的Ge的含量为20-80%。
应当注意的是，反应层270仅仅覆盖第二鳍片250，而不覆盖第一鳍片240。因此，在反应层270的制作过程中，需要保证第一鳍片240不会被反应层270覆盖。根据本发明的一个优选实施例，可以在形成反应层270之前，在第一鳍片240上形成保护层，例如硬掩膜层，以使随后形成的反应层270仅覆盖在第二鳍片250上。下面将详细介绍该优选的形成保护层270的方法。
首先，如图2C所示，在掩埋层220上以及第一鳍片240和第二鳍片250上形成掩膜层260。掩膜层260例如是采用化学气相沉积、物理气相沉积等方法形成的。掩膜层260可以为氮化物和/或氧化物。例如，掩膜层260可以为SiN。
其次，如图2D所示，采用刻蚀工艺去除掩膜层260的覆盖第二鳍片250的部分，以露出第二鳍片250。在掩埋层220上还具有其他需要保护的器件时，掩膜层260还可以覆盖这些器件，因此，掩膜层260至少覆盖第一鳍片240，但暴露第二鳍片250。刻蚀工艺可以采用传统的光刻工艺。具体地，在掩膜层260上形成一层光刻胶层，光刻胶层上形成有对应露出第二鳍片250的图案。通过曝光、显影以及刻蚀将光刻胶层上的图案转移到掩膜层260中，以露出第二鳍片250。
然后，如图2E所示，在第二鳍片250上形成反应层270。在该优选实施例中，反应层270可以通过外延法生长，以使反应层270仅覆盖在第二鳍片250上。该反应层270仅形成在第二鳍片250上，而第一鳍片240上由于有掩膜层260的保护，不会形成反应层。
当然，以上仅示例性地详细描述了形成仅覆盖第二鳍片250的反应层270的一种工艺，本领域技术人员可以根据实际情况采用其他合适的工艺制作反应层270，只需满足反应层270仅覆盖第二鳍片250即可。例如，可以在形成覆盖第一鳍片240和第二鳍片250的反应层（未示出）之后，将反应层覆盖第一鳍片240的部分去除。
形成反应层270之后，接下来，执行步骤S140：执行Ge凝结工艺，以使Ge从反应层中扩散到第二鳍片中。
为了提高PMOS晶体管的迁移率，在本发明提供的方法中，可以通过在用于PMOS晶体管的第二鳍片250中加入Ge来提高PMOS晶体管的迁移率。
具体地，可以如图2F所示地，执行Ge凝结工艺，以使Ge从反应层270中扩散到第二鳍片250中。优选地，Ge凝结工艺可以包括在氧气的气氛中使器件保持在凝结温度。例如，Ge凝结工艺可以在包含氧气的干燥气体中进行。凝结温度大于或等于1000℃，例如凝结温度可以为1000℃、1100℃、1200℃、1300℃等。在此过程中，第二鳍片250中的硅（步骤S110中SOI衬底200上的Si层230提供）在氧化中被消耗。反应层270中的硅(当反应层270为SiGe材料层时)也会在氧化中被消耗。氧化使得反应层270最终形成氧化层270’。而在此过程中，反应层270中的Ge则可以凝结到第二鳍片250中，从而形成包括Ge的第二鳍片250’。氧化的时间可以根据实际情况中第二鳍片250’所需要的Ge的组分以及第二鳍片250的待提高的迁移率等因素而决定。
至此，通过Ge凝结工艺将反应层270中的Ge转移到第二鳍片250中，形成了包括Ge的第二鳍片250’，提高了PMOS晶体管的迁移率。此时，包括Ge的第二鳍片250’上可能还附着有Ge凝结工艺过程中形成的反应层，该反应层主要为氧化物层270’。此外，在制作过程中，为了避免反应层270覆盖第一鳍片240，可能会如根据本发明一个优选实施例地在第一鳍片240上覆盖有硬掩膜层260，如图2F所示。因此优选地，如图2G所示，还需要去除掩膜层260和执行Ge凝结工艺之后的反应层270’。
去除硬掩膜层260和执行Ge凝结工艺之后的反应层270’的方法可以采用湿法刻蚀。例如，当硬掩膜层260为氮化物时，可以采用磷酸去除硬掩膜层260；当在氧气的氛围下进行Ge凝结工艺时，可以采用稀释的氢氟酸去除Ge凝结工艺之后的反应层270’。这需要对这两部分分别去除。在根据本发明的一个优选实施例中，可以采用干法刻蚀的方法去除硬掩膜层260和执行Ge凝结工艺之后的反应层270’。优选地，可以采用SiCoNi预清工艺去除掩膜层260和执行Ge凝结工艺之后的反应层270’。具体地，SiCoNi预清工艺包括NF3/NH3远程电浆刻蚀和原位退火两个步骤。首先，在NF3/NH3远程电浆刻蚀过程中,温度严格控制在35℃，低功率的电浆将和NF3和NH3转变成氟化氨（NH4F）和二氟化氨（NH4HF2）。氟化物优先与氧化物反应,形成六氟硅氨（（NH4）2SiF6）。这种硅酸盐可以在70℃以上的环境中升华。其次，原位退火使六氟硅氨（（NH4）2SiF6）分解为气态的气态的四氟化硅（SiF4）、氨气（NH3）和氟化氢（HF），并被抽去。通过SiCoNi预清工艺可以一步去除掩膜层260和执行Ge凝结工艺之后的反应层270’。
综上所述，根据本发明的制作FinFET的方法，通过Ge凝结工艺可以在用于PMOS晶体管的第二鳍片250中加入Ge，而不会对用于NMOS晶体管的第一鳍片240产生任何影响，提高了PMOS晶体管的迁移率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种制作FinFET的方法，包括：
a）提供SOI衬底，所述SOI衬底包括半导体衬底、位于所述半导体衬底上的掩埋绝缘层以及位于所述掩埋绝缘层上的Si层；
b）对所述Si层进行刻蚀至露出所述掩埋绝缘层，以形成用于NMOS晶体管的第一鳍片和用于PMOS晶体管的第二鳍片；
c）形成仅覆盖所述第二鳍片的反应层，所述反应层中包括Ge；以及
d）执行Ge凝结工艺，以使Ge从所述反应层中扩散到所述第二鳍片中。
2.如权利要求1所述的方法，其特征在于，所述Ge凝结工艺包括在氧气的气氛中使所述c）步骤获得的器件保持在凝结温度。
3.如权利要求2所述的方法，其特征在于，所述凝结温度大于或等于1000℃。
4.如权利要求1所述的方法，其特征在于，所述反应层为SiGe材料层。
5.如权利要求4所述的方法，其特征在于，所述反应层中Ge的含量为20-80%。
6.如权利要求1所述的方法，其特征在于，所述反应层的厚度为2nm-50nm。
7.如权利要求1所述的方法，其特征在于，所述c）步骤包括：
在所述掩埋绝缘层上以及所述第一鳍片和所述第二鳍片上形成掩膜层；
采用刻蚀工艺去除所述掩膜层的覆盖所述第二鳍片的部分；
采用外延法在所述第二鳍片上形成所述反应层。
8.如权利要求7所述的方法，其特征在于，所述方法在所述d）步骤之后还包括：
去除所述掩膜层和执行所述Ge凝结工艺之后的反应层。
9.如权利要求8所述的方法，其特征在于，采用SiCoNi预清工艺去除所述掩膜层和所述执行所述Ge凝结工艺之后的反应层。
10.如权利要求7所述的方法，其特征在于，所述掩膜层包括氮化物和/或氧化物。
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|---|---|
| CN (1) | CN104658908A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742359A (zh) * | 2014-12-30 | 2016-07-06 | 国际商业机器公司 | 鳍型场效应晶体管的鳍及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101866885A (zh) * | 2009-04-17 | 2010-10-20 | 台湾积体电路制造股份有限公司 | Finfet元件的制造方法 |
| US20110108920A1 (en) * | 2009-11-09 | 2011-05-12 | International Business Machines Corporation | High-k/metal gate cmos finfet with improved pfet threshold voltage |
| CN103021827A (zh) * | 2011-09-27 | 2013-04-03 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管、cmos鳍式场效应管的形成方法 |
| CN103065963A (zh) * | 2011-10-19 | 2013-04-24 | 中芯国际集成电路制造(上海)有限公司 | 鳍式晶体管及其形成方法 |
| US8481410B1 (en) * | 2012-01-31 | 2013-07-09 | Globalfoundries Inc. | Methods of epitaxial FinFET |
| US8569152B1 (en) * | 2012-06-04 | 2013-10-29 | International Business Machines Corporation | Cut-very-last dual-epi flow |
-
2013
- 2013-11-18 CN CN201310578588.4A patent/CN104658908A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101866885A (zh) * | 2009-04-17 | 2010-10-20 | 台湾积体电路制造股份有限公司 | Finfet元件的制造方法 |
| US20110108920A1 (en) * | 2009-11-09 | 2011-05-12 | International Business Machines Corporation | High-k/metal gate cmos finfet with improved pfet threshold voltage |
| CN103021827A (zh) * | 2011-09-27 | 2013-04-03 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管、cmos鳍式场效应管的形成方法 |
| CN103065963A (zh) * | 2011-10-19 | 2013-04-24 | 中芯国际集成电路制造(上海)有限公司 | 鳍式晶体管及其形成方法 |
| US8481410B1 (en) * | 2012-01-31 | 2013-07-09 | Globalfoundries Inc. | Methods of epitaxial FinFET |
| US8569152B1 (en) * | 2012-06-04 | 2013-10-29 | International Business Machines Corporation | Cut-very-last dual-epi flow |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742359A (zh) * | 2014-12-30 | 2016-07-06 | 国际商业机器公司 | 鳍型场效应晶体管的鳍及其制备方法 |
| CN105742359B (zh) * | 2014-12-30 | 2019-07-09 | 国际商业机器公司 | 鳍型场效应晶体管的鳍及其制备方法 |
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