TW200805573A - Optimized deep source/drain junctions with thin poly gate in a field effect transistor - Google Patents

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Ke-Rn Rim
Yao-Cheng Liu
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Description

200805573 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體結構及一種製造該半導體結構 的方法。更明確地說，本發明係關於一種互補金氧半導體 (CMOS)結構，其包括一薄複晶閘極及在一半導體基板中 位於該複晶閘極之佔據面積處的最佳化深源/汲極區域。 本發明亦提供一種製造此CMOS結構的方法。 【先前技術】 高效能邏輯電路中之效能增益依增加”開啟”電流而不增 加’’關閉”電流而定。隨著裝置尺寸縮放，較難以達成效能 增益。縮放之一特定態樣涉及減小閘極氧化物的實體厚 度。對於一給定閘極電壓，越過該閘極氧化物建立一電 場。若減少閘極氧化物，則對於相同閘極電壓，該電場之 量值增加。在一pFET裝置的情況下，將一負電壓施加至閘 極以打開開啟”該裝置。當裝置處於"開啟"狀態時，通道 φ 相對於其多數載流子類型變成反轉的。隨著通道中之反轉 電荷增加，閘極耗盡其多數載流子。 閘極氧化物/複晶Si閘極之間的界面處或附近的電荷載流 子的耗m (被稱為複晶石夕耗盡效應）已成為互補金氧半導體 (CMOS)裝置（且尤其是為pFET裝置的）之問題。耗盡引起 閘極；|電貝厚度的實際增加，既而不利地影響裝置效能。 為複B曰石夕耗盡效應增加極小地變得略高，所以耗盡之效 應皈著逐漸減小閘極氧化物厚度而變得愈加重要。 卜閘極複晶與源/沒極接觸點金屬之間的電容亦變 120750.doc 200805573 此電容隨複晶高度而增 成增加積體電路之延遲的因素 加0 在傳統CMOS製程中，在自
Si閘極進行摻雜且在一後心準二極植入期間對“ 後，活化退火步驟期間使複晶Si閘 極活化。㈣先前技術製程中的植人能量經選擇以 雜劑原子將不會在複晶_電極内深深地穿透。因而，、; 在可藉由植入而到逹間極介電質/複晶Si閉極界面的推雜齊1 原子之相對較小濃度（相當於约lols原子/立方公分= 小）。儘管擴散可使更多摻雜劑原子帶到到達閘極介電質/ 複晶Si界面，但界面處的摻雜濃度始終最低。此外，存在 於閘極介電質/複晶Si閘極界面處的摻雜劑原子不均勻地分 布0 阻止以上問題之一方式為減小複晶Si閘極之厚度（亦 即，高度）以改良閘極介電質/複晶Si閘極界面處的活性摻 雜》辰度並減小複晶Si閘極與源/汲極接觸點金屬之間的電 • 容。儘管能夠有可能減小複晶Si閘極的厚度，但高能量（相 當於對於As為約20 keV或更大，對於b為5 keV或更大，對 於P為10 keV或更大）常常需要用於深源/汲極區域之植入以 便減小裝置的外部電阻。通常，深源/汲極植入為自對準 製程，其中複晶Si閘極（及一些側壁隔片）遮罩裝置之通道 &域。結果，植入至珠源/没極區域中的劑量亦被植入至 複晶Si閘極中。然而，薄複晶Si閘極與高源/汲極植入能量 的組合導致一些劑量可穿透薄複晶S i及閘極介電質且進入 通道區域中的問題，既而損壞裝置。 120750.doc 200805573 已提議-些觀念以使薄複晶Si與深源/汲極植入去耦合。 舉例而言，-硬式遮罩頂蓋層可用於薄複晶si之頂部使得 高能量植入不可穿透整個堆疊。此方法之—問題在於一些 劑量將損耗於頂蓋層中且複心中之摻雜濃度（尤其在複晶 Si閘極與閘極介電質之間的界面處的播雜濃度）將減小。 *鑒於以上問題，仍需要提供較好之技術，此技術能夠使 薄複晶Si閘極區域與深源/沒極區域之植入去搞合，使得用 Φ 於形成深源/汲極區域之劑量不會穿透至裝置通道中，而 仍為薄複晶Si閘極（尤其在薄複晶以閘極與閘極介電質之間 的界面處）提供高濃度之摻雜劑。 【發明内容】 本發明提供一種用於藉由改變不同植入步驟之順序來解 決上文所提及之劑量損耗問題的方法。根據本發明，一犧 牲硬式遮罩頂蓋層用於阻斷高能量植入，且一 34隔片（偏 移隔片、第一隔片及第二隔片）機制用於最佳化源，汲極摻 • 雜輪廓。通常在已形成第一隔片之後執行的緩衝植入被延 遲至第二隔片（本文亦被稱為拋棄式隔片，因為在處理期 間將其自結構移除）及硬式遮罩頂蓋層移除之後。利用此 方法，可增加植入至薄複晶Si閘極中之劑量，同時可在無 需擔心穿透問題的情況下最佳化深源/汲極植入。在硬式 遮罩頂蓋層形成之前的閘極預摻雜亦可用於改良反轉處的 閘極介電質的厚度。 一般而言，本發明之方法包含： 在一半導體基板之一表面上形成至少一圖案化之閘極堆 120750.doc 200805573 f 至少—圖案化之閘極堆疊自底部至頂部包含-閑極 ”電貝 纟有一小於100 nm之厚度的含複晶si之材料， 及一硬式遮罩； 外形成鄰接該至少—圖案化之閘極堆疊的—偏移隔片、一 第-隔片及一第二隔片，其中在形成該偏移隔片之後，形 成源/汲極擴展區域，且在形成該第二隔片之後，形成深 源/汲極區域，該等深源/汲極區域具有一自該半導體基板 之一上表面所量測的約2 〇 n m或更大的深度及一約丨〇 19原子 /立方公分或更大之摻雜劑濃度； 移除該第_隔片及該硬式遮罩，其中該硬式遮罩之該移 除曝路邊合複晶Sl之材料且係與第二隔片之該移除執行於 同一步驟中或執行於第二隔片之該移除之後的另一步驟 中；及 將離子植入至該經曝露之含複晶以之材料以將一約ΜΗ 原子/立方公分或更大之摻雜劑濃度提供至該經曝露之含 複晶S i之材料中。 本發明預期在同一半導體基板上形成至少一 nFET、至 少一 PFET或至少一 nFET與至少一 pFE1^組合。 當形成至少一nFET及至少_pFE1^^，方法包括以下步 驟： 在一 nFET裝置區域及一 pFET裝置區域中之每一者中的 一半導體基板之一表面上形成至少一圖案化之閘極堆疊， 在該等裝置區域中之每一圖案化之閘極堆疊自底部至頂部 匕έ閘極介電質、一具有一小於之厚度的含複晶 120750.doc 200805573
Si之材料’及一硬式遮罩； 在母一裝置區域中形成鄰接該至少一圖案化之閘極堆疊 的一偏移隔片、一第一隔片及一第二隔片，其中在形成該 偏移隔片之後，形成源/汲極擴展區域，且在形成該第二 隔片之後，形成深源/汲極區域，該等深源/汲極區域具有 一自該半導體基板之一上表面所量測的約2〇 或更大的 深度及一約1019原子/立方公分或更大之摻雜劑濃度； 自該等裝置區域中之每一者移除該第二隔片及該硬式遮 罩，與第二隔片之該移除在同一步驟中或在第二隔片之移 除之後的另一步驟中移除該硬式遮罩，既而曝露每一裝置 區域中之該含複晶Si之材料；及 選擇性地將離子植入至每一裝置區域中之該經曝露之含 複晶Si之材料中以將一約10i9原子/立方公分或更大的摻雜 劑濃度提供至該等裝置區域中之每一者中的該經曝露之含 複晶S i之材料中。 、 除上文所描述之一般方法以外，本發明亦係關於由其形 成的半導體結構（例如，CM〇s結構）。一般而言，本申請 案之半導體結構包括位於一半導體基板上之至少一場效電 晶體（FET)，該至少一FET包括一圖案化之堆疊，該圖案化 之堆疊自底部至頂部包含一閘極介電質及一具有一約ι〇〇 nm或更小之厚度的摻雜之含複晶&之材料，其中該換雜之 含f晶Si之材料具有一約1〇19原子/立方公分或更大的摻雜 劑濃度，且該半導體基板包括深源/沒極區域，該等深源/ 汲極區域具有自半導體基板之一上表面所量測的約Μ 120750.doc 200805573 或更大的深度及一 度0 約ίο19原子/立方公分或更大 的摻雜劑濃 【實施方式】 現將藉由參考以下論述及本中請案隨附圖式而較詳細地 描述本發明，其提供用於在最佳化深源/沒極區域内之劑 量的同時將增加之摻雜劑量提供至_薄複晶_極之㈣ 以及由該技術形成的所得CMOS結構。應注意，本申請案 φ 之圖式為達成說明之目的而提供且因而未必按比例緣製。 在以下描述及圖式中，描述並說明本發明之一較佳實施 例’其中至少-nFET及至少-pFET形成至一半導體基板 之一表面上。儘管進行此描述及說明，但本發明不限於形 成此CMOS結構。相反，本發明可用於在該基板之一表面 上形成包括至少一pFET或至少一nFET的CM〇s結構。 參看圖1A至圖1F，其說明用於形成包括至少一 nFET及 至少一 pFET之CMOS結構的本發明之第一實施例之基本處 _ 理步驟，其中在最佳化提供於深源/汲極區域内之劑量的 同時將一增加之劑量提供給FET中之每一者的複晶Si閘 極。根據本發明，此係藉由使含複晶Si之材料之植入與深 源/沒極區域之植入去麵合來達成。 首先參看圖1A，其說明本發明中所使用之初始結構1〇。 如所說明，該初始結構10包括一半導體基板丨2，該半導體 基板12包含至少一 nFET裝置區域14及至少一 pFET裝置區 域16。該至少一 nFET裝置區域14與該至少一 pFET裝置區 域16由一隔離區域15部分地分離。在nFET裝置區域14與 120750.doc -11- 200805573 pFET裝置區域16中，初始結構1〇亦包括一位於基板12之頂 上的材料堆® 18。該材料堆疊18自底部至頂部包括一閑極 介電質20、一含複晶Si之材料22及一氧化物硬式遮罩24。 該氧化物硬式遮罩24為一將在後續處理步驟中被移除的犧 牲頂蓋層。 初始結構10之半導體基板12包括任何半導體材料，舉例 而言，包括 Si、SiGe、SiGeC、SiC、Ge 合金、GaAs、 InAs、InP及其他III/V4II/VI化合物半導體。除此等列出 之類型的半導體材料以外，本發明亦預期半導體基板12為 一分層半導體的情況，舉例而言，Si/SiGe、Si/SiC、絕緣 體上矽（S01)或絕緣體上矽鍺（SGOI)。在本發明之一些實 施例中，較佳為：半導體基板12包含一含以之半導體材 料’亦即，一包括矽的半導體材料。該半導體基板12可為 摻雜的、未摻雜的或在其中含有摻雜區域及未摻雜區域。 亦應注意’半導體基板12可為應變的、未應變的或在其 中含有應變區域及未應變區域。半導體基板12亦可具有單 晶定向’或替代地，基板12可為一具有表面區域的混合半 導體基板’該等表面區域具有不同結晶定向。舉例而言， nFET裝置區域14内之半導體基板12可具有一為（1〇〇)的表 面晶體定向’而pFET裝置區域16内之半導體基板可具有一 為（110)的表面晶體定向。混合基板可具有塊體特徵、類 SOI特徵或塊體特徵及類s〇I特徵兩者的組合。 半導體基板12亦可具有一或多個隔離區域15，舉例而 言’位於其中的渠溝隔離區域或場氧化隔離區域。通常存 120750.doc •12· 200805573 在於nFET裝置區域與pFET|置區域之間的一或多個隔離 區域係利用热習半導體裝置製造之技術者所熟知的習知處 理來形成。 在已處理基板之後，材料堆疊18之閘極介電質2〇形成於 半導體基板12之表面上。閘極介電質2〇可由一熱生長製程 (例如，氧化製程）來形成。或者，閘極介電質2〇可由一沈 • 積製程來形成，舉例而言，化學氣相沈積（CVD)、電漿輔 φ 助CVD、原子層或脈衝沈積（ALD或ALPD)、蒸鍍、反應性 濺鍍、化學溶液沈積或其他類似沈積製程。閘極介電質2〇 亦可利用以上製程之任何組合來形成。 閘極介電質20包含一絕緣材料（或材料堆疊），該絕緣材 料具有一約4·0或更大、較佳大於7〇的介電常數。除非另 夕立卜闡述，㈣本文巾所提及之介電常數與真空相關。應注 意，Si〇2通常具有約4.0的介電常數。特定言之，本發明中 所使用之閘極介電質20包括（但不限於）氧化物、氮化物、 • 氮氧化物及/或包括金屬矽酸鹽、鋁酸鹽、鈦酸鹽及氮化 物的矽酸鹽。在一實施例中，較佳為··閘極介電質2〇包含 • 一氧化物，舉例而言，Si〇2、聰：、Zr〇2、Ai办、 • Ti〇2、La2〇3、SrTi〇3、LaA1〇3、Y2〇3 及其混合物。在此 等氧化物中，Si〇2通常用作閘極介電材料。 閘極介電質20之實體厚度可變化，但通常，閘極介電質 20具有約0.5至約1〇 nm之厚度，其中約〇·5至約5 nm之厚度 係較典型的。 在形成閘極介電質20之後，利用一已知沈積製程（例 120750.doc -13- 200805573 如，物理氣相沈積（PVD)、CVD或蒸鍍）而在閘極介電質2〇 上^/成含複晶Si之材料22。如圖1A所示，含複晶si之材料 22與下伏閘極介電質2〇形成界面25。 含複晶Si之材料22包含複晶Si、複晶SiGe或其多層結 構。在此等材料中，較佳為：含複晶Si之材料包含複晶 Sl。在一些實施例中，在本發明之此點上，含複晶Si之材 料22為未摻雜的。在本發明之其他實施例中，在本發明之 _ 此點上，含複晶Si之材料22為摻雜的。預摻雜可利用一原 位推雜沈積製程或繼之以氣相摻雜或離子植入的沈積來達 成。通常，所使用之含複晶Si之材料22為一具有約1〇〇 或更小之垂直厚度的薄膜，其中約1〇至約5〇 11111的厚度係 較典型的。 圖1A中所展示之材料堆疊18亦包括一氧化物硬式遮罩 24 ’其形成於第一含複晶Si之材料22之頂上。可利用一熱 製程（例如，氧化製程）來形成硬式遮罩24。或者，一沈積 • 製程（例如，CVD、PECVD、PVD、原子層沈積、蒸鍍或 化學溶液沈積）可用於形成氧化物硬式遮罩24。亦預期前 述技術之組合用於形成氧化物硬式遮罩24。通常，氧化物 硬式遮罩24包含一低溫氧化物（LT〇)。 氧化物硬式遮罩24之厚度可視（例如）用於形成此材料層 之技術而變化。通常，材料堆疊18之氧化物硬式遮罩24具 有一約10至約1000 nm的厚度，其中約5〇至約1〇〇 nm的厚 度係更典型的。 在提供圖1A中所展示之初始結構1〇之後，材料堆疊18經 120750.doc •14- 200805573 Z案化以在裝置區域中之每_者内形成—圖案化之間極堆 宜26。根據本發明，在本發明之此點上，形成於各裝置區 域中之圖案化之閘極堆疊中的每一者自底部至頂部包含閘 極w電貝20、含複晶Si之材料22及氧化物硬式遮罩μ。 例如’在目1B中所展示之圖案化之閘極堆疊％係藉由微 影及银刻而形成。微影製程包括··將一光阻材料（未圖示） 塗覆至氧化物硬式遮罩24、將讀光阻材料曝露於一輻射圖 _ 帛’及利用-習知抗#劑顯影劑來顯影經曝露之抗儀劑。 通常利用-乾式钱刻製程（例如，反應式離子钱刻、離子 束蝕刻或電漿蝕刻）來執行圖案化之堆疊26之蝕刻。或 者，化學濕式餘刻製程可用於钱刻閘極堆疊26中之每一 者。除此等指定之餘刻技術以外，本發明亦預期利用其任 何組合。 在本务明之此點上，亦可藉由使圖案化之閘極堆疊％中 之每一者經受熱氧化、氮化或氮氧化製程而使其鈍化。鈍 • 化步驟形成圍繞材料堆疊之一薄層之鈍化材料（未圖示卜 可代替或結合隔片形成之後續步驟而使用此步驟。當於隔 片形成步驟一起使用時，在材料堆疊鈍化製程之後發生隔 片形成。 在每f置區域内形成圖案化之閉極堆疊26之後，在圖 案化之閘極堆疊26之經曝露之側壁上形成-偏移隔片28。 亦在圖1B中展示包括該偏移隔片28之所得結構。偏移隔片 28包含一絕緣體，例如，氧化物、氮化物、氮氧化物及/ 或八任何組合，其中氧化物非常受青睞。偏移隔片28係藉 120750.doc -15- 200805573 偏移隔片28之寬度（在其底部所量 由沈積及#刻而形成。 測）為約0至約30 nm。 在本發明之此點上， ’接著將源/汲極擴展區域30及視需
-構上。源/汲極擴展區域3〇係利用離子植入及退火步驟 ⑩㈣成；可延遲且在本發明之其他植人步驟之後執行退火 步驟。退火步驟用來使由先前植入步驟植入的摻雜劑活 化。用於離子植入及退火之條件為熟習此項技術者所熟 知。源/汲極擴展區域3〇在深源/汲極（8/]〇)植入之前使用習 知擴展植入而形成。源/汲極擴展區域3〇具有一約1〇19原子 /立方公分或更大的摻雜濃度（n_型或p—型），其中約1〇2〇原 子/立方公分或更大的摻雜濃度更非常受青睞。與將隨後 形成之深源/汲極區域相比，S/D擴展區域3〇較淺。由擴展 0 離子植入之能量來部分地確定S/D擴展區域之深度。通 常，以對於As或P約0.1至約10 keV、對於讥約〇1至3〇 keV、對於B或BF2約〇·1至約5 keV的能量來執行擴展離子 植入，其提供在半導體基板12之上表面之下約1至約2〇 nm 的擴展接合面深度。圖1B亦展示在圖案化之閘極區域26之 母一者之佔據面積處的源/沒極擴展區域30的存在。如圖 所示’源/汲極擴展區域之一接合面邊緣與偏移隔片28之 外邊緣對準’而另一接合面邊緣與隔離區域15之側壁對 準。 120750.doc -16 - 200805573 圖1C展示在圖案化之乳化物層34之頂上形成一第一隔片 36之後的圖1B的結構。該第一隔片36及該圖案化之氧化物 層34以圖1C中所說明之方式鄰接且聯接偏移隔片28。 圖1C中所展示之結構係藉由首先將一氧化物層（例如， LTO)提供給圖1B中所展示的結構來形成。隨後將藉由濕 式餘刻來圖案化该氧化物層以形成圖案化之氧化物，該圖 案化之氧化物充當用於隨後將形成之第一隔片36的基座。 φ 包括（例如）CVD、PECVD或PVD之任何沈積製程可用於形 成氧化物層。氧化物層具有約1至約3 〇 nm之沈積後之厚 度，其中約2至約20 nm之沈積後之厚度更非常受青睞。 在形成氧化物層之後，藉由沈積及蝕刻來形成第一隔片 36。特定吕之，第一隔片36為包含氮化物、氮氧化物及/ 或其任何組合的寬隔片。第一隔片36之寬度必須充分寬以 使得源/汲極矽化物接觸點（隨後將形成）不會在圖案化之閘 極堆疊之邊緣下方入侵。通常，當第一隔片36具有在底部 馨所里測的約20至約80 nm的寬度時，源/汲極矽化物不會在 圖案化之閘極堆疊之邊緣下方入侵。 應庄μ緊接在第一隔片3 6形成或圖案化之氧化物層3 4 之形成之後未發生植入。 圖1D展示在一未圖案化之氧化物層“之頂上形成一第二 (拋棄式）隔片40及深源/汲極區域42之後續形成之後的圖lc 的心構。該第二隔片4〇及該未圖案化之氧化物層38以圖m 中所W兒明之方式鄰接且聯接第一隔片36及圖案化之氧化物 層34。 120750.doc 17· 200805573 圖ID中所展示之結構係藉由首先將一氧化物層38(例 如，LTO)提供給圖1C中所展示的結構來形成。包括（例 如）CVD、PECVD或PVD之任何沈積製程可用於形成氧化 物層。氧化物層38具有約1至約30 nm之沈積後之厚度，其 中約2至約20 nm之沈積後之厚度更非常受青睞。 在形成氧化物層38之後，藉由沈積及蝕刻來形成第二隔 片40特疋石之，弟一隔片40為包含氮化物、氮氧化物及 φ /或其任何組合的拋棄式寬隔片。在底部所量測之第二隔 片40之寬度為約2〇至約80 nm。 利用適‘的3 -1隔片機制，藉由離子植入及退火將深源/ /及極區域42形成至基板12中。可延遲直至後續離子植入製 程之後的退火用來使植入至基板12中的摻雜劑活化。用於 離子植入及退火之條件為熟習此項技術者所熟知。阻隔遮 罩通常在離子植入步驟期間形成於裝置區域之一者上、被 移除且接著形成於保護接收先前離子植入之另一裝置區域 書的結構上。深源/汲極擴展區域42具有一約1〇19原子/立方 公分或更大的摻雜濃度（n_型或p—型），其中約1〇2〇原子/立 方公分或更大的摻雜濃度更非常受青睞。與先前所形成之 源/汲極擴展區域30相比，深源/汲極區域42較深。由所使 用之離子植入之能量來部分地確定深源/汲極區域42之深 度。 通苇，以對於As為約20 keV或更大、對於1>為1〇 keV或 更大、對於Sb為30 keV或更大、對於B為5 keV或更大、對 於BF2為8 keV或更大的能量來執行深源/汲極離子植入， 120750.doc • 18 - 200805573 其提供在半導體基板12之上表面之下約20 nm或更大、較 佳40 nm或更大且更佳5〇 nm或更大的接合面深度。圖⑴亦 展示在圖案化之閘極區域中之每一者的佔據面積處的深源 //及極區域42的存在。如圖所示，深源/汲極區域42之一個 接合面邊緣與第二隔片4〇之外邊緣對準，而另一接合面邊 緣與隔離區域15之側壁對準。 圖1E說明已移除第二（拋棄式）隔片4〇之後的圖1D之結 構。利用一選擇性地自結構移除氮化物及/或氮氧化物材 料的蝕刻製程移除第二隔片4〇。舉例而言，熱磷酸可用於 自結構移除第二隔片40。 在本發明之此點上，利用選擇性地移除氧化物之蝕刻製 程自結構移除氧化物層38以及氧化物硬式遮罩24。舉例而 e ’ HF可用於自結構移除氧化物層3 8及氧化物硬式遮罩 24 〇 現可執行緩衝植入，其將源/汲極擴展區域3〇橋接至深 源/汲極區域42。緩衝植入為可選的。儘管此植入為可選 的，但較佳利用此植入以便提供源/汲極擴展區3〇與深源/ 及極區42之間的前述橋接。緩衝植入區域由圖ip中之元件 符號44表示。藉由離子植入來形成緩衝植入區域44，離子 植入利用對於As為約5至約20 keV、對於BF2為5至約20 keV、對於8為！至約5 keV、對於讥為10至約3〇 keV、對於 P為2至約1〇 keV的能量，並使用足以提供約1〇19至約102ι 原子/立方公分之摻雜劑濃度的劑量。活化退火可在離子 植入步驟之後。阻隔遮罩通常在離子植入步驟期間形成於 120750.doc -19 - 200805573 衣置區域之-者上、被㈣且接著形成於賴接收先前離 子植入之另-裝置區域的結構上。應注意—特定裝置區域 内之緩衝區域44、深源/没極區域42及源/沒極擴展區⑽ 具有相同傳導類型。 在本發明之此點上’執行選擇性離子植人，其將換雜劑 原子引人至裝置區域巾之每—者巾的料露之含複晶^之 材料22中。特定言之’ ^型掺雜劑引人^型裝置區域Μ 中的經曝露之含複晶Si之材料22中，而將㈣摻雜劑引入 至P型裝置區域16中的經曝露之含複晶Si之材料22中。植 入之次序對於本發明並非決定性的。阻隔遮罩用於此製程 中以在離子植入至一個裝置區域中的經曝露之含複晶以之 材料22中的同時保護一個另一裝置區域中之經曝露的含複 晶Si之材料22,同時離子植入至另一裝置區域中之經曝露 之含複晶Si之材料22中。移除阻隔遮罩，形成另一阻隔遮 罩來保護先前經離子植入的裝置區域，及執行第二離子植 入至先前受保護的含複晶Si之材料22中。 在η型裝置區域14的情況下，利用離子植入製程及退火 來將包括來自元素週期表（CAS版本）之族νΑ的至少一原子 的η型摻雜劑引入至經曝露之含複晶Si之材料22中。^型播 雜劑包括（例如）P、As、Sb或其混合物。用於離子植入之 條件包括一劑量，該劑量足以使nFET裝置區域14内的經曝 絡之含複晶Si之材料22具有約1019原子/立方公分或更大的 摻雜劑濃度。此摻雜劑濃度亦存在於閘極介電質2〇與播雜 的含複晶Si之材料之間的界面處。更一般而言，在本發明 120750.doc -20- 200805573 之此步驟中’引人約1G2G原子/立方公分或更大之摻雜劑濃 度。 在P型裝置區域16的情況下，本發明中所使用之p型摻雜 劑包括來自元素週期表（CAS版本）之族IIIA的至少一原子 且藉由離子植入及退火將其引入至pFET裝置區域16中的經 β 曝露之含複晶Si之材料22中。用於離子植入之條件包括一 - 劑量，該劑量足以使PFET裝置區域16内的經曝露之含複晶
φ Si之材料22具有約1〇19原子/立方公分或更大的摻雜劑I 度。此摻雜劑濃度亦存在於摻雜的含複晶Si之材料/閘極介 電質界面處。更一般而言，在本發明之此步驟中，引入約 1 〇 G原子/立方公分或更大之摻雜劑的濃度。 在圖1F中，元件符號50表示nFET裝置區域14内的n型摻 雜之含複晶si之材料，而元件符號52表示pFET裝置區域“ 内的p型摻雜之含複晶Si之材料。 根據本發明，此退火包括將結構加熱至約65〇。(：：或更高 • 之溫度，其中約800°C或更高之溫度更受青睞。使用爐管 退火、快速高熱退火、峰值退火或雷射退火來進行此退 . 火。退火之精確持續時間視含複晶Si之材料22之厚度以及 • 所使用之退火製程的類型而變化。在活化退火製程期間， 可使用諸如He、Ar或He-Ar之惰性氣體。 可利用熟習此項技術者所熟知之處理步驟來形成其他 CMOS處理，例如，矽化物接觸點（源/汲極及閘極）的形成 以及與金屬互連件之BEOL(後段製程）互連階層的形成。 現參看說明本發明之第二實施例的圖2a至圖2F。本發 120750.doc -21 · 200805573 24。由包括上文所提及之形成氧化物硬式遮罩μ之製程的 習知沈積製程來形成氮化物硬式遮罩24，。亦可由一氮化製 程來形成氮化物硬式遮罩24，。氮化物硬式遮罩“,具有與 氧化物硬式遮罩24之厚度範圍相同的厚度範圍。 明之第二實施例類似於第—實施例，不同之處在於硬式遮 罩材料之組合物。第二實施例始於提供W2a中所展示的初 始結構10'。初始結構!〇,與圖1A中所展示之結構相同，不 同之處在於制氮化物衫料24，而非氧化物硬式遮罩
圖2B展示裝置區域中之每一者内的圖案化之閘極堆疊％ 之形成、偏移隔片28之形成及源m極擴展區域％的形成 之後的結構。圖2B中所展示之元件包含相同基礎材料且利 用針對圖1B中所說明之第—實施例中之彼等元件而描述的 技術製成。 圖2C展示第一隔片36及圖案化之氧化物層％形成之後的 結構。圖2C中所展示之元件包含相同基礎材料且利用針對 圖1C中所說明之第—實施例中之彼等元件而描述的技術製 成0 圖2D展示开^成第二隔片4〇及第二圖案化氧化物層％，之 後的結構。結構亦包括深源/汲極區域42。圖2〇中所展示 之元件包含針對圖10中所說明之第一實施例中之彼等元件 而描述的相同基礎材料。使用相同基礎處理步驟，不同之 處在於在已形成第二隔片4〇之後各向異性地蝕刻氧化物層 38，既而形成第二圖案化之氧化物層38，。各向異性蝕刻自 氮化物硬式遮罩24,以及基板12之部分的頂上移除氧化物 120750.doc •22- 200805573 層0 圖2E展示已利用選擇性地移除氮化物（與氧化物相比）之 蝕刻製程移除第二隔片40之後的結構。在此蝕刻步驟期 間，亦移除氮化物硬式遮罩24,，既而曝露每一圖案化之閘 極區域2 6的含複晶S i之材料。 圖3F展示在執行一自結構移除剩餘第二圖案化之氧化物 38’的氧化物蝕刻之後、執行一緩衝植入（形成緩衝區域44) ❹ 之後及摻雜每一裝置區域内的經曝露之含複晶S i之材料之 後的結構。利用選擇性移除氧化物（與氮化物及/或複晶si 相比）之蝕刻製程來執行該氧化物蝕刻。應注意，在蝕刻 期間，經曝露之含複晶Si之材料上方的開口自圖3E中所展 示的開口放大。緩衝植入及經曝露之含複晶以之材料的摻 雜如上文針對本發明之第一實施例所描述。 雖然已參考本發明之較佳實施例特定展示並描述本發 明，但熟習此項技術者應理解，在不脫離本發明之精神及 • 範疇的情況下可進行形式及細節上的前述及其他改變。因 此，本發明並不意欲限制於所描述及所說明之精確形式及 細節，而是屬於所附申請專利範圍之範嘴。 【圖式簡單說明】 圖1A-1F為描繪本發明之一實施例之基本處理步驟的圖 示表示（經由橫截面圖）。 圖2A-2F為描繪本發明之第二實施例之基本處理步驟的 圖示表示（經由橫截面圖）。 【主要元件符號說明】 120750.doc •23- 200805573
10 初始結構 101 初始結構 12 半導體基板 14 nFET裝置區域 15 隔離區域 16 pFET裝置區域 18 材料堆璺 20 閘極介電質 22 含複晶Si之材料 24 氧化物硬式遮罩 24* 氮化物硬式遮罩 25 界面 26 圖案化之閘極堆疊 28 偏移隔片 30 源/汲極擴展區域 34 圖案化之氧化物層 36 第一隔片 38 未圖案化之氧化物層 38， 第二圖案化之氧化物層 40 第二隔片 42 深源/汲極區域 44 缓衝植入區域 50 η型摻雜之含複晶Si之材料 52 P型摻雜之含複晶Si之材料 120750.doc -24-

Claims (1)

  1. 200805573 十、申請專利範圍： 1 · 一種製造一半導體結構之方法，該方法包含： 在-半導體基板之-表面上形成至少一圖案化之閉極 堆豐，該至少一圖案化之閘極堆疊自底部至頂部包含一 閘極介電質、一具有一小於100 ηπΐ2厚度的含複晶以之 材料’及一硬式遮罩；
    形成鄰接該至少一圖案化之閘極堆疊的一偏移隔片、 一第一隔片及一第二隔片，其中在形成該偏移隔片之 後，形成源/汲極擴展區域，且在形成該第二隔片之後， 形成深源/汲極區域，該等深源/汲極區域具有一自該半 導體基板之-上表面所量測的約2〇議或更大的深度及 一約1〇19原子/立方公分或更大之摻雜劑濃度； 移除該第一隔片及該硬式遮罩，其中該硬式遮罩之該 移除曝路該含複晶§1之材料且係與該第二隔片之該移除 執行於同-步驟中或執行於該第二隔片之該移除之後的 另一步驟中；及 j離子植人至該經曝露之含複aBasi之材料中以將一約 原子/立方公分或更大之摻雜劑濃度提供至該經曝露 之含複晶Si之材料中。 ,'項1之方去，其中該硬式遮罩為一氧化物硬式遮 罩。 3’ ：：求項2之方法’其中在該第二隔片之該移除之後的 v爾中移除該氧化物硬式遮罩。 4·如請求項！夕t 1 ^ 、 法’其中該硬式遮罩為一氮化物硬式遮 120750.doc 200805573 罩。 5·如响求項4之方法，其中與該第二隔片同時而移除該氮 化物硬式遮罩。 6·如請求項1之方法，其進一步包含在該半導體基板中形 成緩衝植入區域，該緩衝植入區域將該等源/汲極擴展 區域橋接至該等深源/汲極區域。 7·如#求項1之方法，其中該至少—圖案化之閑極堆疊包 括一 nFET裝置區域中之至少一圖案化之閘極堆疊及一 PFET裝置中之至少—圖案化之閘極堆疊，該等裝置區域 由一位於該半導體基板内之隔離區域部分地分離。 8·如請求項7之方法，其中動附裝置區域中之該至少一 圖案化之閘極堆疊包括離子之該植人之後的_離子， 且口亥PFET裝置區域中之該至少一圖案化之閉極堆疊包括 離子之該植人之後的p型離子，離子之該植人包含一利 用阻隔遮罩的選擇性離子植入製程。 9. 如請求項1之方法，其中該含複晶此材料包含複晶Si。 10. -種形成一半導體結構之方法，該方法包含： 在-nFET裝置區域及一 pF -半導體基板之一表面上…，域中之母一者中的 最，在，… 少—圖案化之閘極堆 且在该專裝置區域中之每一圖案化之閉 至頂部包含一閘極介電質、一且 且自底口户 从入 具有一小於100 nm之厚产 的3硬晶Sl之材料，及一硬式遮罩； X 在每-裝置區域中形成鄰接該至 疊的-偏移隔片、一第一隔片及一第丄案=極堆 乐一^片，其中在形 120750.doc -2- 200805573 成該偏移隔片之後，形成源/汲極擴展區域，且在形成該 第二隔片之後，形成深源/没極區域，該等深源/汲極區 域具有一自該半導體基板之一上表面所量測的約2〇 或更大的深度及一約ίο19原子/立方公分或更大之摻雜劑 濃度； 自該等裝置區域中之每一者移除該第二隔片及該硬式 遮罩，與該第二隔片之該移除在同一步驟中或在該第二 隔片之該移除之後的另一步驟中移除該硬式遮罩，既而 曝露每一裝置區域中之該含複晶以之材料；及 選擇性地將離子植入至每一裝置區域中的該經曝露之 含複晶Si之材料中以將一約1〇19原子/立方公分或更大的 掺雜劑濃度提供至該等裝置區域中之每—者中的該經曝 露之含複晶Si之材料中。 11 · 一種半導體結構，其包含： 位於一半導體基板上之至少一場效電晶體（fet)，該至 少-FET包括一圖案化之堆疊，該圖案化之堆疊自底部 至頂部包含-閘極介電質及一具有一約1〇〇⑽或更小之 厚度的摻雜之含複晶Si之材料，其中該摻雜之含複晶以 之材料具有一約1〇19原子/办古八八 々于立方么y刀或更大的摻雜劑濃 度’且該半導體基板包括深调 匕秸，衣，原/汲極區域，該等深源/汲 極區域具有自該半導體基板 双心上表面所置測的約2〇 nm或更大的深度及一約1〇!9 劑濃度。 原、子/立方公分或更大的捧雜 12·如請求項11之半導體結構， 其中該摻雜之含複晶Si之材 120750.doc 200805573 料包含複晶Si、複晶SiGe或其多層結構。 13.如請求項11之半導體結構，其中該半導體基板為—具有 不同結晶定向的混合基板，其中在一第一裝置區域中之 該結晶定向具有一（100)晶體定向，及在一第二不同裝置 區域中之該結晶定向具有一（110)。 14·如請求項11之半導體結構，其中該至少一FET包括由一 隔離區域部分地分離的至少一 nFET及至少一 pFET。 15·如請求項11之半導體結構，其進一步包含一位於每一 FET之側壁上的偏移隔片及—位於—鄰接且聯接該偏移 隔片之圖案化之氧化物層上的第一隔片。 16.如請求項11之半導體結構，其進一步包含一位於該半導 體基板内之源/汲極擴展區域。 17. 如請求項16之半導體結構，其進一步包含一位於該半導 體基板内的緩衝植入區域，該緩衝植入區域提供該源/汲 極擴展區域與該深源/汲極區域之間的一橋接。 18. 如請求項11之半導體結構，其中該半導體基板為塊體或 一絕緣體上半導體。 19·如請求項11之半導體結構，其中該閘極介電質為一具有 一約4.0或更大之介電常數的絕緣體。 20.如請求項11之半導體結構，其中該摻雜之含複晶“之材 料具有一約102G原子/立方公分或更大的摻雜劑濃度。 120750.doc -4-
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