CN105448898A - 一种半导体器件及其制造方法和电子装置 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件包括第一衬底和第二衬底，其中，第一衬底的第一表面一侧形成有包括晶体管、射频器件和第一互连结构的前端器件，第二衬底接合于第一衬底的第一表面一侧且位于前端器件的上方，并且第二衬底内形成有位于射频器件的上方的空腔。该半导体器件由于在第二衬底内形成有位于射频器件上方的空腔，因而使得第二衬底距离射频器件比较远，可以降低第二衬底对射频器件的影响，提高射频器件的性能，从而提高整个半导体器件的性能。本发明的半导体器件的制造方法制得的半导体器件同样具有上述优点。本发明的电子装置，采用了上述半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，随着射频电路(RF)工作频率和集成度的提高，衬底材料对电路性能的影响越来越大。绝缘体上硅(SOI)衬底因其良好的电学性能和与CMOS工艺兼容的特点，在射频电路等领域得到了广泛的应用。
现有技术中的一种半导体器件采用双面薄SOI工艺制备，包括如下步骤：首先在SOI衬底110上形成包括晶体管1101、射频(RF)器件1102(例如电感)和互连结构1103的前端器件，然后在SOI衬底110的形成有前端器件的一侧接合承载衬底(carrierwafer)120，形成如图1所示的结构。在该采用双面薄SOI结构的半导体器件中，由于承载衬底120距离射频器件1102比较近，往往会影响射频器件1102的性能，从而影响整个半导体器件的性能。在某些具体应用中，这一结构的器件将难以满足对器件性能的实际需要。
因此，为解决现有技术中的上述技术问题，有必要提出一种新的半导体器件及其制造方法和电子装置。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置，该半导体器件中的射频器件相对于现有技术具有较高的性能。
本发明的一个实施例提供一种半导体器件，包括第一衬底和第二衬底，其中，所述第一衬底的第一表面一侧形成有包括晶体管、射频器件和第一互连结构的前端器件，所述第二衬底接合于所述第一衬底的所述第一表面一侧且位于所述前端器件的上方，并且，所述第二衬底内形成有位于所述射频器件的上方的空腔。
可选地，所述第一衬底为绝缘体上硅衬底。
可选地，所述射频器件的顶部裸露于所述空腔内。
可选地，所述空腔为真空腔体或内部填充有气体的腔体。
可选地，所述射频器件包括电感。
可选地，所述半导体器件还包括贯穿所述第一衬底且与所述第一互连结构相连的第二互连结构，以及位于所述第一衬底的与所述第一表面相对的第二表面上且与所述第二互连结构相连的焊盘。
可选地，所述半导体器件还包括覆盖所述第一衬底的所述第二表面但暴露出所述焊盘的打线区的钝化层。
可选地，所述第二互连结构包括硅通孔。
本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供第一衬底和第二衬底，在所述第一衬底的第一表面一侧形成包括晶体管、射频器件和第一互连结构的前端器件，在所述第二衬底内形成与所述射频器件的位置相对应的空腔；
步骤S102：通过晶圆键合工艺将所述第二衬底的形成有所述空腔的一侧与所述第一衬底的形成有所述前端器件的一侧相接合，其中所述空腔位于所述射频器件的上方；
步骤S103：从所述第一衬底的与所述第一表面相对的第二表面一侧对所述第一衬底进行减薄处理。
可选地，所述第一衬底为绝缘体上硅衬底。
可选地，在所述步骤S101中，在所述第二衬底内形成空腔的方法包括：
在所述第二衬底上形成在与所述射频器件相对应的位置处具有开口的掩膜层；
利用所述掩膜层对所述第二衬底进行刻蚀以形成空腔。
可选地，所述射频器件包括电感。
可选地，在所述步骤S103中，所述减薄处理包括化学机械抛光。
可选地，在所述步骤S103之后还包括步骤S104：
形成贯穿所述第一衬底且与所述第一互连结构相连的第二互连结构，并在所述第一衬底的所述第二表面上形成与所述第二互连结构相连的焊盘。
可选地，在所述步骤S104之后还包括步骤S105：
形成覆盖所述第一衬底的所述第二表面但暴露出所述焊盘的打线区的钝化层。
可选地，所述第二互连结构包括硅通孔。
本发明的又一个实施例提供一种电子装置，包括电子组件以及与所述电子组件电连接的半导体器件，其中，所述半导体器件包括第一衬底和第二衬底，所述第一衬底的第一表面一侧形成有包括晶体管、射频器件和第一互连结构的前端器件，所述第二衬底接合于所述第一衬底的所述第一表面一侧且位于所述前端器件的上方，并且所述第二衬底内形成有位于所述射频器件的上方的空腔。
本发明的半导体器件，由于在第二衬底内形成有位于射频器件上方的空腔，因而使得第二衬底距离射频器件比较远，可以降低第二衬底对射频器件的影响，提高射频器件的性能，从而提高整个半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有的一种半导体器件的结构的剖视图；
图2为本发明的一个实施例的半导体器件的一种剖视图；
图3A、图3B、图3C和图3D为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件，采用双面薄SOI(绝缘体上硅)工艺制备。该半导体器件，可以为包括射频(RF)器件的集成电路或集成电路中间产品。
下面，参照图2来描述本发明实施例提出的半导体器件的一种结构。其中，图2为本发明实施例的半导体器件的结构的一种剖视图。
如图2所示，本实施例的半导体器件包括：
第一衬底210，第一衬底210的第一表面一侧形成有前端器件，该前端器件包括晶体管2101、射频器件2102和第一互连结构2103；
第二衬底220，接合于第一衬底210的第一表面一侧并位于所述前端器件的上方；
其中，所述第二衬底220内形成有位于射频器件2102上方的空腔2201。
示例性地，第一衬底210为绝缘体上硅衬底(SOI衬底)，特别地，第一衬底210为经过减薄处理的绝缘体上硅衬底。
在本实施例中，晶体管2101用于构成各种电路，射频器件2102用于形成射频组件或模块，第一互连结构2103用于连接晶体管2101、射频器件2102以及前端器件中的其他组件。其中，射频器件2102包括电感(inductor)。
在本实施例中，前端器件除包括晶体管2101、射频器件2102和第一互连结构2103外，还可以包括其他各种可行的组件，例如电阻、电容、MEMS器件等，在此并不进行限定。关于晶体管2101、射频器件2102、第一互连结构2103以及其他组件的具体结构，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。
第二衬底220为承载衬底(carrierwafer)，用于承载和保护前端器件。第二衬底220可以为普通硅衬底或其他合适的衬底，在此并不进行限定。示例性地，第二衬底220与第一衬底210通过晶圆键合技术接合(bonding)在一起。
示例性地，空腔2201的顶壁和侧壁为第二衬底220，底壁为射频器件2102以及位于第一衬底210上的介电层，即，射频器件2102的顶部裸露于空腔2201内，如图2所示。此外，空腔2201也可以完全位于第二衬底220的内部，即，空腔2201的底壁、侧壁以及顶壁均为第二衬底220。
其中，空腔2201可以为真空腔体或内部填充有气体的腔体。
本实施例的半导体器件还可以包括贯穿第一衬底210且与第一互连结构2103相连的第二互连结构2104，以及位于第一衬底210的与第一表面相对的第二表面(即，远离第二衬底220的一侧的表面)上且与第二互连结构2104相连的焊盘(pad)2105，如图2所示。其中，焊盘(pad)2105用于将信号或电源通过第二互连结构2104以及第一互连结构2103输入到半导体器件的内部。焊盘(pad)2105的材料可以为铝、铜或其他合适的金属。此外，本实施例的半导体器件还可以包括覆盖第一衬底210的第二表面但暴露出焊盘(pad)2105的打线区的钝化层2106，如图2所示。需要解释的是，由于图2为剖视图，并未示意出钝化层2106暴露出焊盘2105的打线区的情况。其中，钝化层2106用于保护第一衬底210以及焊盘2105。
在本实施例中，第一互连结构2103可以包括金属层(例如铜层或铝层)、金属插塞等。第二互连结构2104可以为硅通孔或其他合适的结构。钝化层2106的材料可以为氮化硅或其他合适的材料。
在本实施例的半导体器件中，由于第二衬底(承载衬底)220内形成有位于射频器件2102上方的空腔，使得第二衬底距离射频器件2102比较远，因此可以降低第二衬底220对射频器件2102的影响，提高射频器件2102的性能，从而提高整个半导体器件的性能。
本实施例的半导体器件，可以为射频前端模块或其他电路或模块。由于该半导体器件的射频性能得到提升，因而可以满足更多应用环境下对器件性能的需求。
实施例二
下面，参照图3A至图3D以及图4来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图3A至图3D为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明实施例的一种半导体器件的制造方法的示意性流程图。
本实施例的半导体器件的制造方法，用于制造实施例一所述的半导体器件，具体包括如下步骤：
步骤A1：提供第一衬底210，在第一衬底210的第一表面一侧形成包括晶体管2101、射频器件2102和第一互连结构2103的前端器件，如图3A所示。
提供第二衬底220，在第二衬底220内形成与位于第一衬底210上的射频器件2102的位置相对应的空腔2201，如图3A所示。
其中，在第一衬底210上形成前端器件的步骤与在第二衬底220上形成空腔2201的步骤的先后顺序，可以根据需要进行选择，在此并不进行限定。
其中，第一衬底210可以为绝缘体上硅衬底(SOI衬底)。示例性地，第一衬底210为SOI衬底，前端器件位于该SOI衬底中的嵌入式绝缘层(例如嵌入式氧化层Box)的同一侧。
在本实施例中，晶体管2101用于构成各种电路，射频器件2102用于形成射频组件或模块，第一互连结构2103用于连接晶体管2101、射频器件2102以及前端器件中的其他组件。其中，晶体管2101可以为普通晶体管、高k金属栅极晶体管、鳍型晶体管或其他合适的晶体管。第一互连结构2103可以包括金属层(例如铜层或铝层)、金属插塞等。射频器件2102可以包括电感(inductor)等器件。
除包括晶体管2101、射频器件2102和第一互连结构2103外，前端器件还可以包括其他各种可行的组件，例如电阻、电容、MEMS器件等，在此并不进行限定。前端器件中的各个组件的具体结构和形成方法，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。
在本实施例中，第二衬底220为承载衬底(carrierwafer)，用于在后续对第一衬底210进行减薄处理处理的工艺以及其他后续工艺中承载和保护前端器件。第二衬底220可以为普通硅衬底或其他合适的衬底，在此并不进行限定。
其中，在第二衬底220内形成与位于第一衬底210上的射频器件2102的位置相对应的空腔2201的方法，可以包括如下步骤：
在第二衬底220上形成在与位于第一衬底210上的射频器件2102相对应的位置处具有开口的掩膜层；
利用该掩膜层对第二衬底220进行刻蚀以形成空腔2201。
其中，掩膜层的材料可以为光刻胶，形成掩膜层的方法可以为光刻法。对第二衬底220进行刻蚀的方法可以选用干法刻蚀、湿法刻蚀或其他合适的刻蚀方法。
步骤A2：通过晶圆键合工艺将第二衬底220的形成有空腔2201的一侧与第一衬底210的形成有前端器件的一侧(即第一表面一侧)相接合(键合)，如图3B所示。
其中，第一衬底210与第二衬底220接合之后，第二衬底220位于前端器件的上方。并且，由于在第二衬底220内形成的空腔2201与位于第一衬底210上的射频器件2102的位置相对应，因此第一衬底210与第二衬底220接合之后，空腔2201位于射频器件2102的上方，如图3B所示。
步骤A3：从第一衬底210的与第一表面相对的第二表面一侧对第一衬底210进行减薄处理，如图3C所示。
示例性地，第一衬底210为SOI衬底，该减薄处理停止于位于SOI衬底内的嵌入式绝缘层之上。该减薄处理可以为CMP(化学机械研磨)或其他合适的方法。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。通过步骤A1至A3，形成了双面薄SOI(绝缘体上硅)的结构。接下来可以根据现有的各种方法来完成整个半导体器件的制造。
示例性地，在步骤A3之后还包括如下步骤：
步骤A4：形成贯穿第一衬底210且与第一互连结构2103相连的第二互连结构2104，并在第一衬底210的第二表面上形成与第二互连结构2104相连的焊盘(pad)2105，如图3D所示。
此外，还可以形成覆盖第一衬底210的第二表面但暴露出焊盘(pad)2105的打线区的钝化层2106，如图3D所示。需要解释的是，由于图3D为剖视图，并未示意出钝化层2106暴露出焊盘2105的打线区的情况。
其中，第二互连结构2104用于将第一互连结构2103连接至器件外部。第二互连结构2104可以为硅通孔或其他合适的结构。第二互连结构2104的材料可以为铜或其他合适的导电材料。
焊盘2105用于将信号或电源通过第二互连结构2104以及第一互连结构2103输入到半导体器件的内部。焊盘2105的材料可以为铝、铜或其他合适的导电材料。
钝化层2106用于保护第一衬底210以及焊盘2105。钝化层2106的材料可以为氮化硅或其他合适的材料。
采用本实施例的半导体器件的制造方法制备的半导体器件，由于在第二衬底220内形成有位于射频器件2102上方的空腔，因而使得第二衬底220距离射频器件2102比较远，可以降低第二衬底220对射频器件2102的影响，提高射频器件2102的性能，从而提高整个半导体器件的性能。
图4示出了本发明实施例提出的一种半导体器件的制造方法的示意性流程图，用于简要示出该制造方法的典型流程。
步骤S101：提供第一衬底和第二衬底，在所述第一衬底的第一表面一侧形成包括晶体管、射频器件和第一互连结构的前端器件，在所述第二衬底内形成与所述射频器件的位置相对应的空腔；
步骤S102：通过晶圆键合工艺将所述第二衬底的形成有所述空腔的一侧与所述第一衬底的形成有所述前端器件的一侧相接合，其中所述空腔位于所述射频器件的上方；
步骤S103：从所述第一衬底的与所述第一表面相对的第二表面一侧对所述第一衬底进行减薄处理。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件为实施例一所述的半导体器件，或根据实施例二所述的半导体器件的制造方法制造的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该分频电路的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件，其特征在于，包括第一衬底和第二衬底，其中，所述第一衬底的第一表面一侧形成有包括晶体管、射频器件和第一互连结构的前端器件，所述第二衬底接合于所述第一衬底的所述第一表面一侧且位于所述前端器件的上方，并且所述第二衬底内形成有位于所述射频器件的上方的空腔。
2.如权利要求1所述的半导体器件，其特征在于，所述第一衬底为绝缘体上硅衬底。
3.如权利要求1所述的半导体器件，其特征在于，所述射频器件的顶部裸露于所述空腔内。
4.如权利要求1所述的半导体器件，其特征在于，所述空腔为真空腔体或内部填充有气体的腔体。
5.如权利要求1所述的半导体器件，其特征在于，所述射频器件包括电感。
6.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括贯穿所述第一衬底且与所述第一互连结构相连的第二互连结构，以及位于所述第一衬底的与所述第一表面相对的第二表面上且与所述第二互连结构相连的焊盘。
7.如权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括覆盖所述第一衬底的所述第二表面但暴露出所述焊盘的打线区的钝化层。
8.如权利要求6所述的半导体器件，其特征在于，所述第二互连结构包括硅通孔。
9.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供第一衬底和第二衬底，在所述第一衬底的第一表面一侧形成包括晶体管、射频器件和第一互连结构的前端器件，在所述第二衬底内形成与所述射频器件的位置相对应的空腔；
步骤S102：通过晶圆键合工艺将所述第二衬底的形成有所述空腔的一侧与所述第一衬底的形成有所述前端器件的一侧相接合，其中所述空腔位于所述射频器件的上方；
步骤S103：从所述第一衬底的与所述第一表面相对的第二表面一侧对所述第一衬底进行减薄处理。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述第一衬底为绝缘体上硅衬底。
11.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在所述第二衬底内形成空腔的方法包括：
在所述第二衬底上形成在与所述射频器件相对应的位置处具有开口的掩膜层；
利用所述掩膜层对所述第二衬底进行刻蚀以形成空腔。
12.如权利要求9所述的半导体器件的制造方法，其特征在于，所述射频器件包括电感。
13.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述减薄处理包括化学机械抛光。
14.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括步骤S104：
形成贯穿所述第一衬底且与所述第一互连结构相连的第二互连结构，并在所述第一衬底的所述第二表面上形成与所述第二互连结构相连的焊盘。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：
形成覆盖所述第一衬底的所述第二表面但暴露出所述焊盘的打线区的钝化层。
16.如权利要求14所述的半导体器件的制造方法，其特征在于，所述第二互连结构包括硅通孔。
17.一种电子装置，其特征在于，包括电子组件以及与所述电子组件电连接的半导体器件，其中，所述半导体器件包括第一衬底和第二衬底，所述第一衬底的第一表面一侧形成有包括晶体管、射频器件和第一互连结构的前端器件，所述第二衬底接合于所述第一衬底的所述第一表面一侧且位于所述前端器件的上方，并且所述第二衬底内形成有位于所述射频器件的上方的空腔。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107346746A (zh) * 2016-05-05 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN107369649A (zh) * 2016-05-11 2017-11-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
WO2024098356A1 (en) * 2022-11-11 2024-05-16 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor circuit and method for manufacturing thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108946656A (zh) * 2017-05-25 2018-12-07 联华电子股份有限公司 半导体制作工艺
US10580903B2 (en) 2018-03-13 2020-03-03 Psemi Corporation Semiconductor-on-insulator transistor with improved breakdown characteristics
US10573674B2 (en) 2018-07-19 2020-02-25 Psemi Corporation SLT integrated circuit capacitor structure and methods
US10658386B2 (en) 2018-07-19 2020-05-19 Psemi Corporation Thermal extraction of single layer transfer integrated circuits
US20200043946A1 (en) * 2018-07-31 2020-02-06 Psemi Corporation Low Parasitic Capacitance RF Transistors
EP3772749A1 (en) * 2019-08-08 2021-02-10 Infineon Technologies Dresden GmbH & Co . KG Methods and devices related to radio frequency devices
US11503704B2 (en) * 2019-12-30 2022-11-15 General Electric Company Systems and methods for hybrid glass and organic packaging for radio frequency electronics

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150939A1 (en) * 2002-11-20 2004-08-05 Corporation For National Research Initiatives MEMS-based variable capacitor
US20050167047A1 (en) * 2001-05-18 2005-08-04 Corporation For National Research Initiatives Method of fabricating radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates
CN101110431A (zh) * 2006-07-18 2008-01-23 国际商业机器公司 具有高q晶片背面电感器的半导体集成电路器件及其制造方法
CN103348473A (zh) * 2010-12-24 2013-10-09 Io半导体股份有限公司 用于半导体装置的富陷阱层

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9776856B2 (en) * 2013-12-20 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vacuum sealed MEMS and CMOS package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167047A1 (en) * 2001-05-18 2005-08-04 Corporation For National Research Initiatives Method of fabricating radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates
US20040150939A1 (en) * 2002-11-20 2004-08-05 Corporation For National Research Initiatives MEMS-based variable capacitor
CN101110431A (zh) * 2006-07-18 2008-01-23 国际商业机器公司 具有高q晶片背面电感器的半导体集成电路器件及其制造方法
CN103348473A (zh) * 2010-12-24 2013-10-09 Io半导体股份有限公司 用于半导体装置的富陷阱层

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107346746A (zh) * 2016-05-05 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN107369649A (zh) * 2016-05-11 2017-11-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN107369649B (zh) * 2016-05-11 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
WO2024098356A1 (en) * 2022-11-11 2024-05-16 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor circuit and method for manufacturing thereof

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