CN111599756A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的制造方法，具体包括：提供衬底，上述衬底上形成有对应于密集区晶体管的第一栅极结构和对应于空旷区晶体管的第二栅极结构，上述第一栅极结构高于上述第二栅极结构；在上述第二栅极结构的上方形成缓冲层，上述缓冲层的上表面与上述第一栅极结构的上表面齐平；以及去除上述第一栅极结构的顶部，并在上述第一栅极结构的顶部区域形成硬掩膜填充层。根据本发明所提供的制造方法，能够改善空旷区晶体管的栅极结构上表面的氮化硅残留问题，从而能够有效地改善器件的性能，提高产品良率。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造领域，尤其涉及一种位于芯片上不同密集区域的半导体器件的制造方法。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家和工程师已经在半导体器件和工艺方面作出了众多发明和改进。近50年来半导体尺寸已经有了明显的降低，这导致了不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大意是指密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里只是提供一个参考，硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。
随着集成电路的发展，器件尺寸越来越小，集成度越来越高。现行先进逻辑芯片工艺中，存在各种密集度不同的组件设计，有可能引发工艺制造上芯片中各器件间的严重负载效应(loading effect)。由于严重负载效应，存密集区器件和空旷区器件存在各种差异，这会导致在一些需要对存密集区器件和空旷区器件进行同步操作的工艺中，对存密集区器件或空旷区器件造成不同程度的负面影响，从而导致产品良率的下降。
有鉴于此，亟需要一种半导体器件的制造方法，能够有效地缓解由于芯片上器件分布不均匀导致的严重负载效应，避免因为芯片上各个区域密集程度不同而导致器件性能的下降，从而能够有效地提高半导体器件的性能和产品良率。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
为了解决上述问题，本发明提供了一种半导体器件的制造方法，具体包括：
提供衬底，上述衬底上形成有对应于密集区晶体管的第一栅极结构和对应于空旷区晶体管的第二栅极结构，上述第一栅极结构高于上述第二栅极结构；
在上述第二栅极结构的上方形成缓冲层，上述缓冲层的上表面与上述第一栅极结构的上表面齐平；以及
去除上述第一栅极结构的顶部，并在上述第一栅极结构的顶部区域形成硬掩膜填充层。
在上述的实施例中，通过在第二栅极结构的上方形成缓冲层，使得第二栅极结构在后续的制造过程中与第一栅极结构具有相同的高度，能够有效地严重负载效应。并且，所形成的缓冲层还能够在后续去除第一栅极结构顶部的过程中作为第二栅极结构的保护层，从而能够保护第二栅极结构的顶部不会被误去除。
在上述制造方法的一实施例中，可选的，形成上述缓冲层进一步包括：
在上述第一栅极结构和上述第二栅极结构的上方沉积覆盖上述第一栅极结构和上述第二栅极结构的缓冲介质层；以及
以上述第一栅极结构的上表面为停止层平坦化上述缓冲介质层，以重新暴露上述第一栅极结构的上表面，并保留上述第二栅极结构的上方的缓冲介质层为上述缓冲层。
在上述的实施例中，通过在第一栅极结构和第二栅极结构的上方形成覆盖第一栅极结构和上述第二栅极结构的缓冲介质层，也就是说，形成在第二栅极结构上方的缓冲介质层的高度高于第一栅极结构的上表面后，能够以第一栅极结构的上表面作为刻蚀停止层来对缓冲介质层进行平坦化，从而能够使得第二栅极结构上方的缓冲层的上表面与第一栅极结构的上表面齐平。
在上述制造方法的一实施例中，可选的，上述第一栅极结构的两侧形成有第一层间介质层，上述第一层间介质层的上表面与上述第一栅极结构的上表面齐平；
上述第二栅极结构的两侧形成有第二层间介质层，上述第二层间介质层的上表面与上述第二栅极结构的上表面齐平；以及
所沉积的缓冲介质层还覆盖上述第一层间介质层和上述第二层间介质层。
在上述制造方法的一实施例中，可选的，上述缓冲介质层、上述第一层间介质层和上述第二层间介质层均为氧化物。
在上述制造方法的一实施例中，可选的，利用高密度等离子体工艺、高深宽比工艺或等离子体增强工艺沉积上述缓冲介质层。
在上述制造方法的一实施例中，可选的，上述第一栅极结构进一步包括密集区晶体管栅极以及由内向外依次位于上述密集区晶体管栅极两侧的第一侧墙和第二侧墙；
去除上述第一栅极结构的顶部进一步包括：
去除上述密集区晶体管栅极及其两侧的第一侧墙的顶部；
在上述第一栅极结构的顶部区域形成硬掩膜填充层进一步包括：
在上述密集区晶体管栅极及其两侧的第一侧墙的顶部区域形成硬掩膜填充层。
在上述制造方法的一实施例中，可选的，在上述密集区晶体管栅极及其两侧的第一侧墙的顶部区域形成硬掩膜填充层进一步包括：
在去除上述密集区晶体管栅极及其两侧的第一侧墙的顶部后被上述第二侧墙包围的凹槽中沉积凸起于上述凹槽的硬掩膜介质层；以及
平坦化上述硬掩膜介质层，以去除凸起于上述凹槽的硬掩膜介质层，并保留上述凹槽内的硬掩膜介质层为上述硬掩膜填充层。
在上述制造方法的一实施例中，可选的，沉积上述硬掩膜介质层还包括：
在上述缓冲层的上表面同步地沉积硬掩膜介质层；以及
以上述缓冲层的上表面为停止层同步地平坦化上述缓冲层上方的硬掩膜介质层，以去除上述缓冲层上方的硬掩膜介质层。
在上述制造方法的一实施例中，可选的，上述硬掩膜介质层为氮化物。
在上述制造方法的一实施例中，可选的，上述密集区晶体管栅极为金属栅极；和/或
上述第二栅极结构中的空旷区晶体管栅极为金属栅极。
在上述制造方法的一实施例中，可选的，上述第一栅极结构的栅极宽度小于0.24微米，上述第二栅极结构的栅极宽度大于0.24微米。
根据本发明所提供的半导体器件的制造方法，通过在图形空旷区域的器件上表面形成缓冲层的方式，能够有效地缓解由于芯片上器件分布不均匀导致的严重负载效应。同时，所形成的缓冲层还能够在后续作为图形空旷区域器件的保护层，能够改善空旷区晶体管的栅极结构上表面在经历自对准氮化硅工艺后的氮化硅残留问题，从而能够有效地改善器件的性能，提高产品良率。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1示出了本发明的一方面所提供的制造方法的流程图。
图2-图5示出了现有技术中自对准氮化硅工艺过程中的器件结构示意图。
图6-图11示出了本发明所提供的制造方法对应自对准氮化硅工艺过程中的器件结构示意图。
附图标记
100 衬底
200 鳍型结构
300 层间介质层
320 缓冲介质层
322 缓冲层
400 第一栅极结构
420 密集区晶体管栅极
422 栅极层
440 第一侧墙
460 第二侧墙
500 第二栅极结构
520 空旷区晶体管栅极
522 栅极层
540 第一侧墙
560 第二侧墙
600 硬掩膜填充层
620 硬掩膜介质层
具体实施方式
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
本发明涉及半导体器件的制造工艺。根据本发明所提供的半导体器件的制造方法能够通过高度兼容性的工艺完成半导体器件的自对准氮化硅工艺。根据本发明所提供的制造工艺，能够有效地缓解由于芯片上器件分布不均匀导致的严重负载效应。同时，所形成的缓冲层还能够在后续作为图形空旷区域器件的保护层，能够改善空旷区晶体管的栅极结构上表面在经历自对准氮化硅工艺后的氮化硅残留问题，从而能够有效地改善器件的性能，提高产品良率。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
如上所述，为了避免由于芯片上器件分布不均匀导致的严重负载效应所带来的器件性能损耗、产品良率降低的问题，本发明提供了一种半导体器件的制造方法，如图1所示出的，本发明所提供的制造方法包括步骤S110：提供衬底，衬底上形成第一栅极结构和第二栅极结构，第一栅极结构高第二栅极结构；步骤S120：在第二栅极结构的上方形成缓冲层，缓冲层的上表面与第一栅极结构的上表面齐平；步骤S130：去除第一栅极结构的顶部，并在第一栅极结构的顶部区域形成硬掩膜填充层。
对于先进逻辑芯片，存在各种密集程度不同的组件设计。就栅极的宽度而言，可以将芯片分为密集器件区域(dense area)和空旷器件区域(isolated area)。在一实施例中，可以定义，在密集器件区域中的半导体器件，其栅极的宽度小于0.24微米，而在空旷器件区域中的半导体器件，其栅极的宽度大于0.24微米。在另一实施例中，密集器件区域和空旷器件区域的栅极够可以为金属栅极，从而能够有效提高器件的电特性能。
在上述的实施例中，步骤S120形成缓冲层进一步包括：在上述第一栅极结构和上述第二栅极结构的上方沉积覆盖上述第一栅极结构和上述第二栅极结构的缓冲介质层；以及以上述第一栅极结构的上表面为停止层平坦化上述缓冲介质层，以重新暴露上述第一栅极结构的上表面，并保留上述第二栅极结构的上方的缓冲介质层为上述缓冲层。
通过在第一栅极结构和第二栅极结构的上方形成覆盖第一栅极结构和上述第二栅极结构的缓冲介质层，也就是说，形成在第二栅极结构上方的缓冲介质层的高度高于第一栅极结构的上表面后，能够以第一栅极结构的上表面作为刻蚀停止层来对缓冲介质层进行平坦化，从而能够使得第二栅极结构上方的缓冲层的上表面与第一栅极结构的上表面齐平。
可以理解的是，第一栅极结构的两侧形成有第一层间介质层，第一层间介质层的上表面与第一栅极结构的上表面齐平。第二栅极结构的两侧形成有第二层间介质层，第二层间介质层的上表面与第二栅极结构的上表面齐平。在上述的实施例中，所沉积的缓冲介质层还覆盖第一层间介质层和第二层间介质层。
在一实施例中，上述的缓冲介质层、第一层间介质层和第二层间介质层均为氧化物。在上述实施例中，可以利用高密度等离子体工艺、高深宽比工艺或等离子体增强工艺沉积缓冲介质层。可以理解的是，沉积缓冲介质层的方法可以通过现有或将有的技术实现，上述对沉积缓冲介质层沉积方法的描述不应不当地限制本发明的保护范围。
在上述的实施例中，步骤S110中所提供的第一栅极结构包括密集区晶体管栅极以及由内向外依次位于密集区晶体管栅极两侧的第一侧墙和第二侧墙。第二栅极结构包括空旷区晶体管栅极以及内向外依次位于空旷区晶体管栅极两侧的第一侧墙和第二侧墙。
在上述的实施例中，步骤S130进一步包括：去除上述密集区晶体管栅极及其两侧的第一侧墙的顶部，以及在上述密集区晶体管栅极及其两侧的第一侧墙的顶部区域形成硬掩膜填充层。
在上述的实施例中，更为具体的，在上述密集区晶体管栅极及其两侧的第一侧墙的顶部区域形成硬掩膜填充层进一步包括：在去除上述密集区晶体管栅极及其两侧的第一侧墙的顶部后被上述第二侧墙包围的凹槽中沉积凸起于上述凹槽的硬掩膜介质层；以及平坦化上述硬掩膜介质层，以去除凸起于上述凹槽的硬掩膜介质层，并保留上述凹槽内的硬掩膜介质层为上述硬掩膜填充层。
在上述的实施例中，沉积上述硬掩膜介质层还包括：在上述缓冲层的上表面同步地沉积硬掩膜介质层；以及以上述缓冲层的上表面为停止层同步地平坦化上述缓冲层上方的硬掩膜介质层，以去除上述缓冲层上方的硬掩膜介质层。
可以理解的是，由于在步骤S120中已经在第二栅极结构的上表面形成了缓冲层，因此，上述缓冲层能够在步骤S130中作为图形空旷区域器件的保护层，能够改善空旷区晶体管的栅极结构上表面在经历自对准氮化硅工艺后的氮化硅残留问题，从而能够有效地改善器件的性能，提高产品良率。
在上述的实施例中，硬掩膜介质层和最终形成的硬掩膜填充层为氮化硅材质，并且由于第二侧墙的存在，可以通过自对准工艺来实现氮化硅材质的硬掩膜填充层的形成。本领域技术人员可以采用现有或将有的自对准工艺来形成上述的硬掩膜填充层，形成硬掩膜填充层的具体实现方式不应不当地限制本发明的保护范围。
请结合图2-图5以及图6-图11来理解本发明所提供的制造方法。其中，图2-图5示出了现有技术中相关工艺各个步骤中的结构示意图，图6-图11示出了本发明所提供的制造方法各个步骤中的结构示意图。
首选，请参考图2-图5来理解现有技术中所存在的问题。如图2所示出的，现有技术中的相关工艺基于图2所示出的器件结构为开始，即已经提供有衬底100，并且在衬底100上根据器件栅极的宽度将衬底分为图形密集区A和图形空旷区B。如前所描述的，在一实施例中，图形密集区A中的器件其栅极宽度小于0.24微米，图形空旷区B中的器件其栅极宽度大于0.24微米，以器件栅极的宽度来确定图形密集区和图形空旷区。
进一步的，在一实施例中，本发明所提供的制造方法所处理的半导体器件为鳍型半导体器件，因此，在衬底100的上方还形成有鳍型结构200。可以理解的是，上述鳍型结构200的具体结构以及形成方法不应不当地限定本发明的保护范围。
如图2所示出的，图形密集区A的衬底100上形成有若干第一栅极结构400，每一个第一栅极结构400包括密集区晶体管栅极420、位于密集区晶体管栅极420两侧的第一侧墙440以及第一侧墙440两侧的第二侧墙460。可以理解的是，第一栅极结构400的两侧还形成有填充栅极结构之间间隙的层间介质层300。在一实施例中，层间介质层300为氧化硅材质。
图形密集区B的衬底100上形成有若干第二栅极结构500，每一个第二栅极结构500包括空旷区晶体管栅极520、位于空旷区晶体管栅极520两侧的第一侧墙540以及第一侧墙540两侧的第二侧墙560。可以理解的是，第二栅极结构500的两侧还形成有填充栅极结构之间间隙的层间介质层300。在一实施例中，层间介质层300为氧化硅材质。
由于存在各种密集程度不同的组件设计，受限于前序工艺，图形密集区A中的层间介质层300和图形密集区B中的层间介质层300的高度并不相同，图形密集区A中的第一栅极结构400和其周围的层间介质层300高于图形密集区B中的第一栅极结构400及其周围的层间介质层300。
在上述的实施例中，第一侧墙440、540可以是密集区晶体管的栅极介电层或功函数层，因此，第一侧墙440、540还可以包括位于衬底100和密集区晶体管栅极420和空旷区晶体管栅极520的部分。第二侧墙460、560形成在第一侧墙440、540的两侧。需要注意的是，对于第一侧墙440、540和第二侧墙460、560可以根据不同的器件性能进行调整，第一侧墙440、540和第二侧墙460、560的具体组成不应不当地限制本发明的保护范围。
图2示出了形成密集区晶体管栅极420和空旷区晶体管栅极520的具体情况，上述的密集区晶体管栅极420和空旷区晶体管栅极520可以为金属栅极，也就是所填充的栅极层422、522为金属层。可以理解的是，上述的金属层包括但不限于金属钨。
图3示出了对栅极层422和栅极层522进行平坦化处理后的结构。在对栅极层422和栅极层522进行平坦化处理后，能够得到与层间介质层300齐平的密集区晶体管栅极420和空旷区晶体管栅极520。或者说，在对栅极层422和栅极层522进行平坦化处理时，可以以层间介质层300作为刻蚀停止层。在图3中，密集区晶体管栅极420和空旷区晶体管栅极520的上表面被暴露出来。
可以理解的是，由于密集区晶体管栅极420的宽度较小，后续在形成接触孔、形成插栓的过程中比较难以精确地保证接触孔和插栓准确地仅与密集区晶体管栅极420接触。因此，容易造成短路、断路等问题，导致产品良率下降。
为了克服由于密集区晶体管栅极420的宽度较小导致的后续难以形成符合要求的接触孔、插栓的问题，可以通过对密集区晶体管栅极420的顶部进行回刻，并且利用密集区晶体管栅极420顶部的第一侧墙的区域来构成后续接触孔、插栓的对准区域。
因此，如图4所示出的，需要对密集区晶体管栅极420的顶部进行回刻，并且一并去除第一侧墙440的顶部，从而能够通过第二侧墙460的顶部形成凹槽。通过在凹槽中形成硬掩膜填充层，能够为后续接触孔、插栓的对准提供可能。
在上述的实施例中，可以通过先沉积凸起于凹槽的硬掩膜介质层620，随后以层间密集区域的层间介质层300作为刻蚀停止层来对凸起于凹槽的硬掩膜介质层620进行平坦化，以形成填充在凹槽中的硬掩膜填充层600，如图4、图5所示出的。在一实施例中，上述的硬掩膜介质层620为氮化硅材质，也就是说所形成硬掩膜填充层600为氮化硅材质。
由于同步地对密集区晶体管栅极420和于空旷区晶体管栅极520的顶部进行回刻，同步地对第一侧墙440、540的顶部进行刻蚀，第二栅极结构500的顶部不可避免地会形成与第一栅极结构400的顶部类似的结构，即第二栅极结构500中的第一侧墙540的顶部被刻蚀，硬掩膜填充层600形成在第二侧墙560构成的凹槽中。
并且，由于在对凸起于凹槽的硬掩膜介质层620进行平坦化处理时是以图形密集区域A的层间介质层300作为刻蚀停止层，图形密集区域A的层间介质层300的高度高于图形空旷区B的层间介质层300的高度，因此，在对硬掩膜介质层620进行平坦化处理后，会在图形空旷区B的层间介质层300上残留硬掩膜介质层620，如图5所示出的。
这一部分被残留的硬掩膜介质层620会导致后续金属接触孔、插栓的断路或短路，直接冲击产品良率，因此，需要对现有的工艺进行改进。
请参考图6-图11来理解本发明所提供的改进后的工艺。首先，图6示出了提供衬底后的结构示意图。与图2类似，已经提供有衬底100，并且在衬底100上根据器件栅极的宽度将衬底分为图形密集区A和图形空旷区B。如前所描述的，在一实施例中，图形密集区A中的器件其栅极宽度小于0.24微米，图形空旷区B中的器件其栅极宽度大于0.24微米，以器件栅极的宽度来确定图形密集区和图形空旷区。
进一步的，在一实施例中，本发明所提供的制造方法所处理的半导体器件为鳍型半导体器件，因此，在衬底100的上方还形成有鳍型结构200。可以理解的是，上述鳍型结构200的具体结构以及形成方法不应不当地限定本发明的保护范围。
如图6所示出的，图形密集区A的衬底100上形成有若干第一栅极结构400，每一个第一栅极结构400包括密集区晶体管栅极420、位于密集区晶体管栅极420两侧的第一侧墙440以及第一侧墙440两侧的第二侧墙460。可以理解的是，第一栅极结构400的两侧还形成有填充栅极结构之间间隙的层间介质层300。在一实施例中，层间介质层300为氧化硅材质。
图形密集区B的衬底100上形成有若干第二栅极结构500，每一个第二栅极结构500包括空旷区晶体管栅极520、位于空旷区晶体管栅极520两侧的第一侧墙540以及第一侧墙540两侧的第二侧墙560。可以理解的是，第二栅极结构500的两侧还形成有填充栅极结构之间间隙的层间介质层300。在一实施例中，层间介质层300为氧化硅材质。
由于存在各种密集程度不同的组件设计，受限于前序工艺，图形密集区A中的层间介质层300和图形密集区B中的层间介质层300的高度并不相同，图形密集区A中的第一栅极结构400和其周围的层间介质层300高于图形密集区B中的第一栅极结构400及其周围的层间介质层300。
在上述的实施例中，第一侧墙440、540可以是密集区晶体管的栅极介电层或功函数层，因此，第一侧墙440、540还可以包括位于衬底100和密集区晶体管栅极420和空旷区晶体管栅极520的部分。第二侧墙460、560形成在第一侧墙440、540的两侧。需要注意的是，对于第一侧墙440、540和第二侧墙460、560可以根据不同的器件性能进行调整，第一侧墙440、540和第二侧墙460、560的具体组成不应不当地限制本发明的保护范围。
图6示出了形成密集区晶体管栅极420和空旷区晶体管栅极520的具体情况，上述的密集区晶体管栅极420和空旷区晶体管栅极520可以为金属栅极，也就是所填充的栅极层422、522为金属层。可以理解的是，上述的金属层包括但不限于金属钨。
图7示出了对栅极层422和栅极层522进行平坦化处理后的结构。在对栅极层422和栅极层522进行平坦化处理后，能够得到与层间介质层300齐平的密集区晶体管栅极420和空旷区晶体管栅极520。或者说，在对栅极层422和栅极层522进行平坦化处理时，可以以层间介质层300作为刻蚀停止层。在图3中，密集区晶体管栅极420和空旷区晶体管栅极520的上表面被暴露出来。
在密集区晶体管栅极420和空旷区晶体管栅极520的上表面被暴露出来后，本发明所提供的制造方法同步地在图形密集区A和图形空旷区B的层间介质层300的上表面形成了缓冲介质层320。在一实施例中，上述的缓冲介质层320为氧化硅材质。在上述实施例中，可以利用高密度等离子体工艺、高深宽比工艺或等离子体增强工艺沉积缓冲介质层320。可以理解的是，沉积缓冲介质层320的方法可以通过现有或将有的技术实现，上述对沉积缓冲介质层320沉积方法的描述不应不当地限制本发明的保护范围。
如图8所示出的，同步地在图形密集区A和图形空旷区B的层间介质层300的上表面形成了缓冲介质层320，并且，图形空旷区B的缓冲介质层320的上表面高于图形密集区A中的第一栅极结构400的上表面。在一实施例中，所沉积的缓冲介质层320的厚度介于150埃到1000埃之间。
随后在如9所示出的，以第一栅极结构400的上表面为刻蚀停止层对缓冲介质层320进行平坦化处理。可以从图9中看出，在图形密集区A中形成的缓冲介质层320被完全去除，第一栅极结构400中密集区晶体管栅极420的上表面再次被暴露出来。由于第一栅极结构400与第二栅极结构500之间存在高度差，因此，以第一栅极结构400作为刻蚀停止层，能够将图形空旷区B中位于第二栅极结构500及其周围的层间介质层300上方的层间介质层保留下来以构成缓冲层322。可以理解的是，缓冲层322的上表面与第一栅极结构400的上表面相平齐。
通过在第二栅极结构500的上方形成缓冲层322，一方面能够消除图形密集区A和图形空旷区B之间的高度差，另一方面，所形成的缓冲层322覆盖第二栅极结构500，从而能够起到保护第二栅极结构500的作用。
如上所描述的，由于密集区晶体管栅极420的宽度较小，后续在形成接触孔、形成插栓的过程中比较难以精确地保证接触孔和插栓准确地仅与密集区晶体管栅极420接触。因此，容易造成短路、断路等问题，导致产品良率下降。
为了克服由于密集区晶体管栅极420的宽度较小导致的后续难以形成符合要求的接触孔、插栓的问题，可以通过对密集区晶体管栅极420的顶部进行回刻，并且利用密集区晶体管栅极420顶部的第一侧墙的区域来构成后续接触孔、插栓的对准区域。
如图10所示出的，需要对密集区晶体管栅极420的顶部进行回刻，并且一并去除第一侧墙440的顶部，从而能够通过第二侧墙460的顶部形成凹槽。通过在凹槽中形成硬掩膜填充层，能够为后续接触孔、插栓的对准提供可能。
在上述的实施例中，可以通过先沉积凸起于凹槽的硬掩膜介质层620，随后以层间密集区域的层间介质层300作为刻蚀停止层来对凸起于凹槽的硬掩膜介质层620进行平坦化，以形成填充在凹槽中的硬掩膜填充层600，如图10、图11所示出的。在一实施例中，上述的硬掩膜介质层620为氮化硅材质，也就是说所形成硬掩膜填充层600为氮化硅材质。
与现有技术不同的是，由于图形空旷区B中的第二栅极结构500及其周围的层间介质层300的上方形成有缓冲层322，因此，在对密集区晶体管栅极420的顶部进行回刻，并且一并去除第一侧墙440的顶部的过程中，第二栅极结构500被缓冲层322所保护，并不会受到负面影响。
更进一步的，虽然硬掩膜介质层620同步地形成在图形空旷区B，但是，由于缓冲层322的存在，如图10所示出的，图形空旷区B中的硬掩膜介质层620形成在缓冲层322的上表面。
在对图形密集区A和图形空旷区B中多余的硬掩膜介质层620进行平坦化处理时，采用图形密集区域A的层间介质层300作为刻蚀停止层。而缓冲层322的上表面与第一栅极结构400的上表面相平齐，即与图形密集区域A的层间介质层300的上表面向平齐。因此，在对图形密集区A和图形空旷区B中多余的硬掩膜介质层620进行平坦化处理时，能够一并将图形密集区A和图形空旷区B中多余的硬掩膜介质层620全部清除。如图11所示出的，图形密集区A的上表面为所形成的硬掩膜填充层600，图形空旷区B的上表面为缓冲层322，从而能够避免了现有技术中图形空旷区B的上表面残留有硬掩膜介质层的问题。能够为后续避免金属接触孔、插栓的断路或短路提供可能，从而能够有效地提高产品良率，改善器件性能。
可以理解的是，上述的平坦化处理均可以采用化学机械研磨的方式实现。并且，本领域技术人员可以通过现有或将有的技术实现上述平坦化处理，平坦化处理的具体实现方式不应不当地限制本发明的保护范围。
尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
根据本发明所提供的半导体器件的制造方法，通过在图形空旷区域的器件上表面形成缓冲层的方式，能够有效地缓解由于芯片上器件分布不均匀导致的严重负载效应。同时，所形成的缓冲层还能够在后续作为图形空旷区域器件的保护层，能够改善空旷区晶体管的栅极结构上表面在经历自对准氮化硅工艺后的氮化硅残留问题，从而能够有效地改善器件的性能，提高产品良率。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有对应于密集区晶体管的第一栅极结构和对应于空旷区晶体管的第二栅极结构，所述第一栅极结构高于所述第二栅极结构；
在所述第二栅极结构的上方形成缓冲层，所述缓冲层的上表面与所述第一栅极结构的上表面齐平；以及
去除所述第一栅极结构的顶部，并在所述第一栅极结构的顶部区域形成硬掩膜填充层。
2.如权利要求1所述的制造方法，其特征在于，形成所述缓冲层进一步包括：
在所述第一栅极结构和所述第二栅极结构的上方沉积覆盖所述第一栅极结构和所述第二栅极结构的缓冲介质层；以及
以所述第一栅极结构的上表面为停止层平坦化所述缓冲介质层，以重新暴露所述第一栅极结构的上表面，并保留所述第二栅极结构的上方的缓冲介质层为所述缓冲层。
3.如权利要求2所述的制造方法，其特征在于，所述第一栅极结构的两侧形成有第一层间介质层，所述第一层间介质层的上表面与所述第一栅极结构的上表面齐平；
所述第二栅极结构的两侧形成有第二层间介质层，所述第二层间介质层的上表面与所述第二栅极结构的上表面齐平；以及
所沉积的缓冲介质层还覆盖所述第一层间介质层和所述第二层间介质层。
4.如权利要求3所述的制造方法，其特征在于，所述缓冲介质层、所述第一层间介质层和所述第二层间介质层均为氧化物。
5.如权利要求2所述的制造方法，其特征在于，利用高密度等离子体工艺、高深宽比工艺或等离子体增强工艺沉积所述缓冲介质层。
6.如权利要求1所述的制造方法，其特征在于，所述第一栅极结构进一步包括密集区晶体管栅极以及由内向外依次位于所述密集区晶体管栅极两侧的第一侧墙和第二侧墙；
去除所述第一栅极结构的顶部进一步包括：
去除所述密集区晶体管栅极及其两侧的第一侧墙的顶部；
在所述第一栅极结构的顶部区域形成硬掩膜填充层进一步包括：
在所述密集区晶体管栅极及其两侧的第一侧墙的顶部区域形成硬掩膜填充层。
7.如权利要求6所述的制造方法，其特征在于，在所述密集区晶体管栅极及其两侧的第一侧墙的顶部区域形成硬掩膜填充层进一步包括：
在去除所述密集区晶体管栅极及其两侧的第一侧墙的顶部后被所述第二侧墙包围的凹槽中沉积凸起于所述凹槽的硬掩膜介质层；以及
平坦化所述硬掩膜介质层，以去除凸起于所述凹槽的硬掩膜介质层，并保留所述凹槽内的硬掩膜介质层为所述硬掩膜填充层。
8.如权利要求7所述的制造方法，其特征在于，沉积所述硬掩膜介质层还包括：
在所述缓冲层的上表面同步地沉积硬掩膜介质层；以及
以所述缓冲层的上表面为停止层同步地平坦化所述缓冲层上方的硬掩膜介质层，以去除所述缓冲层上方的硬掩膜介质层。
9.如权利要求7所述的制造方法，其特征在于，所述硬掩膜介质层为氮化物。
10.如权利要求6所述的制造方法，其特征在于，所述密集区晶体管栅极为金属栅极；和/或
所述第二栅极结构中的空旷区晶体管栅极为金属栅极。
11.如权利要求1所述的制造方法，其特征在于，所述第一栅极结构的栅极宽度小于0.24微米，所述第二栅极结构的栅极宽度大于0.24微米。
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