CN114823336A - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN114823336A CN114823336A CN202110071682.5A CN202110071682A CN114823336A CN 114823336 A CN114823336 A CN 114823336A CN 202110071682 A CN202110071682 A CN 202110071682A CN 114823336 A CN114823336 A CN 114823336A
- Authority
- CN
- China
- Prior art keywords
- gate
- layer
- dielectric layer
- gate layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 103
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000000227 grinding Methods 0.000 claims abstract description 89
- 239000000463 material Substances 0.000 claims abstract description 80
- 230000008569 process Effects 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000005498 polishing Methods 0.000 claims description 48
- 238000007517 polishing process Methods 0.000 claims description 44
- 238000002955 isolation Methods 0.000 claims description 12
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 6
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- 239000004408 titanium dioxide Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 3
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 306
- 238000010586 diagram Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构的形成方法，包括：提供基底，基底包括相邻的密集区和稀疏区；在基底上形成若干第一栅极层和若干第二栅极层以及覆盖所述第一栅极层和第二栅极层的介质层，所述介质层暴露出所述第一栅极层和第二栅极层的顶部表面，所述第一栅极层位于密集区上，所述第二栅极层位于密集区上，且相邻第一栅极层之间的间距小于相邻第二栅极层之间的间距；进行研磨处理，研磨所述第一栅极层、第二栅极层以及介质层表面，所述研磨处理包括：第一研磨工艺，所述第一研磨工艺对第一栅极层和第二栅极层的材料具有第一研磨速率，所述第一研磨工艺对介质层的材料具有第二研磨速率，且第一研磨速率大于第二研磨速率。所述方法形成的半导体结构的性能较好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体器件尺寸日益减小，单位面积上集成的器件单元越来越多，器件的密度也逐渐加大，器件之间的尺寸减小，这也加大了制造的难度。随着集成电路的关键尺寸(critical dimension，CD)缩小，通常采用“后栅工艺”形成金属栅极。后栅工艺需要在介电层中形成栅极开口(gate opening)并用栅极材料填充该栅极开口。
所谓后栅工艺是指：提供半导体衬底，所述半导体衬底上形成有假栅极结构；在刻蚀阻挡层表面形成层间介质层；以所述假栅极结构表面作为停止层，对所述层间介质层进行平坦化工艺；去除所述假栅极结构后形成沟槽；通过物理气相沉积或金属靶溅射的方法向所述沟槽内填充金属，以形成金属栅电极层；平坦化所述金属栅电极层直至露出层间介质层，形成金属栅。其中，化学机械研磨(CMP，Chemical Mechanical Polishing)技术可以实现所述平坦化工艺，是半导体制造过程中的重要工艺步骤之一。
然而，现有方法形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的密集区和稀疏区；在所述基底上形成若干第一栅极层和若干第二栅极层以及覆盖所述第一栅极层和第二栅极层的介质层，所述介质层暴露出所述第一栅极层和第二栅极层的顶部表面，所述第一栅极层位于密集区上，所述第二栅极层位于密集区上，且相邻第一栅极层之间的间距小于相邻第二栅极层之间的间距；进行研磨处理，研磨所述第一栅极层、第二栅极层以及介质层表面，所述研磨处理包括：第一研磨工艺，所述第一研磨工艺对第一栅极层和第二栅极层的材料具有第一研磨速率，所述第一研磨工艺对介质层的材料具有第二研磨速率，且第一研磨速率大于第二研磨速率。
可选的，所述第一研磨工艺使密集区上的第一栅极层和介质层、以及稀疏区上的第二栅极层的高度降低第一高度，使稀疏区上的介质层的高度降低第二高度，且所述第一高度大于所述第二高度。
可选的，所述第一栅极层和第二栅极层的材料相同；所述第一栅极层和第二栅极层的材料包括：高K介质材料和金属；所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽和氧化铝中的一种或几种组合，所述金属包括：铜、钨、铝、钛和镍中的一种或几种组合。
可选的，所述介质层的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或几种组合。
可选的，所述第一研磨速率和第二研磨速率的比值范围为50:1至100:1。
可选的，所述第一研磨工艺包括化学机械研磨工艺。
可选的，所述研磨处理还包括：第二研磨工艺，研磨所述第一栅极层、第二栅极层以及介质层表面，使第一栅极层、第二栅极层以及介质层的高度降低。
可选的，所述第一研磨工艺之后，进行所述第二研磨工艺。
可选的，所述第一研磨工艺之前，进行所述第二研磨工艺。
可选的，所述第二研磨工艺对第一栅极层和第二栅极层的材料具有第三研磨速率，对介质层的材料具有第四研磨速率，且第三研磨速率和第四研磨速率的比值范围为0.9:1至1.1：1。
可选的，所述第二研磨工艺包括化学机械研磨工艺。
可选的，所述稀疏区上的介质层内具有凹槽，且所述凹槽沿垂直于基底表面方向上从顶部到底部具有第三高度。
可选的，所述第一研磨工艺使第一高度和第二高度的差值大于等于第三高度。
可选的，所述第一栅极层、第二栅极层、介质层以及凹槽的形成方法包括：在所述密集区上形成若干第一伪栅极层，在所述稀疏区上形成若干第二伪栅极层；在所述基底上形成覆盖所述第一伪栅极层和第二伪栅极层的初始介质层，且所述初始介质层顶部表面高于所述第一伪栅极层和第二伪栅极层的顶部表面；平坦化所述初始介质层，直至暴露出第一伪栅极层和第二伪栅极层的顶部表面，形成介质层，且稀疏区上的介质层内具有所述凹槽；去除所述第一伪栅极层和第二伪栅极层，在所述介质层内形成第一栅极开口和第二栅极开口；在所述第一栅极开口内、第二栅极开口内以及介质层表面形成初始栅极材料膜；平坦化所述初始栅极材料膜，直至暴露出密集区上的介质层表面，在所述第一栅极开口内形成所述第一栅极层，在所述第二栅极开口内形成所述第二栅极层。
可选的，还包括：进行多次所述研磨处理，研磨所述第一栅极层、第二栅极层以及介质层表面，使所述第一栅极层和第二栅极层达到目标高度。
可选的，所述基底包括：衬底和位于衬底表面的鳍部和隔离层，且所述隔离层覆盖所述鳍部的部分侧壁表面；所述第一栅极层和第二栅极层横跨所述鳍部且覆盖部分鳍部的顶部表面和侧壁表面，所述介质层位于所述隔离层表面。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过进行研磨处理，所述研磨处理包括：第一研磨工艺，所述第一研磨工艺对第一栅极层和第二栅极层的材料具有的第一研磨速率，大于对介质层的材料具有的第二研磨速率，由于所述稀疏区上的器件密度小于密集区上的器件密度，即，所述密集区上的介质层的面积占介质层和第一栅极层总面积的比例较小，所述第一研磨工艺不仅对密集区上的第一栅极层材料的研磨速率较大，同时还影响对密集区上面积较小的介质层材料的研磨速率，使得密集区上介质层和第一栅极层的高度被一致降低，使得所述密集区上的表面平整度较好。所述稀疏区上介质层的面积占介质层和第二栅极层总面积的比例较大，由于所述第一研磨工艺对第二栅极层材料的研磨速率大于对介质层材料的研磨速率，即，对密集区上的介质层的研磨速率小于位于介质层两侧的第二栅极层的研磨速率，从而使得密集区上的介质层内的凹槽形貌得到改善。综上，所述方法使得所述稀疏区和密集区的整体表面的平整度均较好。
进一步，所述研磨处理还包括：第二研磨工艺，所述第二研磨工艺对第一栅极层和第二栅极层的材料具有的第三研磨速率，与对介质层材料具有的第四研磨速率的比值接近，使得所述第二研磨工艺能够较快地对稀疏区和密集区进行研磨，从而通过所述第二研磨工艺，能够使第一栅极层和第二栅极层的高度较快地接近目标高度，有利于节省工艺时间，且易于对制程进行控制。
进一步，所述稀疏区上的介质层内的凹槽的顶部和底部的距离为第三高度，通过控制第一研磨工艺的时间，使第一高度和第二高度的差值大于第三高度时，能够使所述凹槽能够较好地改善，使稀疏区上的表面整体平整度较好。
附图说明
图1至图4是一实施例中半导体结构的形成方法各步骤的结构示意图；
图5至图11是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图4是一实施例中半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括相邻的密集区I和稀疏区II；在所述密集区I上形成若干第一伪栅极层111，在所述稀疏区II上形成若干第二伪栅极层112；在所述基底100上形成覆盖所述第一伪栅极层111和第二伪栅极层112的初始介质层120，且所述初始介质层120的顶部表面高于所述第一伪栅极层111和第二伪栅极层112的顶部表面。
请参考图2，平坦化所述初始介质层120，直至暴露出第一伪栅极层111和第二伪栅极层112，使初始介质层形成介质层130；去除所述第一伪栅极层111和第二伪栅极层112，在所述介质层130内形成第一栅极开口141和第二栅极开口142。
请参考图3，在所述第一栅极开口141、第二栅极开口142以及介质层130表面形成栅极材料膜150，且所述栅极材料膜150顶部表面高于所述介质层130顶部表面。
请参考图4，平坦化所述栅极材料膜150，去除位于介质层130表面的栅极材料膜150，降低介质层130的高度，在第一栅极开口141内形成第一栅极层161，在所述第二栅极开口142内形成第二栅极层162，且所述第一栅极层161和第二栅极层162达到目标高度。
上述方法中，平坦化所述栅极材料膜150的工艺通常为化学机械研磨工艺，去除位于介质层130表面的栅极材料膜150，降低介质层130的高度，使得位于介质层130的第一栅极层161和第二栅极层162的高度达到目标高度。
然而，由于稀疏区II上的器件密度小于密集区I上的器件密度，在平坦化所述初始介质层120的过程中，对稀疏区II和密集区I上的器件的研磨速率有差异，尤其是对稀疏区II上的面积占比较大的初始介质层120材料研磨速率较大，导致在稀疏区II上介质层130内产生凹槽a。且后续平坦化所述栅极材料膜150的过程中，对介质层130材料和栅极材料膜150材料的研磨速率接近，虽然能够使第一栅极层161和第二栅极层162的高度达到目标高度，但位于稀疏区II上介质层130内的凹槽a仍存在。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，通过进行研磨处理，研磨所述第一栅极层、第二栅极层以及介质层表面，所述研磨处理包括：第一研磨工艺，所述第一研磨工艺对第一栅极层和第二栅极层的材料具有第一研磨速率，所述第一研磨工艺对介质层的材料具有第二研磨速率，且第一研磨速率大于第二研磨速率，由于所述第一研磨工艺不仅对密集区上的第一栅极层材料的研磨速率较大，同时还影响对密集区上面积较小的介质层材料的研磨速率，使得密集区上介质层和第一栅极层的高度被一致降低。同时，由于所述第一研磨工艺对第二栅极层材料的研磨速率大于对介质层材料的研磨速率，即，对密集区上的介质层的研磨速率小于位于介质层两侧的第二栅极层的研磨速率，从而使得密集区上的介质层内的凹槽形貌得到改善。综上，所述方法使得所述稀疏区和密集区的整体表面的平整度均较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图11是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图5，提供基底200，所述基底200包括相邻的密集区I和稀疏区II。
所述基底200的材料包括：硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
在其他实施例中，所述基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述基底200包括：衬底(图中未示出)和位于衬底表面的鳍部(图中未示出)和隔离层(图中未示出)，且所述隔离层覆盖所述鳍部的部分侧壁表面。
在其他实施例中，所述基底为平面型衬底。
接着，在所述基底200上形成若干第一栅极层和若干第二栅极层以及覆盖所述第一栅极层和第二栅极层的介质层，所述介质层暴露出所述第一栅极层和第二栅极层的顶部表面，所述第一栅极层位于密集区I上，所述第二栅极层位于密集区II上，且相邻第一栅极层之间的间距小于相邻第二栅极层之间的间距，具体形成所述第一栅极层、第二栅极层以及介质层的过程请参考图6至9。
在本实施例中，所述稀疏区II上的介质层内具有凹槽，且所述凹槽沿垂直于基底200表面方向上从顶部到底部具有第三高度。
请参考图6，在所述密集区I上形成若干第一伪栅极层210，在所述稀疏区II上形成若干第二伪栅极层220；在所述基底200上形成覆盖所述第一伪栅极层210和第二伪栅极层220的初始介质层230，且所述初始介质层230顶部表面高于所述第一伪栅极层210和第二伪栅极层220的顶部表面。
所述第一伪栅极层210和第二伪栅极层220为后续通过“后栅工艺”形成第一栅极层和第二栅极层占据空间。
具体的，在本实施例中，所述第一伪栅极层210和第二伪栅极层220横跨所述鳍部且位于部分鳍部的顶部表面和侧壁表面。
在本实施例中，所述半导体结构的形成方法还包括：形成所述第一伪栅极层210和第二伪栅极层220之后，形成所述初始介质层230之前，所述第一伪栅极层210两侧具有第一侧墙(图中未标示)，所述第二伪栅极层220两侧具有第二侧墙(图中未标示)。
所述第一侧墙作为后续形成的第一栅极层的侧壁表面，所述第二侧墙位于后续形成的第二栅极层的侧壁表面。
在本实施例中，所述第一侧墙和第二侧墙的材料相同，均为氮化硅。在其实施例中，所述第一侧墙和第二侧墙的材料包括：氧化硅或氮氧化硅。
在本实施例中，所述半导体结构的形成方法还包括：形成所述第一侧墙和第二侧墙之后，形成所述初始介质层230之前，在所述第一伪栅极层210和第一侧墙两侧的鳍部内、以及第二伪栅极层220和第二侧墙两侧的鳍部内形成源漏掺杂区(图中未示出)。
在本实施例中，所述初始介质层230位于所述鳍部和隔离层表面。
所述初始介质层230的材料为绝缘材料，所述绝缘材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛中的一种或者几种组合。在本实施例中，所述初始介质层230的材料为氧化硅。
请参考图7，平坦化所述初始介质层230，直至暴露出第一伪栅极层210和第二伪栅极层220的顶部表面，形成介质层231，且稀疏区I上的介质层230内具有凹槽232。
所述介质层231由平坦化所述初始介质层230而形成，相应的，所述介质层231的材料为绝缘材料，所述绝缘材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛中的一种或者几种组合。
由于稀疏区II上的器件密度小于密集区I上的器件密度，在平坦化所述初始介质层230的过程中，对稀疏区II和密集区I上的器件的研磨速率有差异，尤其是对稀疏区II上的面积占比较大的初始介质层230材料研磨速率较大，导致在稀疏区II上的介质层231内产生凹槽232。
所述凹槽232沿垂直于基底200表面方向上从顶部到底部具有第三高度L3。
请继续参考图7，暴露出所述第一伪栅极层210顶部表面和第二伪栅极层220顶部表面之后，去除所述第一伪栅极层210和第二伪栅极层220，在所述介质层231内形成第一栅极开口241和第二栅极开口242。
所述第一栅极开口241为后续形成第一栅极层提供空间，所述第二栅极开口242为后续形成第二栅极层提供空间。
具体的，所述第一栅极开口241位于密集区I上的介质层231内，所述第二栅极开口242位于所述稀疏区II上的介质层231内。
请参考图8，在所述第一栅极开口241内、第二栅极开口242内以及介质层231表面形成初始栅极材料膜250。
所述初始栅极材料膜250为后续形成第一栅极层和第二栅极层提供材料。
所述初始栅极材料膜250的形成方法包括：在所述第一栅极开口241底部和侧壁表面、第二栅极开口242底部和侧壁表面以及介质层231表面形成初始栅介质膜(图中未标示)；在所述初始栅介质膜表面形成初始栅极膜(图中未标示)，且所述初始栅极膜填充满所述第一栅极开口241和第二栅极开口242。
所述初始栅介质膜的材料包括：高K介质材料，所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽或氧化铝中的一种或几种组合。在本实施例中，所述初始栅介质膜的材料为氧化铪。
所述初始栅极膜的材料包括金属，所述金属包括：铜、钨、铝、钛和镍、中的一种或几种组合。在本实施例中，所述初始栅极膜的材料为钨。
需要说明的是，所述初始栅极材料膜250还填充满位于所述介质层231内的所述凹槽232。
请参考图9，平坦化所述初始栅极材料膜250，直至暴露出稀疏区II和密集区I上的介质层230表面，在所述第一栅极开口241内形成所述第一栅极层261，在所述第二栅极开口242内形成所述第二栅极层262。
在本实施例中，所述第一栅极层261和第二栅极层262横跨所述鳍部且覆盖部分鳍部的顶部表面和侧壁表面，所述介质层230位于所述隔离层表面。
所述第一栅极层261和第二栅极层262由平坦化所述初始栅极材料膜250而形成。
需要说明的是，在平坦化所述初始栅极材料膜250的过程中，由于稀疏区II上的器件密度小于密集区I的器件密度，研磨稀疏区II上的初始栅极材料膜250的速率大于研磨密集区I上的初始栅极材料膜250的速率，使得暴露出密集区I上的介质层231的同时，能够使所述凹槽232内的初始栅极材料膜250被去除，从而暴露出稀疏区II上的介质层231表面。
接着，进行研磨处理，研磨所述第一栅极层261、第二栅极层262以及介质层231表面，所述研磨处理包括：第一研磨工艺，所述第一研磨工艺对第一栅极层261和第二栅极层262的材料具有第一研磨速率，所述第一研磨工艺对介质层231的材料具有第二研磨速率，且第一研磨速率大于第二研磨速率。
在本实施例中，所述研磨处理还包括：第二研磨工艺，研磨所述第一栅极层261、第二栅极层262以及介质层231表面，使第一栅极层261、第二栅极层262以及介质层231的高度降低。
在本实施例中，所述第一研磨工艺之前，进行所述第二研磨工艺。
具体进行所述研磨处理的过程请参考图10至图11。
请参考图10，进行第二研磨工艺，研磨所述第一栅极层261、第二栅极层262以及介质层231表面，使第一栅极层261、第二栅极层262以及介质层231的高度降低。
所述第二研磨工艺对第一栅极层261和第二栅极层262的材料具有第三研磨速率，对介质层的材料具有第四研磨速率，且第三研磨速率和第四研磨速率的比值范围为0.9:1至1.1：1。。
在本实施例中，所述第三研磨速率和第四研磨速率的比值为1:1。
在本实施例中，所述第二研磨工艺对第一侧墙和第二侧墙的研磨速率和对介质层231的研磨速率的比值范围为0.9:1至1.1：1。
具体的，在本实施例中，所述第二研磨工艺对第一侧墙和第二侧墙的研磨速率和对介质层231的研磨速率相同。
由于所述第二研磨工艺对第一栅极层261和第二栅极层262的材料具有的第三研磨速率，与对介质层231材料具有的第四研磨速率的比值接近，使得所述第二研磨工艺能够较快地对稀疏区II和密集区I进行研磨，从而通过所述第二研磨工艺，能够使第一栅极层261和第二栅极层262的高度较快地接近目标高度，有利于节省工艺时间，且易于对制程进行控制。
请参考图11，进行所述第二研磨工艺之后，进行第一研磨工艺，所述第一研磨工艺对第一栅极层261和第二栅极层262的材料具有第一研磨速率，所述第一研磨工艺对介质层的231材料具有第二研磨速率，且第一研磨速率大于第二研磨速率。
在本实施例中，所述第一研磨工艺使密集区I上的第一栅极层261和介质层231、以及稀疏区II上的第二栅极层262的高度降低第一高度L1，使稀疏区II上的介质层232的高度降低第二高度L2，且所述第一高度L1大于所述第二高度L2。
所述第一研磨工艺包括化学机械研磨工艺。
所述第一研磨速率和第二研磨速率的比值范围为50:1至100:1。
在本实施例中，所述第一研磨速率和第二研磨速率的比值60:1。
具体的，在本实施例中，通过控制第一研磨工艺以及研磨时间，所述第一研磨工艺使第一高度L1和第二高度L2的差值大于等于第三高度L3。
由于所述稀疏区II上的介质层231内的凹槽232的顶部和底部的距离为第三高度L3，通过控制第一研磨工艺的时间，使第一高度L1和第二高度L2的差值大于第三高度L3时，能够使所述凹槽232能够较好地改善，使稀疏区II上的表面整体平整度较好。
在其他实施例中，所述第一研磨工艺还可以使第一高度和第二高度的差值小于第三高度。
具体的，通过所述第一研磨工艺，由于第一研磨工艺对第一栅极层261和第二栅极层262的研磨速率大于对介质层232的研磨速率，能够使稀疏区II上远离第二栅极层262部分的介质层231降低的速率大于稀疏区II上临近第二栅极层262部分的介质层231降低的速率，能够使稀疏区II上的凹槽232得到改善，从而稀疏区II上的表面较平整。
通过进行研磨处理，所述研磨处理包括：第一研磨工艺，所述第一研磨工艺对第一栅极层261和第二栅极层262的材料具有的第一研磨速率，大于对介质层231的材料具有的第二研磨速率，由于所述稀疏区II上的器件密度小于密集区I上的器件密度，即，所述密集区I上的介质层231的面积占介质层231和第一栅极层261总面积的比例较小，所述第一研磨工艺不仅对密集区I上的第一栅极层261材料的研磨速率较大，同时还影响对密集区I上面积较小的介质层231材料的研磨速率，使得密集区I上介质层231和第一栅极层261的高度被一致降低，使得所述密集区I上的表面平整度较好。所述稀疏区II上介质层231的面积占介质层231和第二栅极层262总面积的比例较大，由于所述第一研磨工艺对第二栅极层262材料的研磨速率大于对介质层231材料的研磨速率，即，对密集区I上的介质层231的研磨速率小于位于介质层231两侧的第二栅极层262的研磨速率，从而使得密集区II上的介质层231内的凹槽232形貌得到改善。综上，所述方法使得所述稀疏II区和密集区I的整体表面的平整度均较好。
在其他实施例中，进行所述第二研磨工艺之前，进行所述第一研磨工艺。
需要说明的是，在本实施例中，通过所述第二研磨工艺和第一研磨工艺之后，不仅使所述稀疏区II上的凹槽232得到较好的改善，从而使得所述稀疏区II上的整体表面平整，而且降低所述第一栅极层261和第二栅极层262的高度，达到了目标高度，从而能够满足工艺需求，此时不再进行研磨处理。
在其他实施例中，通过所述第二研磨工艺和第一研磨工艺之后，所述稀疏区上的凹槽得到较好的改善，使得所述稀疏区上的整体表面平坦，然而，所述第一栅极层和第二栅极层的高度还未达到目标高度，所述半导体结构的形成方法还包括：进行多次所述研磨处理，研磨所述第一栅极层、第二栅极层以及介质层表面，使所述第一栅极层和第二栅极层达到目标高度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的密集区和稀疏区；
在所述基底上形成若干第一栅极层和若干第二栅极层以及覆盖所述第一栅极层和第二栅极层的介质层，所述介质层暴露出所述第一栅极层和第二栅极层的顶部表面，所述第一栅极层位于密集区上，所述第二栅极层位于密集区上，且相邻第一栅极层之间的间距小于相邻第二栅极层之间的间距；
进行研磨处理，研磨所述第一栅极层、第二栅极层以及介质层表面，所述研磨处理包括：第一研磨工艺，所述第一研磨工艺对第一栅极层和第二栅极层的材料具有第一研磨速率，所述第一研磨工艺对介质层的材料具有第二研磨速率，且第一研磨速率大于第二研磨速率。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一研磨工艺使密集区上的第一栅极层和介质层、以及稀疏区上的第二栅极层的高度降低第一高度，使稀疏区上的介质层的高度降低第二高度，且所述第一高度大于所述第二高度。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极层和第二栅极层的材料相同；所述第一栅极层和第二栅极层的材料包括：高K介质材料和金属；所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽和氧化铝中的一种或几种组合；所述金属包括：铜、钨、铝、钛和镍中的一种或几种组合。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述介质层的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或几种组合。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一研磨速率和第二研磨速率的比值范围为50:1至100:1。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一研磨工艺包括化学机械研磨工艺。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述研磨处理还包括：第二研磨工艺，研磨所述第一栅极层、第二栅极层以及介质层表面，使第一栅极层、第二栅极层以及介质层的高度降低。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一研磨工艺之后，进行所述第二研磨工艺。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一研磨工艺之前，进行所述第二研磨工艺。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二研磨工艺对第一栅极层和第二栅极层的材料具有第三研磨速率，对介质层的材料具有第四研磨速率，且第三研磨速率和第四研磨速率的比值范围为0.9:1至1.1：1。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二研磨工艺包括化学机械研磨工艺。
12.如权利要求6所述的半导体结构的形成方法，其特征在于，所述稀疏区上的介质层内具有凹槽，且所述凹槽沿垂直于基底表面方向上从顶部到底部具有第三高度。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一研磨工艺使第一高度和第二高度的差值大于等于第三高度。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一栅极层、第二栅极层、介质层以及凹槽的形成方法包括：在所述密集区上形成若干第一伪栅极层，在所述稀疏区上形成若干第二伪栅极层；在所述基底上形成覆盖所述第一伪栅极层和第二伪栅极层的初始介质层，且所述初始介质层顶部表面高于所述第一伪栅极层和第二伪栅极层的顶部表面；平坦化所述初始介质层，直至暴露出第一伪栅极层和第二伪栅极层的顶部表面，形成介质层，且稀疏区上的介质层内具有所述凹槽；去除所述第一伪栅极层和第二伪栅极层，在所述介质层内形成第一栅极开口和第二栅极开口；在所述第一栅极开口内、第二栅极开口内以及介质层表面形成初始栅极材料膜；平坦化所述初始栅极材料膜，直至暴露出稀疏区和密集区上的介质层表面，在所述第一栅极开口内形成所述第一栅极层，在所述第二栅极开口内形成所述第二栅极层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：进行多次所述研磨处理，研磨所述第一栅极层、第二栅极层以及介质层表面，使所述第一栅极层和第二栅极层达到目标高度。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底和位于衬底表面的鳍部和隔离层，且所述隔离层覆盖所述鳍部的部分侧壁表面；所述第一栅极层和第二栅极层横跨所述鳍部且覆盖部分鳍部的顶部表面和侧壁表面，所述介质层位于所述隔离层表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110071682.5A CN114823336A (zh) | 2021-01-19 | 2021-01-19 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110071682.5A CN114823336A (zh) | 2021-01-19 | 2021-01-19 | 半导体结构的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114823336A true CN114823336A (zh) | 2022-07-29 |
Family
ID=82524620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110071682.5A Pending CN114823336A (zh) | 2021-01-19 | 2021-01-19 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114823336A (zh) |
-
2021
- 2021-01-19 CN CN202110071682.5A patent/CN114823336A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10797154B2 (en) | Trench silicide contacts with high selectivity process | |
| US20150076624A1 (en) | Integrated circuits having smooth metal gates and methods for fabricating same | |
| CN113782487B (zh) | 半导体结构及其形成方法 | |
| CN110896667B (zh) | 三维存储器件及其制作方法 | |
| US9633855B2 (en) | Planarization process | |
| WO2007037934A1 (en) | Method for forming narrow structures in a semiconductor device | |
| US10068988B2 (en) | Doped poly-silicon for PolyCMP planarity improvement | |
| CN111952167B (zh) | 一种半导体器件及其制造方法 | |
| US7595253B2 (en) | Method of forming the semiconductor device | |
| CN110648916B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN114823336A (zh) | 半导体结构的形成方法 | |
| CN110867377B (zh) | 虚拟栅的平坦化方法 | |
| TW202137313A (zh) | 半導體裝置的形成方法 | |
| KR101695902B1 (ko) | 반도체 소자 제조 방법 | |
| CN111696864B (zh) | 半导体器件及其形成方法 | |
| CN112397519B (zh) | 一种半导体器件及其制备方法 | |
| US11991875B2 (en) | Semiconductor memory structure and the method for forming the same | |
| US8867276B2 (en) | Memory device having three-dimensional gate structure | |
| US20230189533A1 (en) | Self-aligned multilayer spacer matrix for high-density transistor arrays and methods for forming the same | |
| US20230069801A1 (en) | Metal Gate Structure of High-Voltage Device and Method for Making the Same | |
| CN110729185B (zh) | 平坦化工艺方法 | |
| CN116417342A (zh) | 半导体结构的形成方法 | |
| CN115020236A (zh) | 后栅工艺中多晶硅伪栅去除方法 | |
| CN114613675A (zh) | 半导体结构形成方法 | |
| CN117747615A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |