CN116417342A - 半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 111
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000003989 dielectric material Substances 0.000 claims abstract description 83
- 239000000463 material Substances 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 41
- 229910052710 silicon Inorganic materials 0.000 claims description 41
- 239000010703 silicon Substances 0.000 claims description 41
- 238000001312 dry etching Methods 0.000 claims description 19
- 238000007517 polishing process Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 14
- 238000000227 grinding Methods 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims 1
- 239000010410 layer Substances 0.000 description 245
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 239000007789 gas Substances 0.000 description 16
- 230000009286 beneficial effect Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000126 substance Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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Abstract
一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一介质材料层以及位于第一介质材料层内的伪栅极结构，所述伪栅极结构包括伪栅介质层以及位于所述伪栅介质层上的伪栅极；回刻所述第一介质材料层以形成第一介质层，所述第一介质层顶部表面低于所述伪栅极结构顶部表面；在所述第一介质层上形成第二介质层，所述第二介质层暴露出所述伪栅极，且所述第二介质层的材料与所述伪栅介质层的材料不同；形成所述第二介质层后，去除所述伪栅极和所述伪栅介质层，在所述第一介质层和所述第二介质层内形成栅凹槽；在所述栅凹槽内形成初始栅极，提高了所述第一介质层表面的平整度，利于精确控制所形成的栅极的高度。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路制造技术的不断发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路芯片朝向更高的器件密度、更高的集成度方向发展。随着器件的特征尺寸不断缩小到纳米级，多晶硅栅工艺不能满足现有技术的要求，半导体业界利用金属栅(Metal Gate，MG)取代多晶硅栅电极以解决阈值电压漂移、多晶硅栅耗尽效应、过高的栅电阻和费米能级的钉扎等现象。
随着器件的特征尺寸的进一步降低，需要降低金属栅高度以获得较低的有效电容。然而，在金属替代栅极工艺中，由于受晶圆均匀性、刻蚀过程中的负载效应等的影响，很难做到对低高度金属栅极的精细控制。
因此，现有的金属栅形成工艺有待进一步改进。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一介质材料层以及位于第一介质材料层内的伪栅极结构，所述伪栅极结构包括伪栅介质层以及位于所述伪栅介质层上的伪栅极；回刻所述第一介质材料层以形成第一介质层，所述第一介质层顶部表面低于所述伪栅极结构顶部表面；在所述第一介质层上形成第二介质层，所述第二介质层暴露出所述伪栅极，且所述第二介质层的材料与所述伪栅介质层的材料不同；形成所述第二介质层后，去除所述伪栅极和所述伪栅介质层，在所述第一介质层和所述第二介质层内形成栅凹槽；在所述栅凹槽内形成初始栅极。
可选的，所述第二介质层的形成方法包括：在所述第一介质层上形成初始第二介质层，所述初始第二介质层表面高于所述伪栅极结构表面；回刻所述初始第二介质层，直到暴露出所述伪栅极，形成第二介质层。
可选的，所述初始第二介质层的形成方法包括：在所述第一介质层上形成第二介质材料层，所述第二介质材料层表面高于所述伪栅极结构表面；平坦化所述第二介质材料层，形成所述初始第二介质层。
可选的，所述第二介质材料层的厚度范围为100埃至1000埃。
可选的，所述平坦化所述第二介质材料层的方法包括：形成所述第二介质材料层后，在所述第二介质材料层上形成第三介质材料层，所述第三介质材料层的材料与所述第二介质材料层的材料不同；采用第一机械化学研磨工艺平坦化所述第三介质材料层，直到暴露出所述第二介质材料层表面；刻蚀所述第二介质材料层，形成所述初始第二介质层。
可选的，刻蚀所述第二介质材料层的工艺包括第一干法刻蚀工艺；所述第一干法刻蚀工艺的工艺参数包括：刻蚀气体包括碳氟气体和Ar，所述碳氟气体包括CF4，刻蚀功率范围为50W至150W。
可选的，所述伪栅结构还包括位于所述伪栅极上的硬掩膜层。
可选的，回刻所述初始第二介质层的工艺对所述硬掩膜层和所述初始第二介质层的刻蚀选择比范围为0.95至1.05。
可选的，回刻所述初始第二介质层的工艺包括第二干法刻蚀工艺；所述第二干法刻蚀工艺的工艺参数包括：刻蚀气体包括碳氟气体、O2和He，所述碳氟气体包括CHF3。
可选的，还包括：平坦化所述初始栅极，直到暴露出所述第一介质层，以所述初始栅极形成栅极。
可选的，还包括：采用第三机械化学研磨工艺平坦化所述初始栅极直到所述初始栅极的高度达到目标高度，以所述初始栅极形成栅极。
可选的，在形成所述初始栅极后，且在所述第三机械化学研磨工艺前，还包括：去除所述第二介质层。
可选的，所述初始栅极的形成方法包括：在所述栅凹槽内和所述第二介质层表面形成栅极材料层；采用第二机械化学研磨工艺平坦化所述栅极材料层，直到暴露出所述第二介质层表面。
可选的，所述伪栅极结构还包括位于所述伪栅极侧壁的侧墙。
可选的，所述第一介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种；所述第二介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，所述第二介质层的厚度范围为50埃至400埃。
可选的，所述第一介质层的厚度范围为100埃至450埃。
可选的，所述第一介质层厚度值与所述伪栅极高度值的比值范围为0.2至0.9。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述第一介质层上形成第二介质层，所述第二介质层暴露出所述伪栅极，且所述第二介质层的材料与所述伪栅介质层的材料不同，在去除伪栅介质层的过程中，可以选择对所述伪栅介质层相对于所述第二介质层具有较大刻蚀选择比的工艺过程，所述第二介质层用以保护所述第一介质层表面不受刻蚀损伤，提高了所述第一介质层表面的平整度，利于精确控制所形成的栅极的高度。
进一步，所述平坦化所述初始栅极的方法包括第一化学机械化学研磨工艺和第二机械化学研磨工艺，所述第二机械化学研磨工艺可以采用初始栅极相对于第二介质层具有较大研磨速率的研磨工艺，减少对第二介质层的研磨损伤，利于精确控制所形成的栅极的高度，提高所述第二介质层表面的平整度。
进一步，形成所述第二介质材料层后，在所述第二介质材料层上形成第三介质材料层，所述第三介质材料层的材料与所述第二介质材料层的材料不同；采用第一机械化学研磨工艺平坦化所述第三介质材料层，直到暴露出所述第二介质材料层表面；刻蚀所述第二介质材料层形成所述初始第二介质层，由于所述第一机械化研磨工艺后，所述第二介质材料层表面不平整，所述第二介质材料层表面还残留有第三介质材料层，刻蚀所述第二介质材料层的过程中，可以选择对第二介质材料层和所述第三介质材料层刻蚀速率相近的刻蚀工艺，以使形成的初始第二介质层表面平整，进而利于提高第一介质层表面的平整度。
进一步，在所述第二机械化学研磨工艺后，且在所述第三机械化学研磨工艺前，还包括：去除所述第二介质层，在所述第三机械化学研磨工艺中，采用对初始栅极相对于第一介质层具有较大研磨速度的研磨工艺，而不需要考虑第二介质层的影响，利于提高所述形成的第一介质层的平整度，进而利于栅极高度的控制。
附图说明
图1至图5是一种现有半导体结构的形成方法各步骤的结构示意图；
图6至图17是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，采用现有的金属栅形成工艺有待进一步提高。现结合一种半导体结构的形成方法进行说明分析。
图1至图5是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100；在所述衬底100上形成若干伪栅极结构，所述伪栅极结构包括伪栅介质层101、位于所述伪栅介质层101上的伪栅极102、位于所述伪栅极102上的硬掩膜层103，以及位于所述伪栅极102和所述硬掩膜层103侧壁的初始侧墙104；形成所述衬底100表面的层间介质层105，所述层间介质层105还位于所述伪栅极结构侧壁。
请参考图2，采用第一机械化学研磨工艺平坦化所述层间介质层105，直到暴露出所述伪栅极102。
请参考图3，所述平坦化工艺后，去除所述伪栅极102和所述伪栅介质层101，在所述层间介质层105内形成栅凹槽106。
请参考图4，在所述栅凹槽106底部形成栅氧层107；形成所述栅氧层107后，在所述栅凹槽106内和所述层间介质层105表面形成功函数材料层108，以及位于所述功函数材料层108上的金属栅材料层109。
请参考图5，采用第二机械化学研磨工艺，平坦化所述金属栅材料层109、所述功函数材料层108，直到目标高度，形成金属栅，所述金属栅包括栅氧层107，位于所述栅氧层上的功函数层111和位于所述功函数层111上的金属栅极110，以所述金属栅材料层109形成金属栅极110，以所述功函数材料层108形成功函数层111，以所述初始侧墙104形成侧墙110。
上述方法用于金属栅替代工艺中，在去除所述伪栅介质层101的过程中，由于层间介质层105和所述伪栅介质层101的材料均为氧化硅，使所述层间介质层105不可避免地被刻蚀，在所述层间介质层105表面形成相对于所述初始侧墙104凹陷的缺陷坑A，在后续的金属栅材料填充过程中，金属栅材料会填充到所述缺陷坑A中，在所述第二机械化学研磨工艺中，凸出的初始侧墙104将影响器件表面的平整度，不利于控制金属栅的高度，从而影响所形成的器件的性能。
为了解决上述问题，本发明提供一种半导体结构的形成方法，在所述第一介质层上形成第二介质层，所述第二介质层暴露出所述伪栅极，且所述第二介质层的材料与所述伪栅介质层的材料不同，在去除伪栅介质层的过程中，可以选择对所述伪栅介质层相对于所述第二介质层具有较大刻蚀选择比的工艺过程，所述第二介质层用以保护所述第一介质层表面不受刻蚀损伤，提高了所述第一介质层表面的平整度，利于精确控制所形成的栅极的高度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图17是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图6，提供衬底200；在所述衬底200上形成第一介质材料层201以及位于第一介质材料层201内的伪栅极结构，所述伪栅极结构包括伪栅介质层202以及位于所述伪栅介质层202上的伪栅极203。
本实施例中，所述衬底201为单晶硅。其他实施例中，所述衬底可以为多晶硅或非晶硅，也可以是锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。
所述衬底201可以是平面结构，也可以为非平面结构。本实施例中，所述衬底201具有鳍部。
本实施例中，所述伪栅极结构两侧的衬底201内还具有源漏层204。
所述伪栅极结构为后续形成栅极结构占据位置。
本实施例中，所述伪栅结构还包括位于所述伪栅极203上的硬掩膜层205。
本实施例中，所述硬掩膜层205的材料为氮化硅。其他实施例中，所述硬掩膜层205的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述伪栅极结构还包括位于所述伪栅极203侧壁的侧墙206。具体的，所述侧墙206还位于所述硬掩膜层205和所述伪栅介质层202侧壁。
本实施例中，所述侧墙206的材料为氮化硅。其他实施例中，所述侧墙206的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述伪栅极202的材料为多晶硅。其他实施例中，所述伪栅极的材料可以为硅、无定型碳等。
所述伪栅介质层202的材料包括氧化硅。本实施例中，所述伪栅介质层202的材料为氧化硅。
所述第一介质材料层201的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一介质材料层201的材料为氧化硅。
请参考图7，回刻所述第一介质材料层201以形成第一介质层207，所述第一介质层207顶部表面低于所述伪栅极结构顶部表面。
具体地，所述第一介质层207顶部表面低于所述伪栅极顶部表面。
本实施例中，所述第一介质层207的厚度范围为100埃至450埃。所述厚度指沿所述衬底200表面法线方向的尺寸。选取所述厚度范围的原因在于：所述第一介质层207的厚度需大于所要形成的栅极高度值，以获取具有目标高度的栅极。
所述第一介质层207厚度值与所述伪栅极203高度值的比值范围为0.2至0.9。
后续，在所述第一介质层207上形成第二介质层，所述第二介质层暴露出所述伪栅极203，且所述第二介质层的材料与所述伪栅介质层202的材料不同。所述第二介质层的形成方法包括：在所述第一介质层207上形成初始第二介质层，所述初始第二介质层表面高于所述伪栅极结构表面；回刻所述初始第二介质层，直到暴露出所述伪栅极203，形成第二介质层。所述初始第二介质层和所述第二介质层的形成方法，请参考图8至图12。
请参考图8，在所述第一介质层207上形成第二介质材料层208，所述第二介质材料层208表面高于所述伪栅极结构表面。
所述第二介质材料层208用于形成第二介质层。
所述第二介质材料层208的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二介质材料层208的材料为氮化硅。
所述第二介质材料层208的厚度范围为100埃至1000埃。
后续，平坦化所述第二介质材料层208，形成所述初始第二介质层。
所述平坦化所述第二介质材料层208的方法，请参考图9至图11。
请参考图9，形成所述第二介质材料层208后，在所述第二介质材料层208上形成第三介质材料层209，所述第三介质材料层209的材料与所述第二介质材料层208的材料不同。
所述第三介质材料层209的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第三介质材料层209的材料为氧化硅。
请参考图10，采用第一机械化学研磨工艺平坦化所述第三介质材料层209，直到暴露出所述第二介质材料层208表面。
由于所述伪栅极结构表面凸出于所述第一介质层207，故形成的所述第二介质材料层208并不平整。在经过所述第一机械化学研磨工艺后，所述第二介质材料层208表面会有部分第三介质材料层209残留。
请参考图11，刻蚀所述第二介质材料层208，形成所述初始第二介质层210。
刻蚀所述第二介质材料层208的过程中，可以选择对第二介质材料层208和所述第三介质材料层209刻蚀速率相近的刻蚀工艺，以使形成的初始第二介质层210表面平整，进而利于提高第一介质层表面的平整度。
具体地，刻蚀所述第二介质材料层208的工艺包括第一干法刻蚀工艺；所述第一干法刻蚀工艺的工艺参数包括：刻蚀气体包括碳氟气体和Ar，所述碳氟气体包括CF4，刻蚀功率范围为50W至150W。选择所述工艺参数的目的在于，所述第一干法刻蚀工艺对所述第二介质材料层208和所述第三介质材料层209的选择比相差较小，利于形成较平整的初始第二介质层210。
所述初始第二介质层210表面高于所述伪栅极结构表面。
请参考图12，回刻所述初始第二介质层210，直到暴露出所述伪栅极203，形成第二介质层211。
回刻所述初始第二介质层210的工艺对所述硬掩膜层和所述初始第二介质层的刻蚀选择比范围为0.95至1.05。
回刻所述初始第二介质层210的工艺包括第二干法刻蚀工艺；所述第二干法刻蚀工艺的工艺参数包括：刻蚀气体包括碳氟气体、O2和He，所述碳氟气体包括CHF3。所述第二干法刻蚀工艺可实现初始第二介质层210对所述伪栅极203较高的选择比，所述选择比范围为10:1至100:1。
本实施例中，回刻所述初始第二介质层210的工艺还包括多点矩阵温度补偿技术，所述多点矩阵温度补偿技术有利于提高所形成的第二介质层211表面的平整度。
所述第二介质层211的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二介质层211的材料为氮化硅。
所述第二介质层211的厚度范围为50埃至400埃。
请参考图13，形成所述第二介质层211后，去除所述伪栅极203和所述伪栅介质层202，在所述第一介质层207和所述第二介质层211内形成栅凹槽212。
去除所述伪栅极203和所述伪栅介质层202的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。
在去除伪栅介质层202的过程中，可以选择对所述伪栅介质层202相对于所述第二介质层211具有较大刻蚀选择比的工艺过程，所述第二介质层211用以保护所述第一介质层207表面不受刻蚀损伤，提高了所述第一介质层207表面的平整度，利于精确控制所形成的栅极的高度。
后续，在所述栅凹槽212内形成初始栅极。所述初始栅极的形成方法请参考图14至图15。
请参考图14，在所述栅凹槽212内和所述第二介质层211表面形成栅极材料层213。
所述栅极材料层213的材料包括金属；所述金属包括钨、钛、铝。
本实施例中，形成所述栅极材料层213前，还在所述栅凹槽212底部暴露出的所述衬底200表面形成栅氧层214。
本实施例中，形成所述栅氧层214后，且在形成栅极材料层213前，还在所述栅凹槽212内和所述第二介质层211表面形成功函数材料层(图中未示出)。
请参考图15，采用第二机械化学研磨工艺平坦化所述栅极材料层213，直到暴露出所述第二介质层211表面，形成所述初始栅极215。
后续，还平坦化所述初始栅极215，直到暴露出所述第一介质层207，形成栅极。
具体地，本实施例中，采用第三机械化学研磨工艺平坦化所述初始栅极215直到所述初始栅极215的高度达到目标高度，以所述初始栅极215形成栅极。
本实施例中，在形成所述初始栅极215后，且在所述第三机械化学研磨工艺前，还请参考图16。
请参考图16，去除所述第二介质层211。
本实施例中，去除所述第二介质层211的工艺包括第三干法刻蚀工艺。
本实施例中，所述第三干法刻蚀工艺的工艺参数包括：刻蚀气体包括碳氟气体、H2和Ar，所述碳氟气体包括CHF3。所述第三干法刻蚀工艺可实现第二介质层211对所述初始栅极215和第一介质层207较高的选择比，所述选择比范围为10:1至100:1，减少对所述初始栅极215和第一介质层207的刻蚀损伤。另外，所述第三干法刻蚀工艺中，所述蚀刻气体不含氧气，减少对所述初始栅极215造成氧化的情况。
在所述第三机械化学研磨工艺前，去除所述第二介质层211，以便在所述第三机械化学研磨工艺中，采用对所述初始栅极215相对于所述第一介质层207具有较大研磨速度的研磨工艺，而不需要考虑第二介质层211的影响，利于提高所述形成的第一介质层的平整度，进而利于栅极高度的控制。
请参考图17，采用第三机械化学研磨工艺平坦化所述初始栅极215直到所述初始栅极215的高度达到目标高度，形成所述栅极216。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一介质材料层以及位于第一介质材料层内的伪栅极结构，所述伪栅极结构包括伪栅介质层以及位于所述伪栅介质层上的伪栅极；回刻所述第一介质材料层以形成第一介质层，所述第一介质层顶部表面低于所述伪栅极结构顶部表面；
在所述第一介质层上形成第二介质层，所述第二介质层暴露出所述伪栅极，且所述第二介质层的材料与所述伪栅介质层的材料不同；
形成所述第二介质层后，去除所述伪栅极和所述伪栅介质层，在所述第一介质层和所述第二介质层内形成栅凹槽；
在所述栅凹槽内形成初始栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的形成方法包括：在所述第一介质层上形成初始第二介质层，所述初始第二介质层表面高于所述伪栅极结构表面；回刻所述初始第二介质层，直到暴露出所述伪栅极，形成第二介质层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述初始第二介质层的形成方法包括：在所述第一介质层上形成第二介质材料层，所述第二介质材料层表面高于所述伪栅极结构表面；平坦化所述第二介质材料层，形成所述初始第二介质层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二介质材料层的厚度范围为100埃至1000埃。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述平坦化所述第二介质材料层的方法包括：形成所述第二介质材料层后，在所述第二介质材料层上形成第三介质材料层，所述第三介质材料层的材料与所述第二介质材料层的材料不同；采用第一机械化学研磨工艺平坦化所述第三介质材料层，直到暴露出所述第二介质材料层表面；刻蚀所述第二介质材料层，形成所述初始第二介质层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，刻蚀所述第二介质材料层的工艺包括第一干法刻蚀工艺；所述第一干法刻蚀工艺的工艺参数包括：刻蚀气体包括碳氟气体和Ar，所述碳氟气体包括CF4，刻蚀功率范围为50W至150W。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述伪栅结构还包括位于所述伪栅极上的硬掩膜层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，回刻所述初始第二介质层的工艺对所述硬掩膜层和所述初始第二介质层的刻蚀选择比范围为0.95至1.05。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，回刻所述初始第二介质层的工艺包括第二干法刻蚀工艺；所述第二干法刻蚀工艺的工艺参数包括：刻蚀气体包括碳氟气体、O2和He，所述碳氟气体包括CHF3。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：平坦化所述初始栅极，直到暴露出所述第一介质层，以所述初始栅极形成栅极。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：采用第三机械化学研磨工艺平坦化所述初始栅极直到所述初始栅极的高度达到目标高度，以所述初始栅极形成栅极。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成所述初始栅极后，且在所述第三机械化学研磨工艺前，还包括：去除所述第二介质层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始栅极的形成方法包括：在所述栅凹槽内和所述第二介质层表面形成栅极材料层；采用第二机械化学研磨工艺平坦化所述栅极材料层，直到暴露出所述第二介质层表面。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极结构还包括位于所述伪栅极侧壁的侧墙。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种；所述第二介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的厚度范围为50埃至400埃。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的厚度范围为100埃至450埃。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层厚度值与所述伪栅极高度值的比值范围为0.2至0.9。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202111679242.4A CN116417342A (zh) | 2021-12-31 | 2021-12-31 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
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| CN202111679242.4A CN116417342A (zh) | 2021-12-31 | 2021-12-31 | 半导体结构的形成方法 |
Publications (1)
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Family
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| CN (1) | CN116417342A (zh) |
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