CN110867377B - 虚拟栅的平坦化方法 - Google Patents
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Abstract
本发明公开了一种虚拟栅的平坦化方法，包括步骤：形成由第一栅介质层和多晶硅伪栅叠加形成的虚拟栅；形成第零层层间膜；进行对第零层层间膜的研磨速率大于对多晶硅伪栅的研磨速率的第一次化学机械研磨工艺；进行对第零层层间膜的去除速率小于对多晶硅伪栅的去除速率的第二次平坦化工艺，坦化后使多晶硅伪栅的表面凹陷区域中的第零层层间膜的表面和凹陷区域外的表面相平；进行无选择性的多晶硅减薄工艺。本发明能将表面不平坦的虚拟栅的顶部表面完全打开，从而能实现将虚拟栅的完全去除并从而提高产品良率；能提高虚拟栅的高度一致性，提高器件性能。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种虚拟栅的平坦化方法。
背景技术
随着大规模集成电路几何形状的不断缩小，特别是进入鳍式晶体管(FINFET)工艺后，化学机械研磨(CMP)的局部不均匀性已经成为一个越来越严重而又亟待解决的问题。在FINFET工艺中，虚拟栅的多晶硅伪栅(dummy gate poly)的局部平坦化如果达不到要求，在多晶硅打开研磨(poly open polishing，POP)工艺中，有些虚拟栅的多晶硅线(dummy polyline)上面的氮化硅(SiN)就不能完全清理干净，在后续工艺中也就无法填入各种功函数金属(work function metal)，从而造成良率损失。
虚拟栅局部的高度平坦化不好，也会让不同位置的器件的高度不一致，从而影响器件性能。
在现有方法中，虚拟栅的CMP是高选择比的工艺，氧化硅薄膜的移除速率远远大于多晶硅的移除速率，达到研磨终点时往往造成比较大的凹陷。之后的多晶硅伪栅减薄工艺，是无差别干法蚀刻，即各种薄膜的刻蚀速率接近，这样化学机械研磨引起的局部凹陷无法修复。
如图1A至图1E所示，是现有虚拟栅的平坦化方法各步骤中的器件立体结构示意图；如图2A至图2C所示，是现有虚拟栅的平坦化方法各步骤中的器件剖面结构示意图，剖面位置请参考图1C中的AA线，现有虚拟栅的平坦化方法包括如下步骤：
步骤一、如图2A所示，在半导体衬底101上形成由第一栅介质层301和多晶硅伪栅104叠加形成的虚拟栅；所述半导体衬底101上具有不平坦的区域，所述多晶硅伪栅104的表面也不平坦，例如在所述多晶硅伪栅104的表面具有凹陷区域201。
通常，步骤一包括如下分步骤：
步骤11、在半导体衬底101上依次形成第一栅介质层301和多晶硅伪栅104。
较佳选择为，所述多晶硅伪栅104通过沉积无定形多晶硅形成，在所述多晶硅伪栅104的沉积工艺完成之后，还包括进行紫外线处理或快速热退火处理以去除所述多晶硅伪栅104中的杂质。
所述多晶硅伪栅104的沉积厚度为后续步骤二中的第零层层间膜106的厚度为/>
步骤12、光刻定义出所述虚拟栅的形成区域，依次对所述多晶硅伪栅104和所述第一栅介质层301进行刻蚀形成由所述第一栅介质层301和所述多晶硅伪栅104叠加而成的所述虚拟栅。
更优选择为，如图1B所示，步骤12中还采用硬质掩模层202，在进行所述虚拟栅的光刻定义之前还包括在所述多晶硅伪栅104的表面形成所述硬质掩模层202的步骤；在所述虚拟栅的刻蚀工艺中先刻蚀所述硬质掩模层202，之后再依次刻蚀所述多晶硅伪栅104和所述第一栅介质层301。
在步骤一形成所述虚拟栅之后以及后续步骤二形成第零层层间膜106之前，还包括采用以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺。所述半导体器件为鳍式晶体管。
步骤一中所述半导体衬底101上形成有由对所述半导体衬底101进行刻蚀形成的鳍体102，在所述鳍体102之间形成有浅沟槽，在所述浅沟槽的底部区域中填充有场氧103；所述场氧103的顶部表面低于所述鳍体102的顶部表面使所述半导体衬底101的表面不平坦。所述浅沟槽中填充的所述场氧103采用可流动化学气相沉积(FCVD)工艺形成。如图1A所示，在部分区域中，所述鳍体102被截断或没有形成所述鳍体102，这时，所述场氧103的宽度较大，在所述场氧103的宽度较大的区域中，所述多晶硅为栅104的表面会产生如标记201所示的凹陷区域。
所述虚拟栅覆盖对应的所述鳍体102的侧面或者所述鳍体102的侧面和顶部表面。
如图1C所示，以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺包括：
在所述虚拟栅两侧的所述鳍体102中形成凹槽。
在所述凹槽中填充嵌入式外延层105。
进行源漏注入在所述虚拟栅两侧的所述嵌入式外延层105中形成源区和漏区。
进行源漏注入之前还包括在所述虚拟栅的侧面形成侧墙的步骤。
通常，所述半导体衬底101为硅衬底，所述第零层层间膜106的材料为氧化硅；所述硬质掩模层202的材料包括氧化硅或氮化硅。所述侧墙的材料包括氧化硅或氮化硅。
步骤二、如图2A所示，在所述多晶硅伪栅104的顶部区域形成第零层层间膜106；位于所述多晶硅伪栅104顶部的所述第零层层间膜106的表面具有随所述多晶硅伪栅104的表面变化的不平坦结构，例如在所述第零层层间膜106的表面具有凹陷区域201a,凹陷区域201a位于凹陷区域201的上方且随凹陷区域201分布。
步骤三、如图2B所示，进行化学机械研磨工艺，所述化学机械研磨工艺对所述第零层层间膜106的研磨速率大于对所述多晶硅伪栅104的研磨速率。通常，所述化学机械研磨工艺对所述第零层层间膜106的研磨速率和对所述多晶硅伪栅104的研磨速率的比值大于5:1。
所述化学机械研磨工艺完成后，在所述多晶硅伪栅104的表面凹陷区域中会残留有所述第零层层间膜106，且所述多晶硅伪栅104的表面凹陷区域中的所述第零层层间膜106的表面低于所述多晶硅伪栅104的表面凹陷区域外的表面，所述化学机械研磨工艺完成之后，在所述第零层层间膜106的表面会形成凹陷区域201b，凹陷区域201b位于凹陷区域201的上方且随凹陷区域201分布。
所述化学机械研磨工艺停止在所述硬质掩模层202上。如图1C所示，所述化学机械研磨工艺完成之后位于所述多晶硅伪栅104顶部的所述第零层层间膜106基本被去除，所述第零层层间膜106主要填充在所述多晶硅硅伪栅104之间的区域中。而在所述第零层层间膜106表面的凹陷区域201中则会有所述第零层层间膜106残留，这时请参考图2B所示。
步骤四、如图2C所示，进行无选择性的多晶硅减薄工艺即进行POP工艺，所述多晶硅减薄工艺对所述多晶硅伪栅104和所述第零层层间膜106的刻蚀速率相同。现有方法会形成如下两个缺陷：
第一、如图1D所示，虚线圈204所示区域对应于一个凹陷区域201，在虚线圈204所示区域中，在经过所述多晶硅减薄工艺之后，所述硬质掩模层202依然会有保留，这会使得虚线圈204所示区域中的多晶硅伪栅104的表面无法打开。这会在完成如图1E所示的所述多晶硅伪栅104的去除工艺后，虚线圈204所示区域中的所述多晶硅伪栅104无法被去除；图1E中所述多晶硅伪栅104被去除的区域用标记203标出。区域203中会进行金属栅的填充，而虚线圈204所示区域中则无法实现金属栅的填充。
第二、如图2C所示，在所述多晶硅伪栅104的表面具有标记201c所示的凹陷区域，凹陷区域201c为图2A中的凹陷区域201的分布区域。最后会使得所述多晶硅伪栅104在各区域的高度不同，最后会影响器件的性能。
发明内容
本发明所要解决的技术问题是提供一种虚拟栅的平坦化方法，能将表面不平坦的虚拟栅的顶部表面完全打开，从而能实现将虚拟栅的完全去除并从而提高产品良率；能提高虚拟栅的高度一致性，提高器件性能。
为解决上述技术问题，本发明提供的虚拟栅的平坦化方法包括如下步骤：
步骤一、在半导体衬底上形成由第一栅介质层和多晶硅伪栅叠加形成的虚拟栅；所述半导体衬底上具有不平坦的区域，所述多晶硅伪栅的表面也不平坦。
步骤二、在所述多晶硅伪栅的顶部区域形成第零层层间膜；位于所述多晶硅伪栅顶部的所述第零层层间膜的表面具有随所述多晶硅伪栅的表面变化的不平坦结构。
步骤三、进行第一次化学机械研磨工艺，所述第一次化学机械研磨工艺对所述第零层层间膜的研磨速率大于对所述多晶硅伪栅的研磨速率；所述第一次化学机械研磨工艺完成后，在所述多晶硅伪栅的表面凹陷区域中会残留有所述第零层层间膜，且所述多晶硅伪栅的表面凹陷区域中的所述第零层层间膜的表面低于所述多晶硅伪栅的表面凹陷区域外的表面。
步骤四、进行第二次平坦化工艺，所述第二次平坦化工艺对所述第零层层间膜的去除速率小于对所述多晶硅伪栅的去除速率，所述第二次平坦化工艺使所述多晶硅伪栅的表面凹陷区域中的所述第零层层间膜的表面和所述多晶硅伪栅的表面凹陷区域外的表面相平。
步骤五、进行无选择性的多晶硅减薄工艺，所述多晶硅减薄工艺对所述多晶硅伪栅和所述第零层层间膜的刻蚀速率相同，所述多晶硅减薄工艺将所述多晶硅伪栅表面都暴露出来且使各区域的所述多晶硅伪栅的表面相平。
进一步的改进是，步骤一包括如下分步骤：
步骤11、在半导体衬底上依次形成第一栅介质层和多晶硅伪栅。
步骤12、光刻定义出所述虚拟栅的形成区域，依次对所述多晶硅伪栅和所述第一栅介质层进行刻蚀形成由所述第一栅介质层和所述多晶硅伪栅叠加而成的所述虚拟栅。
进一步的改进是，步骤12中还采用硬质掩模层，在进行所述虚拟栅的光刻定义之前还包括在所述多晶硅伪栅的表面形成所述硬质掩模层的步骤；在所述虚拟栅的刻蚀工艺中先刻蚀所述硬质掩模层，之后再依次刻蚀所述多晶硅伪栅和所述第一栅介质层。
进一步的改进是，在步骤一形成所述虚拟栅之后以及步骤二形成所述第零层层间膜之前，还包括采用以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺。
进一步的改进是，所述半导体器件为鳍式晶体管。
步骤一中所述半导体衬底上形成有由对所述半导体衬底进行刻蚀形成的鳍体，在所述鳍体之间形成有浅沟槽，在所述浅沟槽的底部区域中填充有场氧；所述场氧的顶部表面低于所述鳍体的顶部表面使所述半导体衬底的表面不平坦。
所述虚拟栅覆盖对应的所述鳍体的侧面或者所述鳍体的侧面和顶部表面。
进一步的改进是，以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺包括：
在所述虚拟栅两侧的所述鳍体中形成凹槽。
在所述凹槽中填充嵌入式外延层。
进行源漏注入在所述虚拟栅两侧的所述嵌入式外延层中形成源区和漏区。
进一步的改进是，进行源漏注入之前还包括在所述虚拟栅的侧面形成侧墙的步骤。
进一步的改进是，所述半导体衬底为硅衬底，所述第零层层间膜的材料为氧化硅；所述硬质掩模层的材料包括氧化硅或氮化硅。
进一步的改进是，步骤三中，所述第一次化学机械研磨工艺停止在所述硬质掩模层上。
步骤四中，所述第二次平坦化工艺对所述第零层层间膜的去除速率小于对所述硬质掩模层的去除速率。
步骤五中，所述多晶硅减薄工艺对所述多晶硅伪栅、所述第零层层间膜和所述硬质掩模层的刻蚀速率相同。
进一步的改进是，所述半导体器件的工艺技术节点为16nm以下。
进一步的改进是，所述浅沟槽中填充的所述场氧采用可流动化学气相沉积工艺形成。
进一步的改进是，步骤11中所述多晶硅伪栅通过沉积无定形多晶硅形成，在所述多晶硅伪栅的沉积工艺完成之后，还包括进行紫外线处理或快速热退火处理以去除所述多晶硅伪栅中的杂质。
进一步的改进是，所述多晶硅伪栅的沉积厚度为步骤二中，所述第零层层间膜的厚度为/>
进一步的改进是，所述第一次化学机械研磨工艺对所述第零层层间膜的研磨速率和对所述多晶硅伪栅的研磨速率的比值大于5:1。
进一步的改进是，所述第二次平坦化工艺对所述第零层层间膜的去除速率和对所述多晶硅伪栅的去除速率的比值为1:2～1:4。
进一步的改进是，所述第二次平坦化工艺采用化学机械研磨实现；或者，所述第二次平坦化工艺采用干法刻蚀工艺实现。
本发明针对虚拟栅的高低不平的表面，在现有工艺中的化学机械研磨工艺即第一次化学机械研磨工艺和无选择性的多晶硅减薄工艺的基础上增加了一次平坦化工艺，即第二次平坦化工艺，第二次平坦化工艺中对第零层层间膜的去除速率小于对多晶硅伪栅的去除速率，这样就能实现将较高的虚拟栅的多晶硅伪栅表面和位于凹陷区域中剩余的第零层层间膜的表面拉平，这样后续完成无选择性的多晶硅减薄工艺能保证将表面不平坦的虚拟栅的顶部表面完全打开，从而能实现将虚拟栅的完全去除并从而提高产品良率；还能提高虚拟栅的高度一致性，提高器件性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1E是现有虚拟栅的平坦化方法各步骤中的器件立体结构示意图；
图2A-图2C是现有虚拟栅的平坦化方法各步骤中的器件剖面结构示意图；
图3是本发明实施例虚拟栅的平坦化方法的流程图；
图4A-图4D是本发明实施例虚拟栅的平坦化方法各步骤中的器件剖面结构示意图。
具体实施方式
如图3所示，是本发明实施例虚拟栅的平坦化方法的流程图；如图4A至图4D所示，是本发明实施例虚拟栅的平坦化方法各步骤中的器件剖面结构示意图，剖面位置请参考图1C中的AA线，本发明实施例虚拟栅的平坦化方法包括如下步骤：
步骤一、如图4A所示，在半导体衬底101上形成由第一栅介质层301和多晶硅伪栅104叠加形成的虚拟栅；所述半导体衬底101上具有不平坦的区域，所述多晶硅伪栅104的表面也不平坦，例如在所述多晶硅伪栅104的表面具有凹陷区域201。
本发明实施例中，步骤一包括如下分步骤：
步骤11、在半导体衬底101上依次形成第一栅介质层301和多晶硅伪栅104。
较佳选择为，所述多晶硅伪栅104通过沉积无定形多晶硅形成，在所述多晶硅伪栅104的沉积工艺完成之后，还包括进行紫外线处理或快速热退火处理以去除所述多晶硅伪栅104中的杂质。
所述多晶硅伪栅104的沉积厚度为后续步骤二中的第零层层间膜106的厚度为/>
步骤12、光刻定义出所述虚拟栅的形成区域，依次对所述多晶硅伪栅104和所述第一栅介质层301进行刻蚀形成由所述第一栅介质层301和所述多晶硅伪栅104叠加而成的所述虚拟栅。
更优选择为，步骤12中还采用硬质掩模层202，在进行所述虚拟栅的光刻定义之前还包括在所述多晶硅伪栅104的表面形成所述硬质掩模层202的步骤；在所述虚拟栅的刻蚀工艺中先刻蚀所述硬质掩模层202，之后再依次刻蚀所述多晶硅伪栅104和所述第一栅介质层301。所述硬质掩模层202请参考图1B所示。
在步骤一形成所述虚拟栅之后以及后续步骤二形成第零层层间膜106之前，还包括采用以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺。所述半导体器件为鳍式晶体管。所述半导体器件的工艺技术节点为16nm以下。
步骤一中所述半导体衬底101上形成有由对所述半导体衬底101进行刻蚀形成的鳍体102，在所述鳍体102之间形成有浅沟槽，在所述浅沟槽的底部区域中填充有场氧103；所述场氧103的顶部表面低于所述鳍体102的顶部表面使所述半导体衬底101的表面不平坦。所述浅沟槽中填充的所述场氧103采用可流动化学气相沉积工艺形成。
所述虚拟栅覆盖对应的所述鳍体102的侧面或者所述鳍体102的侧面和顶部表面。
以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺包括：
在所述虚拟栅两侧的所述鳍体102中形成凹槽。
在所述凹槽中填充嵌入式外延层105。所述嵌入式外延层105的结构请参考图1C所示。
进行源漏注入在所述虚拟栅两侧的所述嵌入式外延层105中形成源区和漏区。
进行源漏注入之前还包括在所述虚拟栅的侧面形成侧墙的步骤。
通常，所述半导体衬底101为硅衬底，所述第零层层间膜106的材料为氧化硅；所述硬质掩模层202的材料包括氧化硅或氮化硅。所述侧墙的材料包括氧化硅或氮化硅。
步骤二、如图4A所示，在所述多晶硅伪栅104的顶部区域形成第零层层间膜106；位于所述多晶硅伪栅104顶部的所述第零层层间膜106的表面具有随所述多晶硅伪栅104的表面变化的不平坦结构，例如在所述第零层层间膜106的表面具有凹陷区域201a,凹陷区域201a位于凹陷区域201的上方且随凹陷区域201分布。
步骤三、如图4B所示，进行第一次化学机械研磨工艺，所述第一次化学机械研磨工艺对所述第零层层间膜106的研磨速率大于对所述多晶硅伪栅104的研磨速率。较佳选择为：所述第一次化学机械研磨工艺对所述第零层层间膜106的研磨速率和对所述多晶硅伪栅104的研磨速率的比值大于5:1。
所述第一次化学机械研磨工艺完成后，在所述多晶硅伪栅104的表面凹陷区域中会残留有所述第零层层间膜106，且所述多晶硅伪栅104的表面凹陷区域中的所述第零层层间膜106的表面低于所述多晶硅伪栅104的表面凹陷区域外的表面，所述第一次化学机械研磨工艺完成之后，在所述第零层层间膜106的表面会形成凹陷区域201b，凹陷区域201b位于凹陷区域201的上方且随凹陷区域201分布。
所述第一次化学机械研磨工艺停止在所述硬质掩模层202上。如图1C所示，所述第一次化学机械研磨工艺完成之后位于所述多晶硅伪栅104顶部的所述第零层层间膜106基本被去除，所述第零层层间膜106主要填充在所述多晶硅硅伪栅104之间的区域中。而在所述第零层层间膜106表面的凹陷区域201中则会有所述第零层层间膜106残留，这时请参考图4B所示。
步骤四、如图4C所示，进行第二次平坦化工艺，所述第二次平坦化工艺对所述第零层层间膜106的去除速率小于对所述多晶硅伪栅104的去除速率。较佳选择为，所述第二次平坦化工艺对所述第零层层间膜106的去除速率和对所述多晶硅伪栅104的去除速率的比值为1:2～1:4。
本发明实施例中，所述第二次平坦化工艺采用化学机械研磨实现。在其他实施例中也能为：所述第二次平坦化工艺采用干法刻蚀工艺实现。
所述第二次平坦化工艺使所述多晶硅伪栅104的表面凹陷区域中的所述第零层层间膜106的表面和所述多晶硅伪栅104的表面凹陷区域外的表面相平,直线401表示相平的所述第零层层间膜106的表面和所述多晶硅伪栅104的表面。
当在所述多晶硅伪栅104的表面形成有所述硬质掩模层201时，所述第二次平坦化工艺对所述第零层层间膜106的去除速率小于对所述硬质掩模层202的去除速率。
步骤五、如图4D所示，进行无选择性的多晶硅减薄工艺，所述多晶硅减薄工艺对所述多晶硅伪栅104和所述第零层层间膜106的刻蚀速率相同，所述多晶硅减薄工艺将所述多晶硅伪栅104表面都暴露出来且使各区域的所述多晶硅伪栅104的表面相平。
当在所述多晶硅伪栅104的表面形成有所述硬质掩模层201时，所述多晶硅减薄工艺对所述多晶硅伪栅104、所述第零层层间膜106和所述硬质掩模层202的刻蚀速率相同。
本发明实施例针对虚拟栅的高低不平的表面，在现有工艺中的化学机械研磨工艺即第一次化学机械研磨工艺和无选择性的多晶硅减薄工艺的基础上增加了一次平坦化工艺，即第二次平坦化工艺，第二次平坦化工艺中对第零层层间膜106的去除速率小于对多晶硅伪栅104的去除速率，这样就能实现将较高的虚拟栅的多晶硅伪栅104表面和位于凹陷区域中剩余的第零层层间膜106的表面拉平，这样后续完成无选择性的多晶硅减薄工艺能保证将表面不平坦的虚拟栅的顶部表面完全打开，从而能实现将虚拟栅的完全去除并从而提高产品良率，如能消除现有技术对应的图1E中虚线圈204处对应的硬质掩模层202无法完全去除并从而使底部的多晶硅伪栅104无法去除的缺陷，而当多晶硅伪栅104无法去除时，则对应的区域中则无法形成金属栅，从而会造成良率损失。
本发明实施例还能提高虚拟栅的高度一致性，提高器件性能，比较图2C和图4D可知，本发明实施例对应的图4D中的虚拟栅的高度一致性要明显好于现有技术对应的图2C中的虚拟栅的高度一致性，所以，本发明实施例能提高器件性能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种虚拟栅的平坦化方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底上形成由第一栅介质层和多晶硅伪栅叠加形成的虚拟栅；所述半导体衬底上具有不平坦的区域，所述多晶硅伪栅的表面也不平坦；
步骤二、在所述多晶硅伪栅的顶部区域形成第零层层间膜；位于所述多晶硅伪栅顶部的所述第零层层间膜的表面具有随所述多晶硅伪栅的表面变化的不平坦结构；
步骤三、进行第一次化学机械研磨工艺，所述第一次化学机械研磨工艺对所述第零层层间膜的研磨速率大于对所述多晶硅伪栅的研磨速率；所述第一次化学机械研磨工艺完成后，在所述多晶硅伪栅的表面凹陷区域中会残留有所述第零层层间膜，且所述多晶硅伪栅的表面凹陷区域中的所述第零层层间膜的表面低于所述多晶硅伪栅的表面凹陷区域外的表面；
步骤四、进行第二次平坦化工艺，所述第二次平坦化工艺对所述第零层层间膜的去除速率小于对所述多晶硅伪栅的去除速率，所述第二次平坦化工艺使所述多晶硅伪栅的表面凹陷区域中的所述第零层层间膜的表面和所述多晶硅伪栅的表面凹陷区域外的表面相平；
步骤五、进行无选择性的多晶硅减薄工艺，所述多晶硅减薄工艺对所述多晶硅伪栅和所述第零层层间膜的刻蚀速率相同，所述多晶硅减薄工艺将所述多晶硅伪栅表面都暴露出来且使各区域的所述多晶硅伪栅的表面相平。
2.如权利要求1所述的虚拟栅的平坦化方法，其特征在于：步骤一包括如下分步骤：
步骤11、在半导体衬底上依次形成第一栅介质层和多晶硅伪栅；
步骤12、光刻定义出所述虚拟栅的形成区域，依次对所述多晶硅伪栅和所述第一栅介质层进行刻蚀形成由所述第一栅介质层和所述多晶硅伪栅叠加而成的所述虚拟栅。
3.如权利要求2所述的虚拟栅的平坦化方法，其特征在于：步骤12中还采用硬质掩模层，在进行所述虚拟栅的光刻定义之前还包括在所述多晶硅伪栅的表面形成所述硬质掩模层的步骤；在所述虚拟栅的刻蚀工艺中先刻蚀所述硬质掩模层，之后再依次刻蚀所述多晶硅伪栅和所述第一栅介质层。
4.如权利要求3所述的虚拟栅的平坦化方法，其特征在于：在步骤一形成所述虚拟栅之后以及步骤二形成所述第零层层间膜之前，还包括采用以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺。
5.如权利要求4所述的虚拟栅的平坦化方法，其特征在于：所述半导体器件为鳍式晶体管；
步骤一中所述半导体衬底上形成有由对所述半导体衬底进行刻蚀形成的鳍体，在所述鳍体之间形成有浅沟槽，在所述浅沟槽的底部区域中填充有场氧；所述场氧的顶部表面低于所述鳍体的顶部表面使所述半导体衬底的表面不平坦；
所述虚拟栅覆盖对应的所述鳍体的侧面或者所述鳍体的侧面和顶部表面。
6.如权利要求5所述的虚拟栅的平坦化方法，其特征在于：以所述虚拟栅为自对准条件的半导体器件的正面工艺结构的形成工艺包括：
在所述虚拟栅两侧的所述鳍体中形成凹槽；
在所述凹槽中填充嵌入式外延层；
进行源漏注入在所述虚拟栅两侧的所述嵌入式外延层中形成源区和漏区。
7.如权利要求6所述的虚拟栅的平坦化方法，其特征在于：所述半导体衬底为硅衬底，所述第零层层间膜的材料为氧化硅；所述硬质掩模层的材料包括氧化硅或氮化硅。
8.如权利要求7所述的虚拟栅的平坦化方法，其特征在于：步骤三中，所述第一次化学机械研磨工艺停止在所述硬质掩模层上；
步骤四中，所述第二次平坦化工艺对所述第零层层间膜的去除速率小于对所述硬质掩模层的去除速率；
步骤五中，所述多晶硅减薄工艺对所述多晶硅伪栅、所述第零层层间膜和所述硬质掩模层的刻蚀速率相同。
9.如权利要求6所述的虚拟栅的平坦化方法，其特征在于：所述半导体器件的工艺技术节点为16nm以下。
10.如权利要求5所述的虚拟栅的平坦化方法，其特征在于：所述浅沟槽中填充的所述场氧采用可流动化学气相沉积工艺形成。
11.如权利要求10所述的虚拟栅的平坦化方法，其特征在于：步骤11中所述多晶硅伪栅通过沉积无定形多晶硅形成，在所述多晶硅伪栅的沉积工艺完成之后，还包括进行紫外线处理或快速热退火处理以去除所述多晶硅伪栅中的杂质。
12.如权利要求11所述的虚拟栅的平坦化方法，其特征在于：所述多晶硅伪栅的沉积厚度为步骤二中，所述第零层层间膜的厚度为/>
13.如权利要求1所述的虚拟栅的平坦化方法，其特征在于：所述第一次化学机械研磨工艺对所述第零层层间膜的研磨速率和对所述多晶硅伪栅的研磨速率的比值大于5:1。
14.如权利要求13所述的虚拟栅的平坦化方法，其特征在于：所述第二次平坦化工艺对所述第零层层间膜的去除速率和对所述多晶硅伪栅的去除速率的比值为1:2～1:4。
15.如权利要求1或14所述的虚拟栅的平坦化方法，其特征在于：所述第二次平坦化工艺采用化学机械研磨实现；或者，所述第二次平坦化工艺采用干法刻蚀工艺实现。
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