CN101154665B - 半导体器件的制造方法 - Google Patents
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Abstract
一种半导体器件包括：半导体衬底，具有隔离区和包括栅极形成带的有源区；隔离层，形成在半导体衬底的隔离区内以暴露有源区的包括栅极形成带的部分的侧表面，以使得有源区的包含栅极形成带的部分组成鳍图案；硅外延层，形成于包含鳍图案的有源区上；以及栅极，形成以覆盖其上形成有硅外延层的鳍图案。
Description
技术领域
本发明涉及一种半导体器件，更特别地涉及一种形成有鳍晶体管以减少等待态漏电流和增加驱动电流的半导体器件及其制造方法。
背景技术
当100nm以下的设计规则应用到制作半导体器件时，晶体管降低的沟道长度和宽度以及结区的增加的掺杂浓度由于增加的电场的数量而引起结漏电流的增加。然后，通过使用具有常规平面沟道结构的晶体管难以获得在高集成半导体器件中所要求的阈值电压，并且有改善半导体器件的刷新特性的限制。
这样，致力于增加沟道长度而研究了具有三维沟道结构的晶体管。鳍晶体管是具有三维沟道结构的一种类型。为了形成鳍晶体管，通过使隔离层凹进形成具有突出的有源区的鳍图案，然后形成栅极以覆盖鳍图案。在鳍晶体管中，由于漏致势垒降低(DIBL)的降低抑制了短沟道效应，而且因为沟道形成于有源区的所有的三个暴露的表面上，所以显著改善了电流驱动特性。
然而，常规鳍晶体管因为阈值电压降低而具有等待态漏电流增加的问题。为了解决增加的等待态漏电流(standby leakage current)导致的问题，建议了采取负字线的方法。然而，由于半导体器件的复杂的制造工序和复杂的电路，也由于半导体器件的增加的电力消耗，这个方法对于实际应用是不实际的。
此外，随着半导体器件的集成度的增加，常规鳍晶体管由于降低的驱动电流而存在问题。为解决降低的驱动电流导致的问题而提出的一种方法是增加鳍图案的高度。然而，通过增加鳍图案的高度产生了如下面的更多的缺陷。
首先，作为形成隔离层的工艺，为了改善沟槽的间隙-填充能力，比如玻璃上旋涂(SOG)氧化物层的可流动绝缘层填充在沟槽的下端内，且高密度等离子体(HDP)氧化物形成于SOG氧化层上。在这种情况，鳍图案的增加的高度导致隔离层增加的损失，且隔离层的损失将导致具有高湿法蚀刻速率的SOG氧化物层的暴露，因此使半导体器件的隔离特性退化。
第二，增加鳍图案的高度可以导致在接下来的栅极形成工艺中差的蚀刻性能，栅极可能因此短路而导致器件失效。
这样，为了解决上述有关半导体器件的高集成的问题，需要在相同的鳍图案高度和相同的阈值电压下，减少晶体管的等待态漏电流并增加驱动电流。
发明内容
由于向高集成的趋势，本发明的实施例针对形成有鳍晶体管以减少等待态漏电流并防止驱动电流降低的半导体器件及其制造方法。
在一个实施例中，半导体器件包括：半导体衬底，具有隔离区和包含栅极形成带的有源区；隔离层，形成于半导体衬底的隔离区内以暴露有源区的包含栅极形成带的部分的侧表面，这样有源区的包含栅极形成带的部分组成鳍图案；硅外延层，形成于包含鳍图案的有源区上；以及栅极，形成以覆盖其上形成有硅外延层的鳍图案。
鳍图案具有100～1,500
的高度。
硅外延层形成至50～500
的厚度。
硅外延层包括纯硅外延层或含有Ge的SixGe(1-x)外延层。
在另一个实施例中，制造半导体器件的方法包括步骤：在具有隔离区和包含栅极形成带的有源区的半导体衬底的隔离区中形成隔离层，以暴露有源区的包含栅极形成带的部分的侧表面，这样有源区的包含栅极形成带的部分组成鳍图案；在包含鳍图案的有源区上形成硅外延层；以及形成栅极以覆盖其上形成有硅外延层的鳍图案。
形成隔离层以暴露有源区的界定了栅极形成带的部分的侧表面的步骤包括步骤：在半导体衬底的隔离区内形成隔离层；在具有形成于其中的隔离层的半导体衬底上形成线型的第一掩模图案，以暴露有源区的栅极形成带和隔离层；在包含第一掩模图案的半导体衬底上形成第二掩模图案，以暴露有源区的栅极形成带和隔离层的与栅极形成带相邻的部分；使用第一和第二掩模图案作为蚀刻掩模，蚀刻隔离层的与栅极形成带相邻的暴露的部分；以及除去第一和第二掩模图案。
执行蚀刻隔离层的与栅极形成带相邻的暴露部分的步骤以使得有源区的界定栅极形成带的部分的侧表面以100～1,500
的高度被暴露。
蚀刻隔离层的与栅极形成带相邻的暴露部分的步骤通过干法等离子体蚀刻执行。
在形成隔离层的步骤之后和形成硅外延层之前，该方法还包括湿法蚀刻隔离层的与栅极形成带相邻的暴露的部分，以增加隔离层的与栅极形成带相邻的部分的蚀刻面积。
形成硅外延层的步骤在真空腔或真空炉中在500～900℃温度和在5mTorr至30Torr的压强下执行。
形成硅外延层的步骤使用SiH4气体、Si2H6气体和SiH2Cl2气体中的一种作为源气体和使用HCl气体或H2气体作为反应气体执行。
硅外延层形成至50～500
的厚度。
硅外延层形成为纯硅外延层或含有Ge的SixGe(1-x)外延层。
在再一个实施例中，制造半导体器件的方法包括步骤：在具有隔离区和包含栅极形成带的有源区的半导体衬底的隔离区中形成隔离层；在具有形成于其中的隔离层的半导体衬底上形成线型的第一掩模图案，以暴露有源区的栅极形成带和隔离层；在包含第一掩模图案的半导体衬底上形成第二掩模图案，以暴露有源区的栅极形成带和隔离层的与栅极形成带相邻的部分；蚀刻隔离层的与栅极形成带相邻的暴露的部分，因此形成其中有源区的栅极形成区突出的鳍图案；除去第一和第二掩模图案；在包含鳍图案的有源区上形成硅外延层；以及形成栅极以覆盖其上形成有硅外延层的鳍图案。
鳍图案形成至具有100～1,500
的高度。
为形成鳍图案，隔离层的与栅极形成带相邻的暴露部分的蚀刻通过干法等离子体蚀刻执行。
在除去第一和第二掩模图案的步骤之后和形成硅外延层的步骤之前，该方法还包括执行湿法蚀刻以增加与鳍图案相邻的隔离层的部分的蚀刻面积。
使用稀释HF溶液或稀释NH4+HF溶液进行湿法蚀刻。
形成硅外延层的步骤在真空腔或真空炉中在500～900℃温度和在5mTorr至30Torr的压强下执行。
形成硅外延层的步骤使用SiH4气体、Si2H6气体和SiH2Cl2气体中的一种作为源气体和使用HCl气体或H2气体作为反应气体执行。
硅外延层形成至50～500
的厚度。
硅外延层形成为纯硅外延层或含有Ge杂质的SixGe(1-x)外延层。
在除去第一和第二掩模图案的步骤之后和在有源区上形成硅外延层的步骤之前，该方法还包括烘培除去了第一和第二掩模图案的半导体衬底的步骤，以增加硅外延层的生长速率。
烘培在600～950℃的温度和H2及N2气氛下执行。
在除去第一和第二掩模图案的步骤之后和在有源区上形成硅外延层的步骤之前，该方法还包括对除去第一和第二掩模图案的半导体衬底执行干法清洗工艺，以改善硅外延层的生长均匀性。
干法清洗工艺使用HF和水蒸汽或使用包括HF气体、NF3气体、CF4气体或CHF3气体中的一种的等离子体来执行。
形成栅极的步骤包括步骤：在包含硅外延层的半导体衬底上形成栅极绝缘层；接下来在栅极绝缘层上形成栅极导电层和硬质掩模层；以及蚀刻硬质掩模层、栅极导电层和栅极绝缘层。
栅极绝缘层由SiO2层、SiON层、Al2O3层、HfO2层、ZrO2层、TiO2层和Ta2O5层中的任何一种制成。
栅极导电层由多晶硅层和WSi2层、W层、CoSi2层、NiSi2层、TaSi2层、TiSi2层、Ti层、TaN层和TiN层中的任何一种的叠层制成。
附图说明
图1是示出根据本发明的实施例的鳍晶体管的布局的平面图。
图2A至2F是沿图1的线A-A’的截面图，图示了制造按照本发明的实施例的半导体器件的方法的工艺步骤。
具体执行方式
在如图1所示的本发明中，由第一掩模图案122和第二掩模图案124组成的双掩模图案120形成于半导体衬底100上，该半导体衬底100具有形成于其中的隔离层110，这样有源区102的栅极形成带106和隔离层110的与其相邻的部分被暴露。然后，通过使用双掩模图案120作为蚀刻掩模蚀刻暴露的有源区102的栅极形成带106和隔离层110的与其相邻的部分来形成鳍图案108，其中有源区102的栅极形成带106向上突出。
此后，硅外延层生长在鳍图案108上以增加栅极形成带106的面积，并形成栅极以覆盖包含硅外延层的鳍图案108，结果形成鳍晶体管。
结果，根据本发明的实施例，晶体管的沟道宽度和阈值电压增加，并且在等待态模式通过沟道的漏电流减少和驱动电流增加。而且，根据本发明的实施例，不必为增加驱动电流而增加鳍图案的高度。这样，能防止隔离层的损失，并且当后面形成栅极时将不会有困难，因此改善了可靠性并增加半导体器件的产量。
之后，将参考沿图1的线A-A’的截面图图2A至2F详细地描述按照本发明的实施例制造半导体器件的方法的工艺步骤。
参考图2A，半导体衬底200具有包含栅极形成带的有源区202和隔离区204。硬质掩模(没有示出)形成于半导体衬底200上以暴露隔离区204。硬质掩模(没有示出)可以由氧化物层和氮化物层的叠层制成。通过使用硬质掩模作为蚀刻掩模蚀刻暴露的隔离区204来形成沟槽T。
侧壁氧化物层212形成于沟槽T的表面上，且衬垫氮化物层214形成于包含侧壁氧化物层212的硬质掩模上。隔离层216形成于衬垫氮化物层214上以填充沟槽T。绝缘层216由高密度等离子体-化学气相沉积(HDP-CVD)氧化物层、四乙氧基硅烷(O3-TEOS)氧化物层或玻璃上旋涂(SOG)层的单层，或它们的任何组合的叠层制成。在化学和机械抛光(在下文为“CMPing”)绝缘层216和衬垫氮化物层214以暴露硬质掩模之后，通过以限定(或界定)有源区202的方式除去暴露的硬质掩模，隔离层210形成于半导体衬底200的隔离区204内。
参考图2B，第一掩模图案(见图1，122)形成于具有隔离层210的半导体衬底200上以暴露有源区202的栅极形成带和隔离层210。第二掩模图案224形成于包含第一掩模图案的半导体衬底200上以暴露有源区202的栅极形成区和隔离层210的与栅极形成区相邻的部分。如图1所示，第一掩模图案122以暴露有源区202的栅极形成带和隔离层210的方式形成为线型。
参考图2C，有源区202的暴露的栅极形成带和隔离层210的与栅极形成带相邻的暴露的部分使用由第一掩模图案和第二掩模图案224制成的双掩模图案作为蚀刻掩模被初级蚀刻，并且通过这样，形成鳍图案208以使得有源区202的栅极形成带突出。然后，除去作为蚀刻掩模的第一和第二掩模图案。图2C所示的W1指示被局部地和初级地蚀刻的隔离层210的蚀刻面积。
这里，形成鳍图案208的初级蚀刻可以由使用等离子体的干法蚀刻进行从而形成具有100～1,500
高度的鳍图案208。当执行初级蚀刻时，由于有源区202和隔离层210之间蚀刻选择率的差异，大部分隔离层210被蚀刻，但有源区202的蚀刻的量不多。结果形成鳍图案208。因此，由于为形成鳍图案208的蚀刻使用包括第一掩模图案和第二掩模图案224的双掩模图案来执行，根据本发明的实施例，可以防止隔离层210的不期望的损失。
参考图2D，形成有鳍图案208的半导体衬底200被二级蚀刻以增加隔离层210的蚀刻面积W2。以使用稀释HF溶液和稀释NH4+HF溶液的湿法蚀刻来执行二级蚀刻工艺。
参考图2E，通过在经历过初级和二级蚀刻工艺的半导体衬底200上进行选择外延生长，硅外延层230形成于其侧表面被暴露的有源区202的栅极形成带上，即在包含鳍图案208的有源区202的部分上。硅外延层230包括纯硅外延层或含有Ge杂质的SixGe(1-x)外延层并形成至50～500的厚度。同样，硅外延层230在真空腔或真空炉中在500～900℃温度和在5mTorr至30Torr的压强下使用SiH4气体、Si2H6气体和SiH2Cl2气体中的一种作为源气体和使用HCl气体或H2气体作为反应气体而形成。
同时，优选地，在通过选择外延生长形成硅外延层230之前，执行烘培工艺以增加硅外延层230的生长速率和执行干法清洗工艺以改善硅外延层230的生长均匀性。
烘培在600～950℃的温度和H2及N2气氛下执行，干法清洗工艺使用HF和水蒸汽或使用包括HF气体、NF3气体、CF4气体或CHF3气体中的任何一种的等离子体来执行。
在本发明的实施例中，因为硅外延层230通过对形成有鳍图案208的半导体衬底200实施选择外延生长而形成于有源区202的栅极形成带的表面上，所以鳍图案208周围的有源区202的面积增加，籍此晶体管的沟道宽度能够增加。因此，根据本发明的实施例，晶体管的驱动电流能增加。
参考图2F，栅极绝缘层242形成于形成有硅外延层的半导体衬底200上。栅极绝缘层242由SiO2层、SiON层、Al2O3层、HfO2层、ZrO2层、TiO2层和Ta2O5层中的任何一种制成。由多晶硅层和金属基层制成的栅极导电层244形成于栅极绝缘层242上。金属基层包括WSi2层、W层、CoSi2层、NiSi2层、TaSi2层、TiSi2层、Ti层、TaN层和TiN层中的任何一种。由氮化硅(Si3N4)制成的硬质掩模层246形成于栅极导电层244上。通过蚀刻硬质掩模层246、栅极导电层244和栅极绝缘层242，形成了栅极240，其覆盖形成有硅外延层230的鳍图案208。
此后，通过在栅极240两侧的有源区内形成源/漏区带来完成鳍晶体管的形成。
如从上面的描述可见的，因为根据本发明的实施例使用双掩模图案实施了为形成鳍图案的蚀刻工艺，所以避免了隔离层的不期望的损失，并且因为根据本发明的实施例，硅外延层形成在鳍图案上，所以增加了晶体管的沟道宽度。
因此，在本发明中，可以减少由于沟道宽度降低的逆窄效应和增加阈值电压，因此抑制了等待态漏电流。
同样，在本发明中，由于沟道宽度增加，单位单元的晶体管的驱动电流增加，通过这些，可以增加鳍晶体管的工作余量。
此外，在本发明中，由于沟道宽度增加，可以降低沟道电阻并增加整个半导体器件的工作速度。因此，防止了由于独立单元晶体管的驱动速度的降低导致的比特单位的误操作，并增加制造产量。
另外，在本发明中，当假设相同的驱动电流时，因为降低了鳍图案的高度，所以形成隔离层的间隙-填充工艺能被容易地执行，并且当执行接下来的形成栅极的工艺时，可以防止栅极短路，籍此改善了栅极和半导体器件的可靠性。
结果，在本发明中，当形成鳍晶体管时，因为使用双掩模图案形成鳍图案且硅外延层形成于鳍图案上，所以增加了晶体管的沟道宽度。因此，在本发明中，通过沟道宽度的增加降低了晶体管的等待态漏电流，和防止了由于半导体器件的高集成导致的驱动电流的减少。
虽然为说明的目的描述了本发明的具体实施例，本领域的技术人员应该理解各种修改、添加和替换是可能的，只要不偏离如在所附的权利要求中公开的发明的范围和精神。
本发明要求2006年9月29日提交的韩国专利申请No.10-2006-0096543的优先权，将其全文引用结合于此。
Claims (16)
1.一种制造半导体器件的方法，包括步骤：
在具有隔离区和包括栅极形成带的有源区的半导体衬底的隔离区内形成隔离层；
在形成有所述隔离层的所述半导体衬底上形成线型的第一掩模图案，以暴露所述有源区的栅极形成带和所述隔离层；
在包含所述第一掩模图案的半导体衬底上形成第二掩模图案，以暴露所述有源区的栅极形成带和所述隔离层的与所述栅极形成带相邻的部分；
蚀刻所述隔离层的与栅极形成带相邻的暴露部分以形成其中所述有源区的栅极形成带突出的鳍图案；
除去所述第一和第二掩模图案；
在包含所述鳍图案的所述有源区上形成硅外延层；以及
形成栅极以覆盖其上形成有所述硅外延层的所述鳍图案。
2.如权利要求1所述的方法，其中所述鳍图案形成至具有100～
的高度。
3.如权利要求1所述的方法，其中为形成所述鳍图案，所述隔离层的与栅极形成带相邻的暴露部分的蚀刻由干法等离子体蚀刻执行。
4.如权利要求1所述的方法，其中，在除去所述第一和第二掩模图案的步骤之后和形成所述硅外延层的步骤之前，该方法还包括步骤：
执行湿法蚀刻以增加所述隔离层的与所述鳍图案相邻的部分的蚀刻面积。
5.如权利要求4所述的方法，其中所述湿法蚀刻使用稀释HF溶液或稀释NH4+HF溶液来进行。
6.如权利要求1所述的方法，其中形成所述硅外延层的步骤在真空腔或真空炉中在500～900℃温度和在5mTorr至30Torr的压强下执行。
7.如权利要求1所述的方法，其中形成所述硅外延层的步骤使用SiH4气体、Si2H6气体和SiH2Cl2气体中的一种作为源气体和使用HCl气体或H2气体作为反应气体执行。
8.如权利要求1所述的方法，其中硅外延层形成至50～
的厚度。
9.如权利要求1所述的方法，其中所述硅外延层形成为纯硅外延层或含有Ge杂质的SixGe(1-x)外延层。
10.如权利要求1所述的方法，其中，在除去所述第一和第二掩模图案的步骤之后和在所述有源区上形成所述硅外延层的步骤之前，该方法还包括步骤：
烘培除去了所述第一和第二掩模图案的所述半导体衬底，以增加所述硅外延层的生长速率。
11.如权利要求10所述的方法，其中烘培在600～950℃的温度和H2及N2气氛下执行。
12.如权利要求1所述的方法，其中，在除去所述第一和第二掩模图案的步骤之后和在所述有源区上形成所述硅外延层的步骤之前，该方法还包括步骤：
对于除去了所述第一和第二掩模图案的所述半导体衬底执行干法清洗工艺，以改善所述硅外延层的生长均匀性。
13.如权利要求12所述的方法，其中所述干法清洗工艺使用HF和水蒸汽或使用包括HF气体、NF3气体、CF4气体或CHF3气体的等离子体来执行。
14.如权利要求1所述的方法，其中形成栅极的步骤包括步骤：
在包含所述硅外延层的所述半导体衬底上形成栅极绝缘层；
接下来在所述栅极绝缘层上形成栅极导电层和硬质掩模层；以及
蚀刻所述硬质掩模层、所述栅极导电层和所述栅极绝缘层。
15.如权利要求14所述的方法，其中所述栅极绝缘层由SiO2层、SiON层、Al2O3层、HfO2层、ZrO2层、TiO2层和Ta2O5层中的任何一种制成。
16.如权利要求14所述的方法，其中所述栅极导电层由WSi2层、W层、CoSi2层、NiSi2层、TaSi2层、TiSi2层、Ti层、TaN层和TiN层中的任何一种和多晶硅层的叠层制成。
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