KR20150073834A - 반도체 디바이스의 ｆｉｎ 구조물 - Google Patents

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Abstract

본 개시는 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다. 예시적인 FinFET은 주면을 포함하는 기판; 상기 주면으로부터 돌출한 핀 구조물로서, 제1 격자 상수를 갖는 제1 반도체 재료를 포함하는 상부 부분 - 상기 상부 부분은 제1 폭을 갖는 제1 실질적으로 수직인 부분 및 상기 제1 실질적으로 수직인 부분 위에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 실질적으로 수직인 부분을 포함함 - 과, 상기 제1 격자 상수보다 작은 제2 격자 상수를 갖는 제2 반도체 재료를 포함하는 하부 부분 - 상기 하부 부분의 상부 표면은 상기 제1 폭보다 작은 제3 폭을 가짐 - 을 포함하는, 상기 핀 구조물; 및 상기 제2 실질적으로 수직인 부분을 덮는 게이트 구조물을 포함한다.

Description

반도체 디바이스의 ＦＩＮ 구조물{FIN STRUCTURE OF SEMICONDUCTOR DEVICE}
본 개시는 집적 회로 제조에 관한 것으로, 보다 상세하게는 핀 구조물을 갖는 반도체 디바이스에 관한 것이다.
더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 반도체 산업이 나노미터 기술 프로세스 노드로 진보함에 따라, 제조 및 설계 둘 다의 쟁점으로부터의 난제는 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)와 같은 3차원 설계의 개발을 일으켰다. 통상의 FinFET은, 예를 들어 기판의 실리콘 층의 일부를 에칭 제거함으로써 형성된, 기판으로부터 연장하는 얇은 수직 "핀"(또는 핀 구조물)을 갖도록 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 핀 위에(예를 들어, 감쌈) 게이트가 제공된다. 채널의 양측에 게이트를 갖는 것은 양측으로부터 채널의 게이트 제어를 가능하게 한다. 또한, 캐리어 모빌리티를 향상하도록, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 이용한 FinFET의 소스/드레인(S/D) 부분의 변형(strained) 재료가 사용될 수 있다.
그러나, 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 제조에 있어서 이러한 특징 및 프로세스의 구현에 난제가 존재한다. 예를 들어, 핀 구조물의 비균일 조성 분포는 증가된 누설 전류와 같은 FinFET 특성의 변동(fluctuation)을 야기함으로써, 디바이스 성능을 저하시킨다. 게이트 길이 및 디바이스들 간의 간격이 감소함에 따라, 이들 문제는 악화된다.
본 개시는 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다. 예시적인 FinFET은 주면을 포함하는 기판; 상기 주면으로부터 돌출한 핀 구조물로서, 제1 격자 상수를 갖는 제1 반도체 재료를 포함하는 상부 부분 - 상기 상부 부분은 제1 폭을 갖는 제1 실질적으로 수직인 부분 및 상기 제1 실질적으로 수직인 부분 위에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 실질적으로 수직인 부분을 포함함 - 과, 상기 제1 격자 상수보다 작은 제2 격자 상수를 갖는 제2 반도체 재료를 포함하는 하부 부분 - 상기 하부 부분의 상부 표면은 상기 제1 폭보다 작은 제3 폭을 가짐 - 을 포함하는, 상기 핀 구조물; 및 상기 제2 실질적으로 수직인 부분을 덮는 게이트 구조물을 포함한다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들은 축척대로 도시되지 않으며 단지 예시 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 2는 본 개시의 다양한 양상에 따라 핀 구조물을 포함하는 반도체 디바이스의 상부 평면도를 도시한다.
도 3 내지 도 13은 본 개시의 다양한 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도들이다.
다음의 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
도 1을 참조하면, 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법(100)의 흐름도가 예시되어 있다. 방법(100)은 기판이 제공되는 단계 102로 시작한다. 방법(100)은 단계 104로 이어지며, 단계 104에서 제1 격자 상수를 갖는 제1 반도체 재료를 포함하는, 기판의 주면으로부터 돌출하는 반도체 핀이 형성된다. 방법(100)은 단계 106으로 이어지며, 단계 106에서 반도체 핀을 둘러싸는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역이 형성된다.
방법(100)은 단계 108로 이어지고, 단계 108에서 핀 리세스(recess)를 형성하도록 반도체 핀의 일부가 리세스되며(recessed), 그리하여 반도체 핀의 남은 부분은 핀 구조물의 하부 부분을 형성한다. 방법(100)은 단계 110으로 이어지고, 단계 110에서 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 재료가 핀 리세스를 채우며 에피 성장된다. 방법(100)은 단계 112로 이어지며, 단계 112에서 제2 반도체 재료의 일부를 노출시키도록 STI 영역의 일부가 리세스된다.
방법(100)은 단계 114로 이어지고, 단계 114에서 핀 구조물의 상부 부분을 형성하도록 제2 반도체 재료의 노출된 부분에 고압 산화(HPO; high-pressure oxidation) 프로세스가 수행된다. 이어지는 다음 설명은 도 1의 방법(100)에 따라 제조될 수 있는 반도체 디바이스의 실시예들을 예시한다.
도 2는 본 개시의 다양한 양상에 따른 핀 구조물(220)을 포함하는 반도체 디바이스(200)의 상부 평면도를 도시한다. 도 3 내지 도 13은 본 개시의 다양한 양상에 따른 다양한 제조 단계에서 도 2의 라인 a-a에 따라 취한 반도체 디바이스(200)의 단면도들이다. 본 개시에서 채용될 때, 용어 반도체 디바이스(200)는 핀 전계 효과 트랜지스터(FinFET)를 지칭하고, 이하 FinFET(200)으로 지칭된다. FinFET(200)는 임의의 핀 기반의 멀티게이트 트랜지스터를 지칭한다. 다른 트랜지스터 구조물 및 유사 구조물이 본 개시의 고려 가능한 범위 내에 속한다. FinFET(200)는 마이크로프로세서, 메모리 셀, 및/또는 기타 집적 회로(IC)에 포함될 수 있다.
도 1의 방법은 완성된 FinFET(200)을 생성하지 않는다는 것을 유의한다. 완성된 FinFET(200)는 상보형 금속 산화물 반도체(CMOS) 기술 프로세싱을 사용하여 제조될 수 있다. 따라서, 도 1의 방법(100) 전에, 방법(100) 중에 그리고 방법(100) 후에 추가의 프로세스가 제공될 수 있고, 일부 다른 프로세스는 여기에 간략하게만 기재될 수 있다는 것을 이해하여야 한다. 또한, 도 1 내지 도 13은 본 개시의 개념의 보다 나은 이해를 위해 단순화되어 있다. 예를 들어, 도면은 FinFET(200)을 예시하고 있지만, IC는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 디바이스를 포함할 수 있다는 것을 이해하여야 한다.
도 2는 도 1의 단계들을 사용하여 제조된 FinFET(200)를 예시한다. 예시를 위해, FinFET(200)는 핀 구조물(220) 및 핀 구조물(220)의 채널 부분 위로 횡단하는 게이트 구조물(230)을 포함한다. 일부 실시예에서, 핀 구조물(220)은 상부 부분(220u)(실선) 및 하부 부분(220l)(점선)을 포함한다. 예시를 위해, FinFET(200)는 2개의 핀을 포함한다. 일부 실시예에서, FinFET(200)는 2개보다 더 적거나 더 많은 수의 핀, 예를 들어 하나의 핀 또는 3개의 핀을 포함할 수 있다.
도 3 및 도 1의 단계 102에 도시된 바와 같이, 기판(202)이 제공된다. 하나의 실시예에서, 기판(202)은 반도체 기판(예를 들어, Si, SiGe, 또는 SiGeB)을 포함한다. 대안의 실시예에서, 기판(202)은 SOI(silicon-on-insulator) 구조물을 포함한다. 기판(202)은 설계 요건에 따라 다양한 도핑 영역을 포함할 수 있다(예를 들어, p 타입 기판 또는 n 타입 기판). 일부 실시예에서, 도핑 영역은 p 타입 또는 n 타입 도펀트로 도핑될 수 있다. 예를 들어, 도핑 영역은 붕소 또는 BF2와 같은 p 타입 도펀트, 인 또는 비소와 같은 n 타입 도펀트, 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역은 n 타입 FinFET을 위해 구성될 수 있고, 또는 대안으로서 p 타입 FinFET을 위해 구성될 수 있다.
하나의 실시예에서, 패드 층(204a) 및 마스크 층(204b)이 반도체 기판(202)의 상부 표면(202t) 상에 형성된다. 패드 층(204a)은 예를 들어 열 산화 프로세스를 사용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드 층(204a)은 반도체 기판(202)과 마스크 층(204b) 사이에 접착 층으로서 작용할 수 있다. 패드 층(204a)은 또한 마스크 층(204b)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 실시예에서, 마스크 층(204b)은 예를 들어 저압 화학적 기상 증착(LPCVD; low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition)을 사용하여 실리콘 질화물로 형성된다. 마스크 층(204b)은후속 포토리소그래피 프로세스 동안 하드 마스크로서 사용된다. 감광 층(206)이 마스크 층(204b) 상에 형성되고, 그 다음 패터닝되며, 감광 층(206)에 개구(208)를 형성한다.
도 4 및 도 1의 단계 104에 도시된 바와 같이, 도 4의 구조물은, 제1 격자 상수를 갖는 제1 반도체 재료를 포함하는, 기판(202)의 주면(202s)으로부터 돌출하는 반도체 핀(212)을 형성함으로써 생성되고, 따라서 본 개시에서 제1 반도체 재료(202)로도 지칭된다.
일부 실시예에서, 마스크 층(204b) 및 패드 층(204a)은 아래의 반도체 기판(202)을 노출시키도록 개구(208)를 통해 에칭된다. 그 다음, 노출된 반도체 기판(202)은 반도체 기판(202)의 주면(202s)에 트렌치(210)를 형성하도록 에칭된다. 트렌치들(210) 사이의 반도체 기판(202)의 부분은 반도체 핀(212)을 형성한다. 일부 실시예에서, 트렌치(210)는, 서로 평행하고 서로에 대해 조밀하게 이격된 스트립(FinFET(200)의 상부에서 볼 때)일 수 있다. 일부 실시예에서, 트렌치(210)는 연속적이며 반도체 핀(212)을 둘러쌀 수 있다.
도시된 실시예에서, 기판 주면(202s)으로부터 돌출한 반도체 핀(212)은 2개의 핀을 포함한다. 그 다음, 감광 층(206)이 제거된다. 다음으로, 반도체 기판(202)의 자연 산화물을 제거하도록 세척이 수행될 수 있다. 세척은 DHF(diluted hydrofluoric) 산을 사용하여 수행될 수 있다.
그 다음, 트렌치(210)에 라이너 산화물(도시되지 않음)이 선택적으로 형성된다. 실시예에서, 라이너 산화물은 약 20 Å 내지 약 500 Å 범위의 두께를 갖는 열 산화물일 수 있다. 일부 실시예에서, 라이너 산화물은 인시추(in-situ) 스팀 발생(ISSG; in-situ steam generation) 등을 사용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(210)의 코너를 라운딩하며(round), 이는 전기장을 감소시키고 따라서 결과적인 집적 회로의 성능을 개선한다.
도 5 및 도 1의 단계 106에 도시된 바와 같이, 도 5의 구조물은 반도체 핀(212)을 둘러싸는 쉘로우 트렌치 아이솔레이션(STI) 영역(216)을 형성함으로써 생성된다. 일부 실시예에서, 트렌치(210)는 유전체 재료(214)로 채워진다. 유전체 재료(214)는 실리콘 산화물을 포함할 수 있고, 따라서 본 개시에서 산화물(214)로도 지칭된다. 일부 실시예에서, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 또는 로우 k(low-K) 유전체 재료와 같은 다른 유전체 재료가 또한 사용될 수 있다. 일부 실시예에서, 산화물(214)은 반응 전구체로서 실란(SiH4) 및 산소(O2)를 사용하여 고밀도 플라즈마(HDP; high-density-plasma) CVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예에서, 산화물(214)은 SACVD(sub-atmospheric CVD) 프로세스 또는 HARP(high aspect-ratio process)를 사용하여 형성될 수 있으며, 프로세스 가스는 TEOS(tetraethylorthosilicate) 및 오존(O3)을 포함할 수 있다. 또 다른 실시예에서, 산화물(214)은 HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)와 같이 SOD(spin-on-dielectric) 프로세스를 사용하여 형성될 수 있다.
그 다음, STI 영역(216)을 형성하도록 화학 기계적 연마(CMP; chemical mechanical polish)가 수행되며, 그 다음 마스크 층(204b) 및 패드 층(204a)의 제거가 이어진다. 하나의 실시예에서, 마스크 층(204b)은 실리콘 질화물로 형성되며, 마스크 층(204b)은 고온 H3PO4를 사용한 습식 프로세스를 사용하여 제거될 수 있는 반면에, 패드 층(204a)은 실리콘 산화물로 형성되는 경우 DHF 산을 사용하여 제거될 수 있다.
도 6, 도 7, 및 도 8에 도시된 바와 같이, 반도체 핀(212)의 상부 부분은 디바이스 성능을 향상시키도록 다른 반도체 재료로 교체된다. 도 6의 구조물은 핀 리세스(232)를 형성하도록 반도체 핀(212)의 일부를 리세스함으로써 생성되며, 그리하여 반도체 핀(212)의 남은 부분은 핀 구조물(220)의 하부 부분(220l)을 형성한다(도 1의 단계 108). 일부 실시예에서, 핀 리세스(232)의 하부 표면(232s)(즉, 하부 부분(220l)의 제1 상부 표면(212s))은 제1 폭 W1을 갖는다. 또한, 핀 리세스(232)는 실질적으로 수직인 측벽을 갖는다.
하드 마스크로서 STI 영역(216)을 사용하여, 이웃하는 STI 영역들(216) 사이에 핀 리세스(232)를 형성하기 위해, 보호되지 않거나 노출되는 반도체 핀(212)을 리세스하도록 이방성 플라즈마 에칭 프로세스가 수행된다. 이웃하는 STI 영역들(216) 사이의 반도체 핀(212)의 남은 부분은 이하 핀 구조물(220)의 하부 부분(220l)으로 지칭되며, 기판(202)의 주면(202s)으로부터 돌출한다. 일부 실시예에서, 하부 부분(220l)은 제1 격자 상수를 갖는 제1 반도체 재료(202)를 포함할 수 있다. 일부 실시예에서, 제1 반도체 재료(202)는 Si, SiGe, 또는 SiGeB를 포함한다. 일부 실시예에서, 에칭 프로세스는 에칭 가스로서 Cl2, HBr, NF3, CF4, 및 SF6으로부터 선택된 화학물을 사용하여 수행될 수 있다.
다음으로, 실리콘 산화물로 형성된 경우, 제1 반도체 재료(202)의 노출된 부분(즉, 상부 표면(212s)) 및 STI 영역(216)의 측벽 부분의 자연 산화물을 제거하도록 DHF 산을 사용하여 세척이 수행될 수 있다(도 7에 도시됨). 그리하여, 핀 리세스(232)는 제1 폭 W1로부터 제2 폭 W2로 넓어진다. 일부 실시예에서, 넓어진 핀 리세스(232)는 또한 실질적으로 수직인 측벽을 갖는다.
도 8 및 도 1의 단계 110에 도시된 바와 같이, 도 8의 구조물은, 제1 격자 상수보다 큰 제2 격자 상수를 갖는 제2 반도체 재료(222)를 핀 리세스(232)를 채우며 에피 성장시킴으로써 생성된다. 일부 실시예에서, 제2 반도체 재료(222)는 Ge, SiGe, 또는 SiGeB를 포함한다.
일부 실시예에서, 제2 반도체 재료(222)는 Ge를 포함한다. 도시된 실시예에서, Ge와 같은 제2 반도체 재료(222)는 핀 리세스(232)를 채우도록 LPCVD 프로세스에 의해 선택적으로 성장된다. 하나의 실시예에서, LPCVD 프로세스는 에피텍셜 가스로서 GeH4, GeH3CH3, 및/또는 (GeH3)2CH2를 사용하여 약 10 mTorr 내지 약 100 mTorr의 압력 하에 약 350 ℃ 내지 450 ℃의 온도에서 수행된다. 선택적으로, 성장 프로세스 후의 어닐링 프로세스는 Si 및 Ge 에피텍셜 층의 계면 상의 전위 결함을 구속하도록 약 550 ℃ 내지 750 ℃의 온도에서 수행된다.
일부 실시예에서, 제2 반도체 재료(222)는 SiGe 또는 SiGeB를 포함한다. 도시된 실시예에서, SiGe 또는 SiGeB와 같은 제2 반도체 재료(222)는 핀 리세스(232) 안을 채우도록 LPCVD 프로세스에 의해 선택적으로 성장된다. 하나의 실시예에서, LPCVD 프로세스는 반응 가스로서 SiH2Cl2, SiH4, GeH4, HCl, B2H6, 및 H2를 사용하여 약 1 Torr 내지 약 200 Torr의 압력 하에 약 400 ℃ 내지 800 ℃의 온도에서 수행된다.
성장 후에, CMP와 같은 평탄화가 수행되며, 그리하여 제2 반도체 재료(222)의 상부 표면(222s)은 STI 영역(216)의 상부 표면(216s)과 실질적으로 같은 높이가 된다. 또한, 넓어진 핀 리세스(232)의 실질적으로 수직인 측벽을 따른 제2 반도체 재료(222)는 따라서 제2 폭 W2을 갖는 (도 9에 도시된 제2 반도체 재료(222)의 노출되지 않은 부분(222b)과 같은)제1 실질적으로 수직인 부분(222b)을 포함한다.
도 9 및 도 1의 단계 112에 도시된 바와 같이, 도 9의 구조물은 제2 반도체 재료(222)의 일부(222a)를 노출시키도록 STI 영역(216)의 일부를 리세스함으로써 생성되며, 그리하여 STI 리세스(234), 남은 산화물(214) 및 제2 반도체 재료(222)의 노출되지 않은 부분(222b)이 된다. 핀 구조물(220)을 둘러싸는 남은 산화물(214)은 이하 격리 구조물(isolation structure)(218)이라 지칭되며, 격리 구조물(218)의 제2 상부 표면(218s)은 제1 상부 표면(212s)보다 높거나 이와 같다. 일부 실시예에서, 제1 상부 표면(212s)과 제2 상부 표면(218s) 사이의 거리 D는 약 0 nm 내지 약 5 nm이다. 또한, 노출되지 않은 부분(222b)은 이하 제1 실질적으로 수직인 부분(222b)으로 지칭된다.
일부 실시예에서, 리세스 단계는 습식 에칭 프로세스를 사용하여, 예를 들어 기판(202)을 HF에 디핑(dipping)함으로써 수행될 수 있다. 일부 실시예에서, 에칭 단계는 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 예를 들어 건식 에칭 프로세스는 에칭 가스로서 CHF3 또는 BF3을 사용하여 수행될 수 있다.
이 시점까지의 프로세스 단계는 핀 구조물(220)의 하부 부분(220l) 상에 놓이는 제2 반도체 재료(222)를 갖는 기판(202)을 제공한다. 종래에는, ISSG 산화 프로세스를 사용하여, 제2 반도체 재료(222)의 노출된 부분(222a)이 FinFET의 채널 부분을 위한 더 얇은 핀을 형성하도록 산화된다. 그러나, ISSG 산화 프로세스는 약 900 ℃ 내지 약 1100 ℃의 고온에서 수행되므로, 제2 반도체 재료(222)(예를 들어, Ge, SiGe, 또는 SiGeB) 내의 Ge는 핀 구조물(220)(예를 들어, Si)의 하부 부분(220l) 안으로 확산할 수 있다. 핀 구조물(220)의 비균일 조성 분포는 증가된 누설 전류와 같은 FinFET 특성의 변동을 야기할 수 있으며, 그리하여 디바이스 성능을 저하시킬 수 있다.
따라서, 도 11을 참조하여 아래에 설명되는 처리는 균일한 조성 분포를 갖는 핀 구조물을 형성할 수 있다. 핀 구조물(220)의 비균일 조성 분포로 인한 높은 누설 전류와 연관된 문제가 감소되고 그리고/또는 회피될 수 있다. 따라서, 본 출원인의 방법은 낮은 누설 전류와 같은 원하는 디바이스 성능 특성을 달성할 수 있다.
도 11 및 도 1의 단계 114에 도시된 바와 같이, 균일한 조성 분포를 갖는 핀 구조물을 제조하기 위해, 도 11의 구조물은 핀 구조물(220)의 상부 부분(220u)을 형성하도록 제2 반도체 재료(222)의 노출된 부분(222a)에 고압 산화(HPO; high-pressure oxidation) 프로세스(236)를 수행함으로써 생성된다.
일부 실시예에서, 먼저 선택적 희생 산화물 층(224)이 제2 반도체 재료(222)의 노출된 부분(222a)을 덮으며 격리 구조물(218) 위로 연장하여 형성된다(도 10에 도시됨). 일부 실시예에서, 희생 산화물 층(224)은 예를 들어 PEALD 프로세스를 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 하나의 실시예에서, PEALD 프로세스는 반응 가스로서 C8H22N2Si 및 O3(또는 O2)를 사용하여 약 1 Torr 내지 약 100 Torr의 압력 하에 그리고 약 100 ℃ 내지 약 350 ℃의 온도에서 수행된다.
그 다음, 제2 반도체 재료(222)의 노출된 부분(222a)에 대한 HPO 프로세스(236)의 단계는 반응 가스로서 O2를 사용하여 약 1 atm 내지 약 25 atm의 압력 하에 그리고 약 300 ℃ 내지 약 700 ℃의 온도에서 수행된다. 반응 가스는 H2, N2, 또는 H2O를 더 포함할 수 있다.
산화의 결과로서, 제2 반도체 재료(222)의 노출되지 않은 부분(222b)을 산화하는 것이 아니라, 제2 반도체 재료(222)의 HPO 산화물(226)이 생성된다. 도시된 실시예에서, HPO 산화물(226)은 제2 반도체 재료(222)의 노출된 부분(222a)으로 연장하며(즉, 안쪽 방향으로) 제2 반도체 재료(222)의 남은 노출된 부분(222f)을 둘러싼다.
일부 실시예에서, 남은 노출된 부분(222f)은 제1 실질적으로 수직인 부분(222b) 위에 제2 폭 W2보다 작은 제3 폭 W3을 갖는 제2 실질적으로 수직인 부분(222m)을 포함한다. 일부 실시예에서, 제2 폭 W2에 대한 제3 폭 W3의 비는 약 0.3 내지 약 0.5이다. 일부 실시예에서, 남은 노출된 부분(222f)은 제1 실질적으로 수직인 부분(222b)과 제2 실질적으로 수직인 부분(222m) 사이에 제1 테이퍼(tapered) 부분(222n)을 더 포함한다. 일부 실시예에서, 남은 노출된 부분(222f)은 제2 실질적으로 수직인 부분(222m) 위에 제2 테이퍼 부분(222p)을 더 포함한다.
도시된 실시예에서, 제2 반도체 재료(222)의 남은 노출된 부분(222f) 및 제2 반도체 재료(222)의 노출되지 않은 부분(222b)은 결합되어 이하 핀 구조물(220)의 상부 부분(220u)으로도 지칭된다. 그리하여, 상부 부분(220u)은 제2 격자 상수를 갖는 제2 반도체 재료(222)를 포함한다. 일부 실시예에서, 상부 부분(220u)은 소스/드레인(S/D) 부분 및 S/D 부분들 사이의 채널 부분을 포함한다. 채널 부분은 FinFET(200)의 채널 영역을 형성하는데 사용된다.
도시된 실시예에서, 핀 구조물(220)의 상부 부분(220u) 및 핀 구조물(220)의 하부 부분(220l)은 결합되어 이하 핀 구조물(220)로도 지칭된다. 일부 실시예에서, 하부 부분(220l)은 제2 격자 상수보다 작은 제1 격자 상수를 갖는 제1 반도체 재료(202)를 포함하며, 하부 부분(220l)의 상부 표면은 제2 폭 W2보다 작은 제1 폭 W1을 갖는다. 일부 실시예에서, 제2 폭 W2에 대한 제1 폭 W1의 비는 약 0.85 내지 약 0.95이다.
그 후에, 도 12의 구조물은 제2 반도체 재료(222)의 남은 노출된 부분(222f)을 노출시키도록 HPO 산화물(226)을 제거함으로써 생성된다. 일부 실시예에서, 제거 단계는 습식 에칭 프로세스를 사용하여, 예를 들어 HF에 기판(202)을 디핑함으로써 수행될 수 있다. 일부 실시예에서, 제거 단계는 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 예를 들어 건식 에칭 프로세스는 에칭 가스로서 CHF3 또는 BF3을 사용하여 수행될 수 있다
그 다음, 도 13의 구조물은 남은 노출된 부분(222f)(제2 실질적으로 수직인 부분(222m), 제1 테이퍼 부분(222n), 및 제2 테이퍼 부분(222p)을 포함함)을 덮는 게이트 구조물(230)을 형성함으로써 생성된다. 일부 실시예에서, 게이트 구조물(230)은 게이트 유전체(230a) 및 게이트 유전체(230a) 위의 게이트 전극(230b)을 포함한다.
일부 실시예에서, 게이트 유전체(230a)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이 k 유전체를 포함할 수 있다. 하이 k 유전체는 금속 산화물을 포함한다. 하이 k 유전체에 사용되는 금속 산화물의 예는 Li, Be. Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물을 포함한다.
일부 실시예에서, 게이트 전극 층(230b)은 폴리실리콘을 포함할 수 있다. 일부 대안의 실시예에서, 게이트 전극 층(230b)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi와 같은 금속, 기판 재료와 호환가능한 일함수를 갖는 기타 전도성 재료, 또는 이들의 조합을 포함할 수 있다.
그리하여, 균일한 조성 분포를 갖는 핀 구조물을 형성하도록 HPO 프로세스(236)를 사용하여, 핀 구조물의 비균일 조성 분포로 인해 높은 누설 전류와 연관된 문제가 감소되고 그리고/또는 회피될 수 있다. 따라서, 본 출원인의 방법은 낮은 누설 전류와 같이 원하는 디바이스 성능 특성을 달성할 수 있다.
FinFET(200)은 컨택/비아, 상호접속 금속 층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 프로세스를 겪을 수 있다는 것을 이해하여야 한다.
실시예에 따르면, 핀 전계 효과 트랜지스터(FinFET)는, 주면을 포함하는 기판; 상기 주면으로부터 돌출한 핀 구조물로서, 제1 격자 상수를 갖는 제1 반도체 재료를 포함하는 상부 부분 - 상기 상부 부분은 제1 폭을 갖는 제1 실질적으로 수직인 부분 및 상기 제1 실질적으로 수직인 부분 위에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 실질적으로 수직인 부분을 포함함 - 과, 상기 제1 격자 상수보다 작은 제2 격자 상수를 갖는 제2 반도체 재료를 포함하는 하부 부분 - 상기 하부 부분의 상부 표면은 상기 제1 폭보다 작은 제3 폭을 가짐 - 을 포함하는, 상기 핀 구조물; 및 상기 제2 실질적으로 수직인 부분을 덮는 게이트 구조물을 포함한다.
다른 실시예에 따르면, 핀 전계 효과 트랜지스터(FinFET)는, 주면을 포함하는 기판; 상기 주면으로부터 돌출한 핀 구조물로서, 제1 격자 상수를 갖는 제1 반도체 재료를 포함하는 상부 부분 - 상기 상부 부분은 제1 폭을 갖는 제1 실질적으로 수직인 부분 및 상기 제1 실질적으로 수직인 부분 위에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 실질적으로 수직인 부분을 포함함 - 과, 상기 제1 격자 상수보다 작은 제2 격자 상수를 갖는 제2 반도체 재료를 포함하는 하부 부분 - 상기 하부 부분의 제1 상부 표면은 상기 제1 폭보다 작은 제3 폭을 가짐 - 을 포함하는, 상기 핀 구조물; 상기 핀 구조물을 둘러싸는 격리 구조물 - 상기 격리 구조물의 제2 상부 표면은 상기 제1 상부 표면보다 높음 - ; 및 상기 제2 실질적으로 수직인 부분을 덮는 게이트 구조물을 포함한다.
다른 실시예에 따르면, 핀 전계 효과 트랜지스터를 제조하는 방법은, 기판을 제공하는 단계; 제1 격자 상수를 갖는 제1 반도체 재료를 포함하는, 상기 기판의 주면으로부터 돌출한 반도체 핀을 형성하는 단계; 상기 반도체 핀을 둘러싸는 쉘로우 트렌치 아이솔레이션(STI) 영역을 형성하는 단계; 핀 리세스를 형성하도록 상기 반도체 핀의 일부를 리세스하는 단계로서, 그리하여 상기 반도체 핀의 남은 부분이 핀 구조물의 하부 부분을 형성하는 것인, 리세스 단계; 상기 제1 격자 상수보다 큰 제2 격자 상수를 갖는, 상기 핀 리세스를 채우는 제2 반도체 재료를 에피 성장시키는 단계; 상기 제2 반도체 재료의 일부를 노출시키도록 상기 STI 영역의 일부를 리세스하는 단계; 및 상기 핀 구조물의 상부 부분을 형성하도록 상기 제2 반도체 재료의 노출된 부분에 고압 산화(HPO) 프로세스를 수행하는 단계를 포함한다.
본 개시는 예로써 그리고 바람직한 실시예에 관련하여 기재되었지만, 본 발명은 개시된 실시예에 한정되지 않음을 이해해야 한다. 이와 달리, (당해 기술 분야에서의 숙련자에게 명백하듯이)다양한 수정 및 유사한 구성을 커버하도록 의도된다. 따라서, 첨부된 청구항의 범위는 모든 이러한 수정 및 유사한 구성을 망라하도록 가장 넓은 해석이 부여되어야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)에 있어서,
    주면을 포함하는 기판;
    상기 주면으로부터 돌출한 핀 구조물로서,
    제1 격자 상수를 갖는 제1 반도체 재료를 포함하는 상부 부분 - 상기 상부 부분은 제1 폭을 갖는 제1 수직 부분 및 상기 제1 수직 부분 위에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 수직 부분을 포함함 - 과;
    상기 제1 격자 상수보다 작은 제2 격자 상수를 갖는 제2 반도체 재료를 포함하는 하부 부분 - 상기 하부 부분의 상부 표면은 상기 제1 폭보다 작은 제3 폭을 가짐 -
    을 포함하는, 상기 핀 구조물; 및
    상기 제2 수직 부분을 덮는 게이트 구조물을 포함하는 핀 전계 효과 트랜지스터(FinFET).
  2. 청구항 1에 있어서, 상기 상부 부분은 상기 제1 수직 부분과 상기 제2 수직 부분 사이에 제1 테이퍼(tapered) 부분을 더 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  3. 청구항 1에 있어서, 상기 상부 부분은 상기 제2 수직 부분 위에 제2 테이퍼 부분을 더 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  4. 청구항 1에 있어서, 상기 제1 폭에 대한 상기 제2 폭의 비는 0.3 내지 0.5인 것인 핀 전계 효과 트랜지스터(FinFET).
  5. 청구항 1에 있어서, 상기 제1 폭에 대한 제3 폭의 비는 0.85 내지 약 0.95인 것인 핀 전계 효과 트랜지스터(FinFET).
  6. 청구항 1에 있어서, 상기 제1 반도체 재료는 Ge, SiGe, 또는 SiGeB를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  7. 청구항 1에 있어서, 상기 제2 반도체 재료는 Si, SiGe, 또는 SiGeB를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  8. 핀 전계 효과 트랜지스터(FinFET)에 있어서,
    주면을 포함하는 기판;
    상기 주면으로부터 돌출한 핀 구조물로서,
    제1 격자 상수를 갖는 제1 반도체 재료를 포함하는 상부 부분 - 상기 상부 부분은 제1 폭을 갖는 제1 수직 부분 및 상기 제1 수직 부분 위에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 수직 부분을 포함함 - 과;
    상기 제1 격자 상수보다 작은 제2 격자 상수를 갖는 제2 반도체 재료를 포함하는 하부 부분 - 상기 하부 부분의 제1 상부 표면은 상기 제1 폭보다 작은 제3 폭을 가짐 -
    을 포함하는, 상기 핀 구조물;
    상기 핀 구조물을 둘러싸는 격리 구조물 - 상기 격리 구조물의 제2 상부 표면은 상기 제1 상부 표면과 같거나 상기 제1 상부 표면보다 높음 - ; 및
    상기 제2 수직 부분을 덮는 게이트 구조물을 포함하는 핀 전계 효과 트랜지스터(FinFET).
  9. 핀 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    제1 격자 상수를 갖는 제1 반도체 재료를 포함하는, 상기 기판의 주면으로부터 돌출한 반도체 핀을 형성하는 단계;
    상기 반도체 핀을 둘러싸는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역을 형성하는 단계;
    핀 리세스를 형성하도록 상기 반도체 핀의 일부를 리세스하는 단계로서, 그리하여 상기 반도체 핀의 남은 부분이 핀 구조물의 하부 부분을 형성하는 것인, 리세스 단계;
    상기 제1 격자 상수보다 큰 제2 격자 상수를 갖는, 상기 핀 리세스를 채우는 제2 반도체 재료를 에피 성장시키는 단계;
    상기 제2 반도체 재료의 일부를 노출시키도록 상기 STI 영역의 일부를 리세스하는 단계; 및
    상기 핀 구조물의 상부 부분을 형성하도록 상기 제2 반도체 재료의 노출된 부분에 고압 산화(HPO; high-pressure oxidation) 프로세스를 수행하는 단계를 포함하는 핀 전계 효과 트랜지스터의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제2 반도체 재료의 노출된 부분에 고압 산화(HPO) 프로세스를 수행하는 단계 전에 상기 제2 반도체 재료의 노출된 부분을 덮는 희생 산화물 층을 형성하는 단계를 더 포함하는 핀 전계 효과 트랜지스터의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
US9406782B2 (en) 2014-06-27 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US20160005868A1 (en) * 2014-07-01 2016-01-07 Globalfoundries Inc. Finfet with confined epitaxy
US9601377B2 (en) * 2014-10-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET formation process and structure
KR102274750B1 (ko) 2015-01-27 2021-07-07 삼성전자주식회사 반도체 장치 제조 방법
US9679978B2 (en) 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102476356B1 (ko) 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102481480B1 (ko) 2015-11-13 2022-12-26 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9997615B2 (en) 2015-11-30 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure with epitaxial growth structure
CN108987476B (zh) * 2017-06-01 2021-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109994384B (zh) * 2017-12-29 2022-07-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110047926B (zh) * 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
CN110517990B (zh) * 2018-05-21 2021-10-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
CN113284797B (zh) 2020-02-20 2022-10-18 长鑫存储技术有限公司 半导体存储器的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050001165A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US20110079829A1 (en) * 2009-10-01 2011-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US20130193446A1 (en) * 2012-01-31 2013-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet and method of fabricating the same
KR20130128298A (ko) * 2012-05-16 2013-11-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｃｍｏｓ 디바이스 및 그 형성 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179982A1 (en) * 2001-05-29 2002-12-05 United Microelectronics Corp. MOS field effect transistor structure and method of manufacture
US6693047B1 (en) * 2002-12-19 2004-02-17 Taiwan Semiconductor Manufacturing Co. Ltd. Method for recycling semiconductor wafers having carbon doped low-k dielectric layers
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7824983B2 (en) * 2008-06-02 2010-11-02 Micron Technology, Inc. Methods of providing electrical isolation in semiconductor structures
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
TWI426568B (zh) * 2010-03-29 2014-02-11 Sinopower Semiconductor Inc 半導體功率元件與其製作方法
US8883570B2 (en) * 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US9209178B2 (en) * 2013-11-25 2015-12-08 International Business Machines Corporation finFET isolation by selective cyclic etch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050001165A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US20110079829A1 (en) * 2009-10-01 2011-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US20130193446A1 (en) * 2012-01-31 2013-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet and method of fabricating the same
KR20130128298A (ko) * 2012-05-16 2013-11-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｃｍｏｓ 디바이스 및 그 형성 방법

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Publication number Publication date
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