CN104733529B - 半导体器件的鳍结构 - Google Patents

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Abstract

本发明提供了一种半导体器件的鳍结构。本发明涉及一种鳍式场效应晶体管(FinFET)。示例性FinFET包括具有主要表面的衬底和从主要表面突出的鳍结构。鳍结构包括：上部，上部包括具有第一晶格常数的第一半导体材料，其中，上部包括具有第一宽度的第一基本垂直部分和位于第一基本垂直部分上方的具有小于第一宽度的第二宽度的第二基本垂直部分；以及下部，下部包括具有小于第一晶格常数的第二晶格常数的第二半导体材料，其中，下部的顶面具有小于第一宽度的第三宽度；FinFET还包括覆盖第二基本垂直部分的栅极结构。

Description

半导体器件的鳍结构
技术领域
本发明涉及集成电路制造，更具体地，涉及具有鳍结构的半导体器件。
背景技术
由于半导体工业已经进入追求更高器件密度、更高性能和更低成本的纳米技术工艺节点，在制造和设计方面面临的挑战已经引起诸如鳍式场效应晶体管(FinFET)的三维设计的发展。典型的FinFET制造为具有通过例如蚀刻掉衬底的硅层的部分而形成的从衬底延伸的薄的垂直“鳍”(或鳍结构)。FinFET的沟道在该垂直鳍中形成。栅极配置(例如，环绕)在鳍上方。在沟道的两侧均具有栅极允许栅极从两侧控制沟道。此外，利用选择性生长硅锗(SiGe)的FinFET的源极/漏极(S/D)部分中的应变材料可用以提高载流子迁移率。
然而，在互补金属氧化物半导体(CMOS)制造中实现这样的特征和工艺仍面临挑战。例如，鳍结构的不均匀组分分布导致诸如增大的漏电流的FinFET特性的波动，从而降低器件性能。随着栅极长度和器件之间的间距减小，这些问题会恶化。
发明内容
根据本发明的一方面提供了一种鳍式场效应晶体管(FinFET)，包括：包括主要表面的衬底；从所述主要表面突出的鳍结构；以及覆盖所述第二基本垂直部分的栅极结构。所述鳍结构包括：上部，包括具有第一晶格常数的第一半导体材料，其中，所述上部包括具有第一宽度的第一基本垂直部分和位于所述第一基本垂直部分上方的具有小于所述第一宽度的第二宽度的第二基本垂直部分；以及下部，包括具有小于所述第一晶格常数的第二晶格常数的第二半导体材料，其中，所述下部的顶面具有小于所述第一宽度的第三宽度。
在该FinFET中，所述上部还包括位于所述第一基本垂直部分和所述第二基本垂直部分之间的第一锥形部分。
在该FinFET中，所述上部还包括位于所述第二基本垂直部分上方的第二锥形部分。
在该FinFET中，所述第二宽度与所述第一宽度的比率为从约0.3至约0.5。
在该FinFET中，所述第三宽度与所述第一宽度的比率为从约0.85至约0.95。
在该FinFET中，所述第一半导体材料包括Ge、SiGe或SiGeB。
在该FinFET中，所述第二半导体材料包括Si、SiGe或SiGeB。
根据本发明的另一方面提供了一种鳍式场效应晶体管(FinFET)，包括：包括主要表面的衬底；从所述主要表面突出的鳍结构；围绕所述鳍结构的隔离结构，其中，所述隔离结构的第二顶面等于或高于所述第一顶面；以及覆盖所述第二基本垂直部分的栅极结构。所述鳍结构包括：上部，包括具有第一晶格常数的第一半导体材料，其中，所述上部包括具有第一宽度的第一基本垂直部分和位于所述第一基本垂直部分上方的具有小于所述第一宽度的第二宽度的第二基本垂直部分；以及下部，包括具有小于所述第一晶格常数的第二晶格常数的第二半导体材料，其中，所述下部的第一顶面具有小于所述第一宽度的第三宽度。
在该FinFET中，所述上部还包括位于所述第一基本垂直部分和所述第二基本垂直部分之间的第一锥形部分。
在该FinFET中，所述上部还包括位于所述第二基本垂直部分上方的第二锥形部分。
在该FinFET中，所述第二宽度与所述第一宽度的比率为从约0.3至约0.5。
在该FinFET中，所述第三宽度与所述第一宽度的比率为从约0.85至约0.95。
在该FinFET中，所述第一半导体材料包括Ge、SiGe或SiGeB。
在该FinFET中，所述第二半导体材料包括Si、SiGe或SiGeB。
在该FinFET中，所述第一顶面和所述第二顶面之间的距离为从约0nm至约5nm。
根据本发明的又一方面提供了一种制造鳍式场效应晶体管的方法，包括：提供衬底；形成从所述衬底的主要表面突出的半导体鳍，所述半导体鳍包括具有第一晶格常数的第一半导体材料；形成围绕所述半导体鳍的浅沟槽隔离(STI)区；使所述半导体鳍的部分凹进以形成鳍凹槽，借此，所述半导体鳍的剩余部分形成鳍结构的下部；外延生长具有大于所述第一晶格常数的第二晶格常数的第二半导体材料以填充所述鳍凹槽；使所述STI区的部分凹进以露出所述第二半导体材料的部分；以及对所述第二半导体材料的露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
在该方法中，还包括：在对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺的步骤之前，形成覆盖所述第二半导体材料的所述露出部分的牺牲氧化物层。
在该方法中，在约300℃至约700℃的温度情况下实施步骤：对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
在该方法中，在约1atm至约25atm的压力情况下实施步骤：对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
在该方法中，将O2作为反应气体来实施步骤：对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘出并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1为示出根据本发明的各个方面制造半导体器件的方法的流程图；
图2根据本发明的各个方面示出了包括鳍结构的半导体器件的俯视图；以及
图3至图13是根据本发明的各个实施例的处于制造的各个阶段的半导体器件的截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
参照图1，示出了根据本发明的各个方面制造半导体器件的方法100的流程图。方法100开始于步骤102，在此步骤中提供衬底。方法100继续进行至步骤104，在此步骤中形成从衬底的主要表面突出的半导体鳍，该半导体鳍包括具有第一晶格常数的第一半导体材料。方法100继续进行至步骤106，在此步骤中形成围绕半导体鳍的浅沟槽隔离(STI)区。
方法100继续进行至步骤108，在此步骤中使半导体鳍的部分凹进以形成鳍凹槽，由此，半导体鳍的剩余部分形成鳍结构的下部。方法100继续进行到步骤110，在此步骤中外延生长具有大于第一晶格常数的第二晶格常数的第二半导体材料以填充鳍凹槽。方法100继续进行至步骤112，在此步骤中使STI区的部分凹进以露出第二半导体材料的部分。
方法100继续进行至步骤114，在此步骤中对第二半导体材料的露出部分实施高压氧化(HPO)工艺以形成鳍结构的上部。以下讨论示出了可以根据图1的方法100制造的半导体器件的实施例。
图2根据本发明的各个方面示出了包括鳍结构220的半导体器件200的俯视图。图3至图13是根据本发明的各个实施例的处于制造的各个阶段的半导体器件200沿着图2的线a-a截取的截面图。如在本发明中采用的，术语半导体器件200指的是鳍式场效应晶体管(FinFET)并且此后称为FinFET 200。FinFET 200指的是任何基于鳍的多栅极晶体管。其他晶体管结构和类似结构在本发明的考虑范围内。FinFET 200可以包括在微处理器、存储单元和/或其他集成电路(IC)中。
应该注意，图1的方法不产生完整的FinFET 200。可以使用互补金属氧化物半导体(CMOS)技术处理制造完整的FinFET 200。因此，应该理解，在图1的方法100之前、期间和之后可以提供额外的工艺，并且在此仅简要描述一些其他工艺。而且，为了更好地理解本发明的概念，简化了图1至图13。例如，虽然附图示出了FinFET 200，但应该理解，该IC可以包括多个其他器件(包括电阻器、电容器、电感器、熔断器等)。
图2示出了使用图1中的步骤制造的FinFET 200。为了进行说明，FinFET 200包括鳍结构220和穿过鳍结构220的沟道部分的栅极结构230。在一些实施例中，鳍结构220包括上部220u(实线)和下部2201(虚线)。为了进行说明，FinFET 200包括两个鳍。在一些实施例中，FinFET 200可以包括少于或多于两个鳍，例如，一个鳍或三个鳍。
如图3和图1中的步骤102所示，提供了衬底202。在一个实施例中，衬底202包括半导体衬底(例如，Si、SiGe或SiGeB)。在可选实施例中，衬底202包括绝缘体上硅(SOI)结构。根据设计需求(例如，p型衬底或n型衬底)，衬底202可以包括不同的掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可以掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；和/或它们的组合。掺杂区可配置为用于n型FinFET，或可选地配置为用于p型FinFET。
在一个实施例中，在半导体衬底202的顶面202t上形成焊盘层204a和掩模层204b。焊盘层204a可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。焊盘层204a可以用作半导体衬底202和掩模层204b之间的粘合层。焊盘层204a也可以用作用于蚀刻掩模层204b的蚀刻停止层。在一个实施例中，掩模层204b由氮化硅形成，例如，使用低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成掩模层204b。掩模层204b在后续光刻工艺期间用作硬掩模。光敏层206形成在掩模层204b上并随后被图案化，从而在光敏层206中形成开口208。
如图4和图1中的步骤104所示，通过形成从衬底202的主要表面202s突出的半导体鳍212来产生图4中的结构，半导体鳍212包括具有第一晶格常数的第一半导体材料(因此在本发明中也称为第一半导体材料202)。
在一些实施例中，通过开口208蚀刻掩模层204b和焊盘层204a以露出下面的半导体衬底202。然后蚀刻露出的半导体衬底202以形成具有半导体衬底202的主要表面202s的沟槽210。沟槽210之间的半导体衬底202的部分形成半导体鳍212。在一些实施例中，沟槽210可以是彼此平行并且相对于彼此密集相间的条状物(从FinFET 200的顶部看)。在一些实施例中，沟槽210可以是连续的并且围绕半导体鳍212。
在示出的实施例中，从衬底主要表面202s突出的半导体鳍212包括两个鳍。然后去除光敏层206。接下来，可以实施清洗以去除半导体衬底202的原生氧化物。可以使用稀释的氢氟(DHF)酸实施该清洗。
然后在沟槽210中可选择地形成内衬氧化物(未示出)。在实施例中，内衬氧化物可以是厚度在约至约的范围内的热氧化物。在一些实施例中，可以使用原位蒸汽生成(ISSG)等形成内衬氧化物。内衬氧化物的形成使沟槽210的拐角变圆，这减小了电场，并因此改进了所产生的集成电路的性能。
如图5和图1中的步骤106所示，通过形成围绕半导体鳍212的浅沟槽隔离(STI)区216来产生图5中的结构。在一些实施例中，以介电材料214填充沟槽210。介电材料214可以包括氧化硅，并因此在本发明中也称为氧化物214。在一些实施例中，也可以使用诸如氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料的其他介电材料。在一些实施例中，可采用将硅烷(SiH4)和氧气(O2)用作反应前体的高密度等离子体(HDP)CVD工艺形成氧化物214。在其他实施例中，可以使用次大气压CVD(SACVD)工艺或高纵横比工艺(HARP)形成氧化物214，其中，工艺气体可以包括正硅酸乙酯(TEOS)和臭氧(O3)。在其他实施例中，可以使用旋涂电介质(SOD)工艺形成氧化物214，诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
然后实施化学机械抛光(CMP)以形成STI区216，随后去除掩模层204b和焊盘层204a。在一个实施例中，掩模层204b由氮化硅形成，可以使用湿工艺(使用热H3PO4)去除掩模层204b，而焊盘层204a在由氧化硅形成时可以使用DHF酸去除。
如图6、图7和图8所示，由其他半导体材料替换半导体鳍212的上部以增强器件性能。通过使半导体鳍212的部分凹进以形成鳍凹槽232来产生图6中的结构，由此，半导体鳍212的剩余部分形成鳍结构220的下部2201(图1中的步骤108)。在一些实施例中，鳍凹槽232的底面232s(即，下部2201的第一顶面212s)具有第一宽度W1。而且，鳍凹槽232具有基本上垂直的侧壁。
将STI区216用作硬掩模，实施各向异性等离子体蚀刻工艺以使未被保护或露出的半导体鳍212凹进，从而在邻近的STI区216之间形成鳍凹槽232。邻近的STI区216之间的半导体鳍212的剩余部分此后称为鳍结构220的下部2201，其从衬底202的主要表面202s突出。在一些实施例中，下部2201可以包括具有第一晶格常数的第一半导体材料202。在一些实施例中，第一半导体材料202包括Si、SiGe或SiGeB。在一些实施例中，可以将选自Cl2、HBr、NF3、CF4和SF6的化学物质作为蚀刻气体来实施蚀刻工艺。
接下来，可以使用DHF酸实施清洗以去除第一半导体材料202的露出部分(即，顶面212s)的原生氧化物并在STI区216由氧化硅形成时去除其侧壁的部分(在图7中示出)。同样地，鳍凹槽232从第一宽度W1变宽至第二宽度W2。在一些实施例中，变宽的鳍凹槽232同样具有基本上垂直的侧壁。
如图8和图1中的步骤110所示，通过外延生长具有大于第一晶格常数的第二晶格常数的第二半导体材料222以填充鳍凹槽232来产生图8中的结构。在一些实施例中，第二半导体材料222包括Ge、SiGe或SiGeB。
在一些实施例中，第二半导体材料222包括Ge。在示出的实施例中，通过LPCVD工艺选择性地生长诸如Ge的第二半导体材料222以填充鳍凹槽232。在一个实施例中，将GeH4、GeH3CH3和/或(GeH3)2CH2作为外延气体、在约350℃至450℃的温度下和约10毫托至约100毫托的压力下实施LPCVD工艺。可选地，生长工艺之后，在约550℃至750℃的温度下实施退火工艺以限制Si和Ge外延层的界面上的位错缺陷。
在一些实施例中，第二半导体材料222包括SiGe或SiGeB。在示出的实施例中，通过LPCVD工艺选择性地生长诸如SiGe或SiGeB的第二半导体材料222以填充鳍凹槽232。在一个实施例中，将SiH2Cl2、SiH4、GeH4、HCl、B2H6和H2作为反应气体、在约400℃至800℃的温度下和约1托至约200托的压力下实施LPCVD工艺。
在生长之后，实施诸如CMP的平坦化，以便第二半导体材料222的顶面222s与STI区216的顶面216s基本等高。此外，因此沿着变宽的鳍凹槽232的基本垂直的侧壁的第二半导体材料222包括具有第二宽度W2的第一基本垂直的部分222b(诸如图9中示出的第二半导体材料222的未露出部分222b)。
如图9和图1中的步骤112所示，通过使STI区216的部分凹进以露出第二半导体材料222的部分222a来产生图9中的结构，从而产生STI凹槽234、剩余氧化物214和第二半导体材料222的未露出部分222b。围绕鳍结构220的剩余氧化物214此后称为隔离结构218，其中，隔离结构218的第二顶面218s等于或高于第一顶面212s。在一些实施例中，第一顶面212s和第二顶面218s之间的距离D为从约0nm至约5nm。而且，未露出部分222b此后称为第一基本垂直的部分222b。
在一些实施例中，可以使用湿蚀刻工艺实施凹进步骤，例如，通过将衬底202浸入氢氟酸(HF)中实施该步骤。在一些实施例中，可以使用干蚀刻工艺实施蚀刻步骤，例如，可以将CHF3或BF3作为蚀刻气体来实施干蚀刻工艺。
至此，该工艺已经提供了衬底202，其中，第二半导体材料222位于鳍结构220的下部2201上。通常，使用原位蒸汽生成(ISSG)氧化工艺来氧化第二半导体材料222的露出部分222a以形成用于FinFET的沟道区的更薄的鳍。然而，由于在约900℃至约1100℃的高温下实施ISSG氧化工艺，第二半导体材料222(例如，Ge、SiGe或SiGeB)中的Ge可以扩散至鳍结构220(例如，Si)的下部2201中。鳍结构220的不均匀组分分布可以导致诸如增大的漏电流的FinFET特性的波动，从而降低器件性能。
因此，下面参照图11讨论的处理可以形成具有均匀组分分布的鳍结构。可以减少和/或避免由于鳍结构220的不均匀组分分布引起的与高漏电流相关联的问题。因此，申请人的方法可以实现诸如低漏电流的期望的器件性能特性。
如图11和图1中的步骤114所示，为了制造具有均匀组分分布的鳍结构，通过对第二半导体材料222的露出部分222a实施高压氧化(HPO)工艺236以形成鳍结构220的上部220u来产生图11中的结构。
在一些实施例中，首先形成覆盖第二半导体材料222的露出部分222a并且在隔离结构218上方延伸的可选择牺牲氧化物层224(在图10中示出)。在一些实施例中，牺牲氧化物层224可以是薄膜，该薄膜包括例如使用等离子体增强原子层沉积(PEALD)工艺形成的氧化硅。在一个实施例中，将C8H22N2Si和O3(或O2)作为反应气体，在约100℃至约350℃的温度和约1托至约100托的压力下实施PEALD工艺。
然后，将O2作为反应气体、在约300℃至约700℃的温度下和约1atm至约25atm的压力下对第二半导体材料222的露出部分222a实施HPO工艺236的步骤。该反应气体还可以包括H2、N2或H2O。
由于该氧化并非氧化第二半导体材料222的的未露出部分222b，生成了第二半导体材料222的HPO氧化物226。在示出的实施例中，HPO氧化物226(即，沿向内方向)延伸到第二半导体材料222的露出部分222a内并且围绕第二半导体材料222的剩余露出部分222f。
在一些实施例中，剩余露出部分222f包括位于第一基本垂直部分222b上方的具有小于第二宽度W2的第三宽度W3的第二基本垂直部分222m。在一些实施例中，第三宽度W3与第二宽度W2的比率为从约0.3至约0.5。在一些实施例中，剩余露出部分222f还包括位于第一基本垂直部分222b和第二基本垂直部分222m之间的第一锥形部分222n。在一些实施例中，剩余露出部分222f还包括位于第二基本垂直部分222m上方的第二锥形部分222p。
在示出的实施例中，第二半导体材料222的剩余露出部分222f与第二半导体材料222的未露出部分222b结合并且此后也称为鳍结构220的上部220u。同样地，上部220u包括具有第二晶格常数的第二半导体材料222。在一些实施例中，上部220u包括源极/漏极(S/D)部分和S/D部分之间的沟道部分。沟道部分用于形成FinFET 200的沟道区。
在示出的实施例中，鳍结构220的上部220u和鳍结构220的下部2201结合并且此后也称为鳍结构220。在一些实施例中，下部2201包括具有小于第二晶格常数的第一晶格常数的第一半导体材料202，其中，下部2201的顶面具有小于第二宽度W2的第一宽度W1。在一些实施例中，第一宽度W1与第二宽度W2的比率为从约0.85至约0.95。
随后，通过去除HPO氧化物226以露出第二半导体材料222的剩余露出部分222f来产生图12中的结构。在一些实施例中，可以使用湿蚀刻工艺实施去除步骤，例如，通过将衬底202浸入氢氟酸(HF)中来实施该步骤。在一些实施例中，可以使用干蚀刻工艺实施去除步骤，例如，可以将CHF3或BF3作为蚀刻气体来实施干蚀刻工艺。
然后，通过形成覆盖剩余露出部分222f(包括第二基本垂直部分222m、第一锥形部分222n和第二锥形部分222p)的栅极结构230来产生图13中的结构。在一些实施例中，栅极结构230包括栅极电介质230a和栅极电介质230a上方的栅电极230b。
在一些实施例中，栅极电介质230a可以包括氧化硅、氮化硅、氮氧化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和它们的混合物。
在一些实施例中，栅电极层230b可以包括多晶硅。在一些可选实施例中，栅电极层230b可以包括诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi的金属、具有与衬底材料相配的功函的其他导电材料、或它们的组合。
由此，采用HPO工艺236来形成具有均匀组分分布的鳍结构，可以减少和/或避免由于鳍结构的不均匀组分分布引起的与高漏电流相关联的问题。因此，申请人的方法可以实现诸如低漏电流的期望的器件性能特性。
应该理解，FinFET 200可以经历进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的多个部件。
根据实施例，一种鳍式场效应晶体管(FinFET)包括具有主要表面的衬底和从主要表面突出的鳍结构。鳍结构包括：上部，上部包括具有第一晶格常数的第一半导体材料，其中，上部包括具有第一宽度的第一基本垂直部分和位于第一基本垂直部分上方的具有小于第一宽度的第二宽度的第二基本垂直部分；以及下部，下部包括具有小于第一晶格常数的第二晶格常数的第二半导体材料，其中，下部的顶面具有小于第一宽度的第三宽度；FinFET还包括覆盖第二基本垂直部分的栅极结构。
根据另一个实施例，一种鳍式场效应晶体管(FinFET)包括具有主要表面的衬底和从主要表面突出的鳍结构。鳍结构包括：上部，上部包括具有第一晶格常数的第一半导体材料，其中，上部包括具有第一宽度的第一基本垂直部分和位于第一基本垂直部分上方的具有小于第一宽度的第二宽度的第二基本垂直部分；以及下部，下部包括具有小于第一晶格常数的第二晶格常数的第二半导体材料，其中，下部的第一顶面具有小于第一宽度的第三宽度。FinFET还包括围绕鳍结构的隔离结构，其中，隔离结构的第二顶面高于第一顶面。FinFET还包括覆盖第二基本垂直部分的栅极结构。
根据另一个实施例，一种制造鳍式场效应晶体管的方法包括：提供衬底；形成从衬底的主要表面突出的半导体鳍，该半导体鳍包括具有第一晶格常数的第一半导体材料；形成围绕半导体鳍的浅沟槽隔离(STI)区；使半导体鳍的部分凹进以形成鳍凹槽，借此，半导体鳍的剩余部分形成鳍结构的下部；外延生长具有大于第一晶格常数的第二晶格常数的第二半导体材料以填充鳍凹槽；使STI区的部分凹进以露出第二半导体材料的部分；以及对第二半导体材料的露出部分实施高压氧化(HPO)工艺以形成鳍结构的上部。
虽然已经通过实例并且依据优选实施例描述了本发明，但是应该理解，本发明不限于公开的实施例。相反，本发明旨在覆盖各种修改和类似布置(这对本领域技术人员是显而易见的)。因此，应该从最广泛的意义上解释所附权利要求的范围以包括所有这样的修改和类似布置。

Claims (18)

1.一种鳍式场效应晶体管(FinFET)，包括：
包括主要表面的衬底；
从所述主要表面突出的鳍结构，所述鳍结构包括：
上部，包括具有第一晶格常数的第一半导体材料，其中，所述上部包括具有第一宽度的第一垂直部分和位于所述第一垂直部分上方的具有小于所述第一宽度的第二宽度的第二垂直部分，其中，所述上部还包括位于所述第一垂直部分和所述第二垂直部分之间的第一锥形部分；以及
下部，包括具有小于所述第一晶格常数的第二晶格常数的第二半导体材料，其中，所述下部的顶面具有小于所述第一宽度的第三宽度；以及
覆盖所述第二垂直部分的栅极结构。
2.根据权利要求1所述的鳍式场效应晶体管，所述上部还包括位于所述第二垂直部分上方的第二锥形部分。
3.根据权利要求1所述的鳍式场效应晶体管，其中，所述第二宽度与所述第一宽度的比率为从0.3至0.5。
4.根据权利要求1所述的鳍式场效应晶体管，其中，所述第三宽度与所述第一宽度的比率为从0.85至0.95。
5.根据权利要求1所述的鳍式场效应晶体管，其中，所述第一半导体材料包括Ge、SiGe或SiGeB。
6.根据权利要求1所述的鳍式场效应晶体管，其中，所述第二半导体材料包括Si、SiGe或SiGeB。
7.一种鳍式场效应晶体管(FinFET)，包括：
包括主要表面的衬底；
从所述主要表面突出的鳍结构，所述鳍结构包括：
上部，包括具有第一晶格常数的第一半导体材料，其中，所述上部包括具有第一宽度的第一垂直部分和位于所述第一垂直部分上方的具有小于所述第一宽度的第二宽度的第二垂直部分，其中，所述上部还包括位于所述第一垂直部分和所述第二垂直部分之间的第一锥形部分；以及
下部，包括具有小于所述第一晶格常数的第二晶格常数的第二半导体材料，其中，所述下部的第一顶面具有小于所述第一宽度的第三宽度；
围绕所述鳍结构的隔离结构，其中，所述隔离结构的第二顶面等于或高于所述第一顶面；以及
覆盖所述第二垂直部分的栅极结构。
8.根据权利要求7所述的鳍式场效应晶体管，所述上部还包括位于所述第二垂直部分上方的第二锥形部分。
9.根据权利要求7所述的鳍式场效应晶体管，其中，所述第二宽度与所述第一宽度的比率为从0.3至0.5。
10.根据权利要求7所述的鳍式场效应晶体管，其中，所述第三宽度与所述第一宽度的比率为从0.85至0.95。
11.根据权利要求7所述的鳍式场效应晶体管，其中，所述第一半导体材料包括Ge、SiGe或SiGeB。
12.根据权利要求7所述的鳍式场效应晶体管，其中，所述第二半导体材料包括Si、SiGe或SiGeB。
13.根据权利要求7所述的鳍式场效应晶体管，其中，所述第一顶面和所述第二顶面之间的距离为从0nm至5nm。
14.一种制造鳍式场效应晶体管的方法，包括：
提供衬底；
形成从所述衬底的主要表面突出的半导体鳍，所述半导体鳍包括具有第一晶格常数的第一半导体材料；
形成围绕所述半导体鳍的浅沟槽隔离(STI)区；
使所述半导体鳍的部分凹进以形成鳍凹槽，借此，所述半导体鳍的剩余部分形成鳍结构的下部；
外延生长具有大于所述第一晶格常数的第二晶格常数的第二半导体材料以填充所述鳍凹槽；
使所述浅沟槽隔离区的部分凹进以露出所述第二半导体材料的部分；以及
对所述第二半导体材料的露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
15.根据权利要求14所述的方法，还包括：
在对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺的步骤之前，形成覆盖所述第二半导体材料的所述露出部分的牺牲氧化物层。
16.根据权利要求14所述的方法，其中，在300℃至700℃的温度情况下实施步骤：对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
17.根据权利要求14所述的方法，其中，在1atm至25atm的压力情况下实施步骤：对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
18.根据权利要求14所述的方法，其中，将O2作为反应气体来实施步骤：对所述第二半导体材料的所述露出部分实施高压氧化(HPO)工艺以形成所述鳍结构的上部。
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